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KR100770539B1 - Semiconductor device and manufacturing method thereof - Google Patents

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KR100770539B1
KR100770539B1 KR1020060076087A KR20060076087A KR100770539B1 KR 100770539 B1 KR100770539 B1 KR 100770539B1 KR 1020060076087 A KR1020060076087 A KR 1020060076087A KR 20060076087 A KR20060076087 A KR 20060076087A KR 100770539 B1 KR100770539 B1 KR 100770539B1
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Abstract

A semiconductor device and a fabricating method thereof are provided to increase a breakdown voltage of the device by forming at least one bar in a channel region. A substrate is implanted with p-type impurity of low concentration to form a p-type well region(1), and then source and drain regions are implanted with a n-type impurity of low concentration to form n-type drift regions(2a,3a). The n-type drift regions are implanted with n-type impurity of high concentration to form n-type impurity regions(2b,3b). P-type impurity is implanted into the substrate to form a p-type drift region(4a) enclosing the n-type drift regions, and a portion of the p-type drift region is implanted with p-type impurity to form a p-type impurity region(4b). At least one bar(7a,7b) is formed between the source and drain regions, and then a poly gate(6) is formed between the source and drain regions.

Description

반도체 소자 및 그 제조 방법{Semiconductor device and manufacturing method thereof}Semiconductor device and manufacturing method

도 1a 및 도 1b는 본 발명의 수평 확산형 모스트랜지스터의 구조를 도시한 단면도 및 평면도.1A and 1B are a cross-sectional view and a plan view showing the structure of a horizontal diffusion morph transistor of the present invention.

도 2a 내지 도 2f는 본 발명의 수평 확산형 모스트랜지스터를 제조하는 공정을 도시한 도면.2A to 2F illustrate a process of manufacturing a horizontal diffusion morph transistor of the present invention.

<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for main parts of the drawings>

1: p형 웰 영역 2a, 3a: n형 드리프트 영역1: p-type well region 2a, 3a: n-type drift region

2b, 3b: n형 불순물 영역 4a: p형 드리프트 영역2b, 3b: n-type impurity region 4a: p-type drift region

4b: p형 불순물 영역 5: 소자 분리 영역4b: p-type impurity region 5: device isolation region

6: 폴리 게이트 7a, 7b: 바6: poly gate 7a, 7b: bar

본 발명은 반도체 소자에 관한 것으로, 특히 소자 사이즈를 최소화하고 펀치 쓰루우(punch through)를 방지할 수 있는 반도체 소자 및 그 제조 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device, and more particularly, to a semiconductor device capable of minimizing device size and preventing punch through.

반도체 소자의 집적도 향상과 그에 따른 설계 기술이 점차로 발달하여 하나의 반도체 칩에 시스템을 구성하려는 시도가 진행되고 있다. 이와 같은 시스템의 원칩(one-chip)화는 주로 시스템의 주요 기능인 제어기, 메모리 및 기타 저전압에서 동작하는 회로를 하나의 칩으로 통합하는 기술로 발전되고 있다.Increasingly, the integration of semiconductor devices and design technologies have been gradually developed, and attempts are being made to construct a system on a single semiconductor chip. The one-chip development of such systems is being developed mainly by integrating the controller, memory and other low voltage circuits, which are the main functions of the system, into one chip.

그러나 시스템이 더욱 경량화 및 소형화되기 위해서는 시스템의 전원을 조절하는 입력단 및 출력단의 주요 기능을 하는 회로가 하나의 칩에 통합되어야 하는데, 이를 가능하게 하는 기술이 고전압 트랜지스터와 저전압 씨모스트랜지스터를 하나의 칩으로 통합하는 파워 아이씨(power IC) 기술이다. However, in order to make the system lighter and smaller, the circuits that function as the input and output stages that regulate the power supply of the system must be integrated on a single chip. Integrated power IC technology.

일반적으로 고전압 트랜지스터(High Voltage Transistor)는 게이트와, 게이트의 하부에 형성되어 있는 채널(Channel) 및 채널의 양측에 형성되어 있는 고농도의 n형 소오스 및 고농도의 n형 드레인 영역을 포함하고, 소자 구동 시, 상기 고농도의 n형 드레인 영역에 걸리는 전계를 분산시키기 위해 n형 드레인 영역의 경계선과 소정거리를 유지하며 이를 둘러싸고 있는 저농도의 n형 드리프트 영역(Drift Region)을 가진다.In general, a high voltage transistor includes a gate, a channel formed under the gate, and a high concentration n-type source and a high concentration n-type drain region formed on both sides of the channel, and drive the device. In order to disperse an electric field applied to the high concentration n-type drain region, a low concentration n-type drift region is maintained while maintaining a predetermined distance from the boundary line of the n-type drain region.

한편, 최근에는 고전압 브레이크다운을 확보하기 위하여 상기 고농도의 n형 드레인을 수평으로 배치하고, 이와 소정 거리를 유지하며 이를 둘러싸는 저농도의 드리프트 영역 또한 수평으로 배치하는 수평 확산형 모스트랜지스터(Lateral Diffused MOS : LDMOS)를 연구하고 있다.On the other hand, in recent years, in order to secure a high voltage breakdown, the horizontally-diffused MOS transistor is disposed horizontally, and the horizontally-diffused MOS transistor is also horizontally arranged to maintain a predetermined distance therebetween. : LDMOS).

이와 같이 수평 확산형 모스트랜지스터에 의해 어느 정도 소자 사이즈가 줄어들기 하지만, 그 사이즈를 줄이는데 한계가 있다. 즉, 소자 사이즈가 작아지게 되면, 채널 길이(channel length) 또한 줄어들게 되는데, 이와 같이 채널 길이가 줄어드는 경우 펀치 쓰루우가 발생되기 쉽다. 이는 소자의 항복 전압(breakdown voltage)을 낮추게 되어 소자의 특성을 악화시켜 고전압 소자에 적용이 불가능해지게 되어 소자의 신뢰성을 저하시킨다. Although the device size is reduced to some extent by the horizontal diffusion morph transistor, there is a limit to reducing the size. In other words, when the device size is reduced, the channel length is also reduced. When the channel length is reduced in this way, punch through is likely to occur. This lowers the breakdown voltage of the device, which deteriorates the device's characteristics, making it impossible to apply to a high voltage device, thereby reducing the reliability of the device.

따라서 본 발명은 반도체 소자의 사이즈를 최소화할 수 있는 반도체 소자 및 그 제조 방법을 제공함에 그 목적이 있다.Accordingly, an object of the present invention is to provide a semiconductor device and a manufacturing method thereof capable of minimizing the size of the semiconductor device.

본 발명의 다른 목적은 펀치 쓰루우의 발생을 억제하여 소자 특성을 향상시킬 수 있는 반도체 소자 및 그 제조 방법을 제공함에 있다.Another object of the present invention is to provide a semiconductor device and a method of manufacturing the same, which can improve the device characteristics by suppressing the occurrence of punch through.

상기 목적을 달성하기 위한 본 발명의 제1 실시예에 따르면, 반도체 소자의 제조 방법은, 기판 상에 제1 도전형 물질로 웰 영역을 형성하는 단계; 상기 기판 상의 소오스 및 드레인 영역에 제2 도전형 물질로 제1 드리프트 영역을 형성하는 단계; 상기 제1 드리프트 영역 상에 제2 도전형 물질로 제1 불순물 영역을 형성하는 단계; 및 상기 소오스 및 드레인 영역 사이의 상기 기판 상에 폴리 게이트를 형성하는 단계를 포함하고, 상기 드리프트 영역을 형성할 때, 상기 소오스 및 드레인 영역 사이의 기판에 적어도 하나 이상의 바를 동시에 형성한다.According to a first embodiment of the present invention for achieving the above object, a method of manufacturing a semiconductor device, forming a well region of a first conductivity type material on a substrate; Forming a first drift region of a second conductivity type material in the source and drain regions on the substrate; Forming a first impurity region with a second conductivity type material on the first drift region; And forming a poly gate on the substrate between the source and drain regions, and when forming the drift region, at least one bar is simultaneously formed on the substrate between the source and drain regions.

본 발명의 제2 실시예에 따르면, 반도체 소자는, 기판 상에 제1 도전형 물질로 형성된 웰 영역; 상기 기판 상의 소오스 및 드레인 영역에 제2 도전형 물질로 형성된 제1 드리프트 영역; 상기 소오스 및 드레인 영역 사이의 기판에 적어도 하나 이상 형성된 바; 상기 제1 드리프트 영역 상에 제2 도전형 물질로 형성된 제1 불순물; 및 상기 바를 포함하는 기판 상에 형성된 폴리 게이트를 포함한다.According to a second embodiment of the present invention, a semiconductor device includes: a well region formed of a first conductivity type material on a substrate; A first drift region formed of a second conductivity type material in the source and drain regions on the substrate; At least one bar formed on a substrate between the source and drain regions; A first impurity formed of a second conductivity type material on the first drift region; And a poly gate formed on the substrate including the bar.

이하, 첨부된 도면을 참조하여 본 발명의 실시예를 상세히 설명한다.Hereinafter, with reference to the accompanying drawings will be described an embodiment of the present invention;

도 1a 및 도 1b는 본 발명의 수평 확산형 모스트랜지스터의 구조를 도시한 단면도 및 평면도이다.1A and 1B are a cross-sectional view and a plan view showing a structure of a horizontal diffusion morph transistor of the present invention.

도 1a 및 도 1b는 설명의 편의를 위해 N형 모스트랜지스터를 도시하고 있다.1A and 1B illustrate an N-type MOS transistor for convenience of description.

도 1a 및 도 1b에 도시된 바와 같이, 기판 상에 저농도의 p형 불순물을 주입하여 p형 웰 영역(1)이 형성되고, p형 웰 영역(1)이 형성된 기판 상의 소오스 및 드레인 영역 상에 n형 불순물을 저농도로 주입하여 n형 드리프트 영역(2a, 3a)을 형성한다. 따라서 상기 n형 드리프트 영역(2a, 3a)은 소정 거리 이격되어 형성되게 된다.As shown in FIGS. 1A and 1B, a p-type well region 1 is formed by implanting a low concentration of p-type impurities onto a substrate, and is formed on the source and drain regions on the substrate on which the p-type well region 1 is formed. N-type impurities are implanted at low concentration to form n-type drift regions 2a and 3a. Therefore, the n-type drift regions 2a and 3a are formed to be spaced apart by a predetermined distance.

상기 n형 드리프트 영역(2a, 3a) 내에 고농도의 n형 불순물을 주입하여 n형 불순물 영역(2b, 3b)을 형성한다. 상기 n형 불순물 영역(2b, 3b)은 상기 n형 드리프트 영역(2a, 3a)보다 상대적으로 높은 농도로 형성된다. High concentrations of n-type impurities are implanted into the n-type drift regions 2a and 3a to form n-type impurity regions 2b and 3b. The n-type impurity regions 2b and 3b are formed at a relatively higher concentration than the n-type drift regions 2a and 3a.

상기 n형 드리프트 영역(2a, 3a)은 소자 동작시 전계가 n형 불순물 영역(2b, 3b)에 집중되는 것을 방지하여 전계를 분산되도록 하여 준다. 따라서 상기 n형 불 순물 영역(2b, 3b)에 집중된 전계가 상기 n형 드리프트 영역(2a, 3a)으로 분산되게 됨으로써, 소자의 전기적 특성의 저하가 방지될 수 있다. The n-type drift regions 2a and 3a prevent the electric field from concentrating on the n-type impurity regions 2b and 3b during device operation, thereby dispersing the electric field. Therefore, the electric field concentrated in the n-type impurity regions 2b and 3b is dispersed into the n-type drift regions 2a and 3a, whereby deterioration of the electrical characteristics of the device can be prevented.

상기 소오스 및 드레인 영역에 형성된 상기 n형 드리프트 영역(2a, 3a)을 둘러싸도록 p형 불순물을 주입하여 p형 드리프트 영역(4a)을 형성한다. 상기 p형 드리프트 영역(4a)의 일부분에 p형 불순물을 주입하여 p형 불순물 영역(4b)을 형성한다. 상기 p형 불순물 영역(4b)은 상기 p형 드리프트 영역(4a)의 전면에 형성되는 것이 아니라 일부분에만 형성된다. 상기 p형 불순물 영역(4b)을 통해 소정의 신호가 공급되게 되면, p형 불순물 영역(4b)으로 공급된 신호가 p형 드리프트 영역(4a)으로 전달된다. 상기 p형 드리프트 영역(4a)은 소자 간의 절연을 위해 형성되는 것으로서, 특히 고전압 소자의 경우 각 소자에 고전압이 인가되게 됨에 따라 인접 소자에 영향을 미치게 된다. 인접 소자에 영향을 미치지 않게 하기 위해 상기 p형 불순물 영역(4b)과 p형 드리프트 영역(4a)이 형성되는 것으로서, p형 불순물 영역(4b)에 소정의 신호가 공급되게 되면, 이와 같이 공급된 신호가 p형 드리프트 영역(4a)의 모든 영역으로 공급되게 되어, p형 드리프트 영역(4a) 모두에 소정의 신호가 공급되게 된다. 따라서 이와 같이 p형 드리프트 영역(4a)에 공급된 신호에 의해 상기 p형 드리프트 영역(4a) 안에 형성된 n형 모스 트랜지스터에 공급된 신호가 인접 p형 모스 트랜지스터(미도시)에 영향을 미치지 않게 된다. A p-type drift region 4a is formed by implanting p-type impurities to surround the n-type drift regions 2a and 3a formed in the source and drain regions. A p-type impurity region 4b is formed by injecting a p-type impurity into a portion of the p-type drift region 4a. The p-type impurity region 4b is not formed on the entire surface of the p-type drift region 4a but is formed only in a portion thereof. When a predetermined signal is supplied through the p-type impurity region 4b, the signal supplied to the p-type impurity region 4b is transferred to the p-type drift region 4a. The p-type drift region 4a is formed to insulate between devices. In particular, in the case of a high voltage device, a high voltage is applied to each device to affect adjacent devices. The p-type impurity region 4b and the p-type drift region 4a are formed so as not to affect the adjacent element. When a predetermined signal is supplied to the p-type impurity region 4b, the p-type impurity region 4b is supplied as described above. The signal is supplied to all the regions of the p-type drift region 4a, so that a predetermined signal is supplied to all of the p-type drift regions 4a. Therefore, the signal supplied to the n-type MOS transistor formed in the p-type drift region 4a by the signal supplied to the p-type drift region 4a does not affect the adjacent p-type MOS transistor (not shown). .

한편, 상기 소오스 및 드레인 영역 사이의 기판에 적어도 하나 이상의 바(7a, 7b)가 형성된다. 상기 바(7a, 7b)는 소오스 및 드레인 사이의 채널 길이(channel length)를 최대한 늘려 펀치 쓰루우(punch through)의 발생을 최대한 억제하여 항복 전압(breakdown voltage)을 증가시켜 소자의 전기적 특성을 향상시킬 수 있다.Meanwhile, at least one bar 7a or 7b is formed on the substrate between the source and drain regions. The bars 7a and 7b increase the channel length between the source and the drain as much as possible to minimize the occurrence of punch through to increase the breakdown voltage, thereby improving the electrical characteristics of the device. You can.

상기 바(7a, 7b)는 상기 p형 드리프트 영역(4a)을 형성할 때 함께 형성될 수 있다. 상기 바(7a, 7b)는 상기 p형 드리프트 영역(4a)과 마찬가지로 p형 불순물로 형성될 수 있다. 상기 바(7a, 7b)는 저면이 각진 형태 또는 라운드 형태일 수 있다. 상기 바(7a, 7b)는 하나만 형성될 수도 있고, 여러 개가 형성될 수도 있다. 바람직하게는 상기 바(7a, 7b)는 2개 내지 5개 이내에서 형성될 수 있다. The bars 7a and 7b may be formed together when forming the p-type drift region 4a. The bars 7a and 7b may be formed of p-type impurities like the p-type drift region 4a. The bars 7a and 7b may have an angular bottom shape or a round shape. Only one bar 7a, 7b may be formed, or several may be formed. Preferably, the bars 7a and 7b may be formed within two to five.

상기 바(7a, 7b)가 하나이거나 5개 이상일 경우에도 펀치 쓰루우를 억제하여 전기적 특성을 향상시킬 수 있지만, 전류 역전 현상(current reverse)이 발생할 수 있다. 따라서 상기 바(7a, 7b)는 2개 내지 5개 정도가 바람직할 수 있다.Even when the bars 7a and 7b are one or five or more, the punch through may be suppressed to improve electrical characteristics, but current reverse may occur. Therefore, two to five bars 7a and 7b may be preferable.

상기 소오스 및 드레인 사이의 기판 상에 폴리 게이트(6)를 형성한다. 이때, 상기 폴리 게이트(6)는 상기 n형 드리프트 영역(2a, 3a)과 일부분 중첩되도록 형성될 수 있다. A poly gate 6 is formed on the substrate between the source and drain. In this case, the poly gate 6 may be formed to partially overlap the n-type drift regions 2a and 3a.

인접하는 소자 간을 분리하기 위해 소자 분리 영역(STI, 5)이 형성된다. 상기 소자 분리 영역(STI, 5)은 n형 드리프트 영역(2a, 3a) 내에 n형 불순물 영역(2b, 3b)과 폴리 게이트(6) 사이에 형성될 수 있다. Device isolation regions STI 5 are formed to separate adjacent devices. The device isolation region STI 5 may be formed between the n-type impurity regions 2b and 3b and the poly gate 6 in the n-type drift regions 2a and 3a.

도 2a 내지 도 2f는 본 발명의 수평 확산형 모스트랜지스터를 제조하는 공정을 도시한 도면이다.2A to 2F illustrate a process of manufacturing a horizontal diffusion morph transistor of the present invention.

도 2a에 도시한 바와 같이, 기판 상에 저농도의 p형 불순물을 주입 공정을 통해 주입하여 p형 웰 영역(1)을 형성한다. 도 2a에 도시하지 않았지만, 인접하는 소자 영역에는 n형 불순물이 주입되어 n형 웰 영역이 형성될 수 있다. 따라서 각 소자 영역마다 n형 웰 영역이나 p형 웰 영역(1)이 형성될 수 있다.As shown in FIG. 2A, a p-type impurity having a low concentration is implanted on the substrate through an implantation process to form the p-type well region 1. Although not shown in FIG. 2A, n-type impurities may be implanted into adjacent device regions to form n-type well regions. Therefore, an n-type well region or a p-type well region 1 may be formed in each device region.

p형 웰 영역(1)은 드라이브 인(drive-in) 공정을 통해 그 영역이 확산에 의해 확대될 수 있다. p형 웰 영역(1)은 주로 기판의 저면에 형성될 수 있다. The p-type well region 1 may be enlarged by diffusion through the drive-in process. The p-type well region 1 may be formed mainly on the bottom of the substrate.

도 2b에 도시한 바와 같이, p형 웰 영역(1)을 갖는 기판 상의 소오스 및 드레인 영역에 저농도의 n형 불순물을 주입 공정을 통해 주입하여 n형 드리프트 영역(2a, 3a)을 형성한다. 이어서 n형 드리프트 영역(2a, 3a)을 드라이브 인(drive-in) 공정을 통해 그 영역을 확산에 의해 확대시킨다. 따라서 n형 드리프트 영역(2a, 3a)은 주입 공정시의 영역보다 커질 수 있다. 특히 n형 드리프트 영역(2a, 3a)을 수평 방향으로 집중적으로 확산시킬 수 있는데, 이러한 구조를 갖는 모스 트랜지스터가 수평 확산형 모스트랜지스터이다. 소오스 및 드레인 영역 각각에 형성된 n형 드리프트 영역(2a, 3a) 간에는 소정 거리 즉, 채널 길이(channel length) 이격되어 있다. As shown in FIG. 2B, n-type drift regions 2a and 3a are formed by implanting a low concentration of n-type impurities into the source and drain regions on the substrate having the p-type well region 1 through an implantation process. The n-type drift regions 2a and 3a are then enlarged by diffusion through a drive-in process. Therefore, the n-type drift regions 2a and 3a may be larger than the region during the implantation process. In particular, the n-type drift regions 2a and 3a can be intensively diffused in the horizontal direction. A MOS transistor having such a structure is a horizontal diffusion morph transistor. The n-type drift regions 2a and 3a formed in each of the source and drain regions are spaced apart from each other by a predetermined distance, that is, a channel length.

도 2c에 도시한 바와 같이, 소오스 및 드레인 영역에 각각 형성된 n형 드리프트 영역(2a, 3a)의 둘레를 따라 저농도의 p형 불순물을 주입 공정을 통해 주입하여 p형 드리프트 영역(4a)을 형성한다. As shown in FIG. 2C, p-type drift regions 4a are formed by implanting p-type impurities of low concentration along the circumferences of the n-type drift regions 2a and 3a respectively formed in the source and drain regions through an implantation process. .

상기 p형 드리프트 영역(4a)은 상기 소오스 및 드레인 영역에 각각 형성된 n형 드리프트 영역(2a, 3a)을 둘러싸게 되어, 소자 동작시 n형 MOS 트랜지스터의 전기적 신호가 인접 MOS 트랜지스터에 영향을 주는 것을 차단시킨다. The p-type drift region 4a surrounds the n-type drift regions 2a and 3a formed in the source and drain regions, respectively, so that an electrical signal of the n-type MOS transistor affects adjacent MOS transistors during device operation. Block it.

동시에, 상기 소오스 및 드레인 영역 사이의 기판에 p형 불순물을 주입 공정 을 통해 적어도 하나 이상의 바(7a, 7b)를 형성한다. 상기 바(7a, 7b)는 길이 방향으로 연장된바 형태를 갖는다. 상기 바(7a, 7b)는 저면이 각진 형태 또는 라운드 형태를 가질 수 있다. 상기 바(7a, 7b) 간의 간격이나 깊이 등은 실험을 통해 최적화될 수 있다. At the same time, at least one bar 7a or 7b is formed by implanting p-type impurities into the substrate between the source and drain regions. The bars 7a and 7b have a bar shape extending in the longitudinal direction. The bars 7a and 7b may have an angular bottom shape or a round shape. The distance or depth between the bars 7a and 7b may be optimized through experiments.

본 발명은 적어도 하나 이상의 바(7a, 7b)를 소오스 및 드레인 영역 사이의 기판에 형성함으로써, 채널 길이(channel length)를 늘리는 효과를 가지도록 하여, 펀치 쓰루우(punch through)의 발생을 최대한 억제하여 항복 전압을 증가시켜 소자의 전기적 특성을 향상시킬 수 있다. The present invention has the effect of increasing the channel length by forming at least one bar (7a, 7b) on the substrate between the source and drain regions, thereby suppressing the occurrence of punch through as much as possible Therefore, the breakdown voltage may be increased to improve the electrical characteristics of the device.

다만, 바(7a, 7b)는 하나일 수 있고 또는 다수개일 수도 있다. 하지만, 가장 바람직하게는 상기 바(7a, 7b)는 2개 내지 5개 정도일 수 있다. However, the bars 7a and 7b may be one or plural. However, most preferably, the bars 7a and 7b may be two to five.

상기 바(7a, 7b)가 하나이거나 5개를 초과하는 경우 전류 역전 현상이 발생될 가능성이 있다.When the bars 7a and 7b are one or more than five, current reversal may occur.

도 2d에 도시한 바와 같이, 인접 MOS 트랜지스터 간, n형 드리프트 영역(2a, 3a) 내에 n형 불순물 영역(2b, 3b)의 측면 및 n형 드리프트 영역(2b, 3b)과 p형 드리프트 영역(4a) 사이 등에 소자 분리 영역(5)을 형성한다. As shown in FIG. 2D, the side surfaces of the n-type impurity regions 2b and 3b and the n-type drift regions 2b and 3b and the p-type drift region (n) in the n-type drift regions 2a and 3a between adjacent MOS transistors. The element isolation region 5 is formed between 4a) and the like.

도 2e에 도시한 바와 같이, 상기 소오스 및 드레인 영역 사이의 기판 상에 산화막(미도시)을 매개로 하여 폴리 게이트(6)를 형성한다. 상기 폴리 게이트(6)는 n형 드리프트 영역(2a, 3a)과 일부분 중첩되도록 형성할 수 있다. 도시되지 않았지만, 상기 폴리 게이트(6)의 양 측면에는 스페이서가 형성될 수 있다. As shown in Fig. 2E, a poly gate 6 is formed on the substrate between the source and drain regions via an oxide film (not shown). The poly gate 6 may be formed to partially overlap the n-type drift regions 2a and 3a. Although not shown, spacers may be formed on both sides of the poly gate 6.

도 2f에 도시한 바와 같이, 상기 폴리 게이트(6) 및 스페이서를 마스크로 하 여 n형 드리프트 영역(2a, 3a) 내에 고농도의 n형 불순물을 주입 공정을 통해 주입하여 n형 불순물 영역(2b, 3b)을 형성한다. 즉, 소오스 영역의 n형 드리프트 영역(2a)과 드레인 영역의 n형 드리프트 영역(3a)에 각각 n형 불순물 영역(2b, 3b)을 형성한다. As shown in FIG. 2F, a high concentration of n-type impurities are implanted into the n-type drift regions 2a and 3a through the implantation process using the poly gate 6 and the spacer as a mask to form the n-type impurity regions 2b, 3b). That is, n-type impurity regions 2b and 3b are formed in the n-type drift region 2a of the source region and the n-type drift region 3a of the drain region, respectively.

또한, p형 드리프트 영역(4a) 내에 고농도의 p형 불순물을 주입 공정을 통해 주입하여 p형 불순물 영역(4b)를 형성한다. 상기 p형 불순물 영역(4b)은 상기 p형 드리프트 영역(4a)의 일부 영역에만 상기 p형 드리프트 영역(4a)과 중첩되도록 형성된다. 따라서, 상기 p형 불순물 영역(4b)을 통해 주입된 전기적 신호가 상기 p형 드리프트 영역(4a)으로 인가되어, 소자 동작시 n형 MOS 트랜지스터의 전기적 신호가 인접 MOS 트랜지스터에 영향을 주는 것을 차단시킨다. Further, a high concentration of p-type impurity is implanted into the p-type drift region 4a through an implantation process to form the p-type impurity region 4b. The p-type impurity region 4b is formed so as to overlap the p-type drift region 4a only in a portion of the p-type drift region 4a. Thus, an electrical signal injected through the p-type impurity region 4b is applied to the p-type drift region 4a, thereby preventing the electrical signal of the n-type MOS transistor from affecting the adjacent MOS transistor during device operation. .

이상에서 살펴본 바와 같이, 본 발명에 의하면, 채널 영역에 적어도 하나 이상의 바를 형성하여 소자의 항복 전압을 증가시킬 수 있으므로, 소자의 사이즈를 최대한 줄일 수 있다.As described above, according to the present invention, since the breakdown voltage of the device may be increased by forming at least one or more bars in the channel region, the size of the device may be reduced as much as possible.

본 발명에 의하면, 채널 영역에 적어도 하나 이상의 바를 형성하여 펀치 쓰루우의 발생을 최대한 억제하여 항복 전압을 증가시켜 소자의 전기적 특성을 향상시킬 수 있다. According to the present invention, at least one or more bars are formed in the channel region to suppress the occurrence of punch through as much as possible, thereby increasing the breakdown voltage, thereby improving the electrical characteristics of the device.

이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서 본 발 명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.Those skilled in the art will appreciate that various changes and modifications can be made without departing from the technical spirit of the present invention. Therefore, the technical scope of the present invention should not be limited to the contents described in the detailed description of the specification but should be defined by the claims.

Claims (13)

기판 상에 제1 도전형 물질로 웰 영역을 형성하는 단계;Forming a well region with a first conductivity type material on the substrate; 상기 기판 상의 소오스 및 드레인 영역에 저농도의 제2 도전형 물질로 제1 및 제2 드리프트 영역을 형성하는 단계;Forming first and second drift regions of a low concentration of a second conductivity type material in the source and drain regions on the substrate; 저농도의 제1 도전형 물질로 상기 제1 및 제2 드리프트 영역의 외곽 둘레를 따라 제3 드리프트 영역을 형성하고, 상기 소오스 및 드레인 영역 사이의 상기 기판에 다수의 바를 형성하는 단계;Forming a third drift region around the periphery of the first and second drift regions with a low concentration of the first conductivity type material, and forming a plurality of bars on the substrate between the source and drain regions; 상기 소오스 및 드레인 영역 사이의 상기 기판 상에 폴리 게이트를 형성하는 단계; Forming a poly gate on the substrate between the source and drain regions; 상기 제1 및 제2 드리프트 영역 각각에 고농도의 제2 도전형 물질로 제1 및 제2 불순물 영역을 형성하는 단계; 및Forming first and second impurity regions in each of the first and second drift regions with a high concentration of a second conductivity type material; And 상기 제3 드리프트 영역의 일부 영역에 고농도의 제1 도전형 물질로 제3 불순물 영역을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.And forming a third impurity region with a high concentration of the first conductivity type material in a portion of the third drift region. 삭제delete 제1항에 있어서, 상기 바는 저면이 각진 형태 또는 라운드 형태를 갖는 것을 특징으로 하는 반도체 소자의 제조 방법.The method of claim 1, wherein the bar has an angular shape or a round shape. 삭제delete 제1항에 있어서, 상기 바는 2개 내지 5개 사이인 것을 특징으로 하는 반도체 소자의 제조 방법.The method of claim 1, wherein the bar is between two and five. 기판 상에 제1 도전형 물질로 형성된 웰 영역;A well region formed of a first conductivity type material on the substrate; 상기 기판 상의 소오스 및 드레인 영역에 저농도의 제2 도전형 물질로 형성된 제1 및 제2 드리프트 영역;First and second drift regions formed of a low concentration of a second conductivity type material in the source and drain regions on the substrate; 저농도의 제1 도전형 물질로 상기 제1 및 제2 드리프트 영역의 외곽 둘레를 따라 형성된 제3 드리프트 영역;A third drift region formed around the outer periphery of the first and second drift regions with a low concentration of the first conductivity type material; 상기 저농도의 제1 도전형 물질로 상기 소오스 및 드레인 영역 사이의 상기 기판에 형성된 다수의 바;A plurality of bars formed on the substrate between the source and drain regions of the low concentration first conductivity type material; 상기 소오스 및 드레인 영역 사이의 상기 기판 상에 형성된 폴리 게이트;A poly gate formed on the substrate between the source and drain regions; 상기 제1 및 제2 드리프트 영역 각각에 고농도의 제2 도전형 물질로 형성된 제1 및 제2 불순물; 및First and second impurities formed of a high concentration of a second conductivity type material in each of the first and second drift regions; And 상기 제3 드리프트 영역의 일부 영역에 고농도의 제1 도전형 물질로 형성된 제3 불순물 영역을 포함하는 것을 특징으로 하는 반도체 소자.And a third impurity region formed of a high concentration of a first conductivity type material in a portion of the third drift region. 제6항에 있어서, 상기 바는 상기 제2 도전형 물질로 형성되는 것을 특징으로 하는 반도체 소자.The semiconductor device of claim 6, wherein the bar is formed of the second conductivity type material. 제6항에 있어서, 상기 바는 저면이 각진 형태 또는 라운드 형태를 갖는 것을 특징으로 하는 반도체 소자.The semiconductor device of claim 6, wherein the bar has an angular shape or a round shape at a bottom thereof. 삭제delete 제6항에 있어서, 상기 바는 2개 내지 5개 사이인 것을 특징으로 하는 반도체 소자.7. The semiconductor device of claim 6, wherein the bar is between two and five. 제1항에 있어서, 상기 바는 상기 소오스 영역 및 드레인 영역 사이의 채널 길이 방향을 가로질러 연장 형성되는 것을 특징으로 하는 반도체 소자의 제조 방법.The method of claim 1, wherein the bar extends across a channel length direction between the source region and the drain region. 제6항에 있어서, 상기 바는 상기 소오스 영역 및 드레인 영역 사이의 채널 길이 방향을 가로질러 연장 형성되는 것을 특징으로 하는 반도체 소자의 제조 방법.The method of claim 6, wherein the bar extends across a channel length direction between the source region and the drain region. 제6항에 있어서, 상기 제3 드리프트 영역과 상기 바는 동시에 형성되는 것을 특징으로 하는 반도체 소자의 제조 방법.The method of claim 6, wherein the third drift region and the bar are formed at the same time.
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