KR100778862B1 - 반도체 소자 및 그 제조방법 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 54
- 238000004519 manufacturing process Methods 0.000 title abstract description 9
- 238000000034 method Methods 0.000 claims abstract description 40
- 230000000694 effects Effects 0.000 claims abstract description 24
- 230000008569 process Effects 0.000 claims abstract description 24
- 239000000758 substrate Substances 0.000 claims abstract description 24
- 230000001629 suppression Effects 0.000 claims abstract description 21
- 238000002955 isolation Methods 0.000 claims abstract description 20
- 239000002019 doping agent Substances 0.000 claims abstract description 19
- 239000007943 implant Substances 0.000 claims abstract description 16
- 125000006850 spacer group Chemical group 0.000 claims abstract description 12
- 230000001681 protective effect Effects 0.000 claims abstract description 10
- 229910021480 group 4 element Inorganic materials 0.000 claims abstract description 8
- 239000000463 material Substances 0.000 claims abstract description 8
- 238000000137 annealing Methods 0.000 claims abstract description 6
- 238000005530 etching Methods 0.000 claims abstract description 4
- 239000007788 liquid Substances 0.000 claims abstract description 4
- 238000002513 implantation Methods 0.000 claims description 8
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 8
- 229920005591 polysilicon Polymers 0.000 claims description 8
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 6
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 6
- 238000005229 chemical vapour deposition Methods 0.000 claims description 4
- 238000000151 deposition Methods 0.000 claims description 4
- 229910052732 germanium Inorganic materials 0.000 claims description 3
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 claims description 3
- 238000000206 photolithography Methods 0.000 claims description 3
- 229920002120 photoresistant polymer Polymers 0.000 claims description 2
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 3
- 238000010438 heat treatment Methods 0.000 description 3
- 229910052710 silicon Inorganic materials 0.000 description 3
- 239000010703 silicon Substances 0.000 description 3
- 230000006866 deterioration Effects 0.000 description 2
- 230000005684 electric field Effects 0.000 description 2
- 230000005669 field effect Effects 0.000 description 2
- 230000001965 increasing effect Effects 0.000 description 2
- 229910021332 silicide Inorganic materials 0.000 description 2
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 2
- 239000010936 titanium Substances 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 1
- 238000004380 ashing Methods 0.000 description 1
- 230000004888 barrier function Effects 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 229910017052 cobalt Inorganic materials 0.000 description 1
- 239000010941 cobalt Substances 0.000 description 1
- GUTLYIVDDKVIGB-UHFFFAOYSA-N cobalt atom Chemical compound [Co] GUTLYIVDDKVIGB-UHFFFAOYSA-N 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 230000002542 deteriorative effect Effects 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 230000002708 enhancing effect Effects 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 230000005764 inhibitory process Effects 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 229910052759 nickel Inorganic materials 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- 239000000243 solution Substances 0.000 description 1
- 230000007480 spreading Effects 0.000 description 1
- 238000003892 spreading Methods 0.000 description 1
- 229910052719 titanium Inorganic materials 0.000 description 1
- 239000013585 weight reducing agent Substances 0.000 description 1
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/751—Insulated-gate field-effect transistors [IGFET] having composition variations in the channel regions
-
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/26—Bombardment with radiation
- H01L21/263—Bombardment with radiation with high-energy radiation
- H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
- H01L21/26506—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/26—Bombardment with radiation
- H01L21/263—Bombardment with radiation with high-energy radiation
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- H10D30/0223—Manufacture or treatment of FETs having insulated gates [IGFET] having source and drain regions or source and drain extensions self-aligned to sides of the gate
- H10D30/0227—Manufacture or treatment of FETs having insulated gates [IGFET] having source and drain regions or source and drain extensions self-aligned to sides of the gate having both lightly-doped source and drain extensions and source and drain regions self-aligned to the sides of the gate, e.g. lightly-doped drain [LDD] MOSFET or double-diffused drain [DDD] MOSFET
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- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Chemical & Material Sciences (AREA)
- Crystallography & Structural Chemistry (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
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Abstract
본 발명은 반도체 기판의 격리 영역에 STI(Shallow Trench Isolation) 공정을 통해 소자 격리막을 다수 형성하는 단계; 상기 소자 격리막 사이의 반도체 기판에 도펀트를 주입하고 어닐링 공정을 수행하여 웰을 형성하는 단계; 상기 웰 상에 게이트 패턴을 형성하고 상기 게이트 패턴을 포함한 상기 반도체 기판 전면에 보호 산화막을 10 ~ 40Å의 두께로 형성하는 단계; 상기 게이트 패턴 하부에 진성 반도체의 재질인 4족 원소를 주입하여 RSCE(Reverse Short Channel Effect) 억제 영역을 형성하는 단계; 포켓 임플란트 공정을 수행하여 상기 RSCE 억제 영역을 중심으로 상기 게이트 패턴 하부 양측에 각각 포켓 영역을 형성하는 단계; 상기 게이트 패턴에 접하는 LDD 영역을 상기 반도체 기판상에 형성하는 단계; 및 소정의 에싱액을 이용하여 상기 보호 산화막을 제거하고 상기 게이트 패턴 양측에 게이트 스페이서를 형성하는 단계를 포함하는 반도체 소자의 제조방법 및 이에 따라 제조된 반도체 소자에 관한 것이다.
RSCE(Reverse Short Channel Effect), 포켓 영역
Description
도 1은 종래의 반도체 소자에서 발생하는 RSCE(Reverse Short Channel Effect) 현상의 결과를 도시하는 그래프.
도 2a 내지 도 2f는 본 발명의 실시예에 따른 RSCE를 억제하기 위한 반도체 소자의 제조 방법에 따른 공정 단면도.
< 도면의 주요 부분에 대한 부호의 설명 >
10: 반도체 기판 20: 소자분리막
30: 웰 영역 40: 게이트 패턴
41: 게이트 산화막 42: 게이트 폴리
50: 산화막 60: RSCE 억제 영역
70: LDD 영역 80: 포켓 영역
90: 스페이서
본 발명은 반도체 소자 및 그 제조방법에 관한 것으로, 특히 역 숏 채널 효 과(Reverse Short Channel Effect)의 문제점을 해소하기 위한 반도체 소자 및 그 제조방법에 관한 것이다.
반도체소자의 소형화, 경량화, 박형화 추세에 따라 트랜지스터의 크기를 축소하고 있는데, 이러한 트랜지스터의 크기 감소는 게이트 유효 채널 길이를 감소시켜 소스 전극과 드레인 전극 사이의 펀치 쓰루(punch through) 특성을 열화시키는 단채널 효과라는 문제점이 발생하고, 특히 모스 전계효과 트랜지스터(MOSFET)의 숏 채널 효과(short channel effect)가 더욱 심화된다.
이러한 문제에 대한 마진을 확보하기 위해서 종래에는 피모스 트랜지스터의 LDD 영역을 형성하기 위한 이온주입 공정 전에 HLD(High temperature Low pressure Deposition) 공정으로 얇은 두께의 산화막을 형성하였다. 그러나, 피모스 트랜지스터의 LDD영역 형성을 위한 이온을 주입한 후에 에싱(ashing) 공정을 진행할 때 HLD 공정에 의해 증착된 얇은 두께의 산화막이 손실되는 문제가 발생한다.
또한, 종래의 피모스 트랜지스터는 숏 채널 효과를 방지하기 위해서 측벽 스페이서를 HLD 산화막과 실리콘 질화막의 2중층으로 형성하는데, 이때 각각 열처리 공정(2번의 열처리 공정)을 진행해야 하므로 열처리 공정에 의한 피모스 트랜지스터의 오프-리퀴지 마진 열화의 문제가 발생한다.
특히, 씨모스 트랜지스터중 피모스 트랜지스터는 숏 채널로 인해 열처리 공정시에 보론의 빠른 확산(rapid diffusion)으로 인해 오프-리퀴지(off-leakage) 마진 열화 및 역 숏 채널 효과(RSCE: Reverse Short Channel Effect)의 문제가 유발된다.
역 숏 채널 효과는, 채널 아랫부분의 도펀트들이 후속되는 어닐링 과정에서 게이트 가장자리 쪽으로 몰리게 되어 국부적으로 불순물의 농도를 증가시키기 때문인 것으로, 게이트 가장자리 부분에 전계가 집중되도록 하여 소자의 동작에 좋지 않은 영향을 미친다.
그리고, 다른 해결 방법으로 이러한 숏 채널 효과를 억제하기 위해, 종래에는 포켓 주입(pocket implantation) 방법을 사용하여 문제를 극복하나 이런 종래기술의 포켓 주입 방법은 채널 중앙에 포켓 주입 도펀트가 많아져, 도 1에 도시된 바와 같이 RSCE가 발생되어 채널 길이에 따라 트랜지스터 특성, 예를 들어 항복 전압이 다르게 되기 때문에 반도체 소자를 구현하는데 어렵고 반도체 소자 특성의 정확도를 떨어뜨리게 한다.
본 발명은 상기와 같은 문제점을 해결하기 위하여, 포켓 주입(pocket implantation) 방법에 따라 발생하는 RSCE(Reverse Short Channel Effect)를 억제하여 반도체 소자를 구현할 수 있는 반도체 소자의 제조 방법을 제공하는 데 목적이 있다.
본 발명의 다른 목적은 포켓 주입(pocket implantation) 방법에 따라 발생하는 RSCE(Reverse Short Channel Effect)를 억제하여 반도체 소자를 제공하는 데 있다.
이와 같은 목적을 달성하기 위한 본 발명은 반도체 기판의 격리 영역에 STI(Shallow Trench Isolation) 공정을 통해 소자 격리막을 다수 형성하는 단계; 상기 소자 격리막 사이의 반도체 기판에 도펀트를 주입하고 어닐링 공정을 수행하여 웰을 형성하는 단계; 상기 웰 상에 게이트 패턴을 형성하고 상기 게이트 패턴을 포함한 상기 반도체 기판 전면에 보호 산화막을 10 ~ 40Å의 두께로 형성하는 단계; 상기 게이트 패턴 하부에 진성 반도체의 재질인 4족 원소를 주입하여 RSCE(Reverse Short Channel Effect) 억제 영역을 형성하는 단계; 포켓 임플란트 공정을 수행하여 상기 RSCE 억제 영역을 중심으로 상기 게이트 패턴 하부 양측에 각각 포켓 영역을 형성하는 단계; 상기 게이트 패턴에 접하는 LDD 영역을 상기 반도체 기판상에 형성하는 단계; 및 소정의 에싱액을 이용하여 상기 보호 산화막을 제거하고 상기 게이트 패턴 양측에 게이트 스페이서를 형성하는 단계를 포함하는 반도체 소자의 제조방법에 관한 것이다.
또한, 본 발명은 반도체 기판의 소자 격리막 사이에 도펀트가 주입되어 구비된 웰; 상기 웰 상에 게이트 산화막 패턴 및 폴리 실리콘막 패턴으로 구성되고 양측면으로 스페이서를 각각 구비한 게이트 패턴; 상기 게이트 패턴 하부 중앙에 형성된 RSCE(Reverse Short Channel Effect) 억제 영역; 및 상기 RSCE 억제 영역을 중심으로 상기 게이트 패턴 하부 양측에 각각 형성된 포켓 영역을 포함하여 구성된 반도체 소자에 관한 것이다.
본 발명에서 상기 RSCE(Reverse Short Channel Effect) 억제 영역을 형성하는 단계는 상기 진성 반도체의 재질인 4족 원소를 1KeV ~ 200KeV의 주입 에너지로 1.0E11 ~ 1.0E16 atoms/cm2의 주입량으로 상기 게이트 패턴(40)의 수직방향을 기준 으로 30°~ 60°의 범위에서 틸트(tilt)시켜 주입하는 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 상세하게 설명한다. 본 발명을 설명함에 있어, 관련된 공지 구성 또는 기능에 대한 구체적인 설명이 본 발명의 요지를 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명은 생략한다.
도 2a 내지 도 2f는 본 발명의 실시예에 따른 RSCE(Reverse Short Channel Effect)를 억제하기 위한 반도체 소자의 제조 방법에 따른 공정 단면도이다.
도 2a에 도시한 바와 같이, 본 발명의 실시예에 따른 RSCE를 억제하기 위한 반도체 소자의 제조 방법은 격리 영역과 활성 영역이 정의된 반도체 기판(10)의 격리 영역에 STI(Shallow Trench Isolation) 공정을 통해 트렌치를 형성하고, 트렌치 내부에 산화막을 채워서 소자 격리막(20)을 다수 형성한다. 이때 소자 격리막(20)은 예를 들어 NMOS와 PMOS 트랜지스터를 격리시키기 위한 것이다.
이어서, 도 2b에 도시한 바와 같이 반도체 기판(10)의 활성 영역에 도펀트를 주입하고 어닐링 공정을 수행하여 웰(30)을 형성하고, 이때의 웰(30)은 P형 웰 또는 N형 웰로서, 반도체 기판(10) 상에 예컨대, CMOS FET(Comple mentary Metal Oxide Semiconductor Field Effect Transistor)을 형성하기 위해서 형성된다.
이후, 도 2c에 도시된 바와 같이 게이트 패턴(40)을 형성하기 위해 기판(10)의 웰(30) 상에 게이트 산화막 및 폴리 실리콘막을 차례로 증착시킨 후, 폴리 실리콘막 위에 구비된 포토레지스트 패턴(도시하지 않음)을 이용하는 사진 식각을 수행하여 게이트 산화막 패턴(41) 및 폴리 실리콘막 패턴(42)으로 구성된 게이트 패턴(40)을 형성한다.
게이트 패턴(40)을 형성한 후, 도 2d에 도시된 바와 같이 게이트 패턴(40)을 포함한 반도체 기판(10) 전면에 대해 실리콘 산화막을 증착시켜 게이트 패턴(40)을 덮는 보호 산화막(50)을 10 ~ 40Å의 두께로 형성하여, 게이트 졍션에서의 누설(gate junction leakage) 현상을 억제한다.
이와 같이 보호 산화막(50)을 게이트 패턴(40)을 포함한 반도체 기판(10) 전면에 형성한 후, 도 2d에 도시된 바와 같이 게이트 패턴(40) 하부에 RSCE(Reverse Short Channel Effect) 억제 영역(60)을 형성한다.
게이트 패턴(40) 하부에 RSCE 억제 영역(60)을 형성하기 위해서, 게이트 패턴(40)을 기준으로 일측 또는 양측으로 진성 반도체의 재질인 4족 원소, 예를 들어 실리콘(Si) 또는 게르마늄(Ge) 등의 도펀트를 1.0E11 ~ 1.0E16 atoms/cm2 의 주입량으로 설정하여 1KeV ~ 200KeV의 주입 에너지로 틸트(tilt)시켜 주입하고, 이때 틸트시키는 각도는 게이트 패턴(40)의 수직방향을 기준으로 30°~ 60°의 범위에서 설정되어 게이트 패턴(40) 하부에 RSCE 억제 영역(60)이 형성될 수 있다.
이와 같이 형성된 RSCE 억제 영역(60)은 이후 주입되어 형성되는 포켓 영역(80)의 포켓 임플란트 도펀트가 측면으로 확산하는 것을 방지하는 영역 경계, 즉 베리어 영역으로 기능하게 된다.
이와 같이 진성 반도체의 재질인 4족 원소, 예를 들어 실리콘(Si)과 게르마늄(Ge) 등의 도펀트가 주입된 RSCE 억제 영역(60)은 비정질화(amorphization) 되기 때문에, 후속하는 포켓 임플란트 후에 진행되는 열 공정(thermal process)에서 발생하게 되는 포켓 임플란트 영역의 중첩효과를 줄일 수 있다.
이어서, 일반적인 포켓 임플란트 공정과 같은 방법을 수행하여 게이트 패턴(40) 하부 양측에 각각 포켓 영역(80)을 형성하되, 반도체 소자의 종류에 따른 포켓 임플란트 도펀트 예를 들어, NMOS의 경우에는 BF2를 적용하고 PMOS의 경우에는 As를 포켓 임플란트 도펀트로 이용하여 게이트 패턴(40)의 양측으로 경사지게 임플란트한다.
따라서, 도 2e에 도시된 바와 같이 포켓 영역(80) 사이에 RSCE 억제 영역(60)이 구비되어, 포켓 영역(80)의 포켓 임플란트 도펀트가 측면으로 확산하는 것을 방지하여, 포켓 임플란트 도펀트들이 후속되는 어닐링 과정에서 게이트 패턴(40) 하부의 가장자리 쪽으로 몰려 전계가 집중되는 RSCE 현상을 억제할 수 있다.
그러므로, 게이트 패턴(40)의 CD(Critical Dimension)가 짧아지더라도, 종래의 포켓 임플란트 공정에서 발생하는 RSCE 현상으로 인하여 반도체 소자의 성능이 저하되는 단점을 보완하여 반도체 소자의 전기적 특성을 향상시키고, 포켓 임플란트의 효과를 높일 수 있게 된다.
이렇게 RSCE 억제 영역(60)이 형성된 후, 게이트 패턴(40)을 마스크로 하여 예를 들어, BF2을 이온 주입하고 800℃ ~ 1000℃의 온도로 어닐링하여 게이트 패턴(40)에 일부 중첩될 수 있는 LDD 영역(70)을 반도체 기판(10) 상에 각각 형성할 수 있다.
LDD 영역(70)을 형성한 후, 도 2f에 도시된 바와 같이 소정의 에싱액을 이용 하여 보호 산화막(50)을 제거하고 LDD 영역(70)이 형성된 반도체 기판(10) 상에 절연막, 예컨대 실리콘 질화막(SiN)을 화학기상증착(Chemical Vapor Deposition) 방법으로 증착한 후 포토리소그래피 방법으로 실리콘 질화막을 패터닝하여 게이트 스페이서(90)를 게이트 패턴(40) 양측에 형성할 수 있다.
이후, 형성된 게이트 스페이서(90)를 마스크로서 이용하여 n+도펀트 또는 p+도펀트를 주입하고, 예컨대 1000℃ ~ 1050℃ 온도로 어닐링하여 게이트 패턴(40) 양측의 반도체 기판(10)에 소스와 드레인을 형성할 수 있다. 또한, 선택적으로 티타늄(Ti), 코발트(Co) 및 니켈(Ni) 중 어느 하나의 금속을 자기 정합 실리사이드(self-aligned silicide) 공정으로 게이트 패턴(40)과 소스 및 드레인 영역 상부에 실리사이드층(도시하지 않음)을 형성할 수 있다.
본 발명의 기술사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 전술한 실시예들은 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주의하여야 한다.
또한, 본 발명의 기술분야의 통상의 전문가라면 본 발명의 기술사상의 범위 내에서 다양한 실시가 가능함을 이해할 수 있을 것이다.
상기한 바와 같이 본 발명은 게이트 패턴 하부에 형성된 포켓 영역 사이에 RSCE 억제 영역이 구비되어, 포켓 영역의 포켓 임플란트 도펀트가 게이트 패턴 하부의 가장자리 쪽으로 몰려 전계가 집중되는 RSCE 현상을 억제함으로써, RSCE 현상으로 인하여 반도체 소자의 성능이 저하되는 단점을 보완하여 반도체 소자의 전기 적 특성을 향상시키고, 포켓 임플란트의 효과를 높일 수 있다.
Claims (10)
- 반도체 기판의 격리 영역에 STI(Shallow Trench Isolation) 공정을 통해 소자 격리막을 다수 형성하는 단계;상기 소자 격리막 사이의 반도체 기판에 도펀트를 주입하고 어닐링 공정을 수행하여 웰을 형성하는 단계;상기 웰 상에 게이트 패턴을 형성하고 상기 게이트 패턴을 포함한 상기 반도체 기판 전면에 보호 산화막을 형성하는 단계;상기 게이트 패턴 하부에 진성 반도체의 재질인 4족 원소를 주입하여 RSCE(Reverse Short Channel Effect) 억제 영역을 형성하는 단계;포켓 임플란트 공정을 수행하여 상기 RSCE 억제 영역을 중심으로 상기 게이트 패턴 하부 양측에 각각 포켓 영역을 형성하는 단계;상기 게이트 패턴에 접하는 LDD 영역을 상기 반도체 기판상에 형성하는 단계; 및소정의 에싱액을 이용하여 상기 보호 산화막을 제거하고 상기 게이트 패턴 양측에 게이트 스페이서를 형성하는 단계를 포함하는 반도체 소자의 제조방법.
- 제 1 항에 있어서,상기 보호 산화막은 10 ~ 40Å의 두께로 형성되는 것을 특징으로 하는 반도 체 소자의 제조방법.
- 제 1 항에 있어서,상기 게이트 패턴은상기 웰 상에 게이트 산화막 및 폴리 실리콘막을 차례로 증착한 후, 상기 폴리 실리콘막 위에 구비된 포토레지스트 패턴을 이용하는 사진 식각을 수행하여 형성된 게이트 산화막 패턴 및 폴리 실리콘막 패턴으로 구성되는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1 항에 있어서,상기 RSCE(Reverse Short Channel Effect) 억제 영역을 형성하는 단계는상기 진성 반도체의 재질인 4족 원소를 1KeV ~ 200KeV의 주입 에너지로 1.0E11 ~ 1.0E16 atoms/cm2의 주입량으로 상기 게이트 패턴(40)의 수직방향을 기준으로 30°~ 60°의 범위에서 틸트(tilt)시켜 주입하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1 항에 있어서,상기 포켓 영역을 형성하는 단계는포켓 임플란트 도펀트로서 BF2 또는 As를 이용하여 상기 게이트 패턴의 양측 으로 경사지게 임플란트하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1 항에 있어서,상기 게이트 스페이서를 형성하는 단계는상기 LDD 영역이 형성된 반도체 기판상에 실리콘 질화막(SiN)을 화학기상증착(Chemical Vapor Deposition) 방법으로 증착한 후 포토리소그래피 방법으로 상기 실리콘 질화막을 패터닝하여 상기 게이트 패턴 양측에 게이트 스페이서를 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 반도체 기판의 소자 격리막 사이에 도펀트가 주입되어 구비된 웰;상기 웰 상에 게이트 산화막 패턴 및 폴리 실리콘막 패턴으로 구성되고 양측면으로 스페이서를 각각 구비한 게이트 패턴;상기 게이트 패턴 하부 중앙에 형성된 RSCE(Reverse Short Channel Effect) 억제 영역; 및상기 RSCE 억제 영역을 중심으로 상기 게이트 패턴 하부 양측에 각각 형성된 포켓 영역을 포함하여 구성된 반도체 소자.
- 제 7 항에 있어서,상기 RSCE(Reverse Short Channel Effect) 억제 영역은진성 반도체의 재질인 4족 원소로서 실리콘(Si) 또는 게르마늄(Ge)으로 이루어지는 것을 특징으로 하는 반도체 소자.
- 제 7 항에 있어서,상기 포켓 영역은 BF2 또는 As를 포함하는 포켓 임플란트 도펀트를 상기 게이트 패턴의 양측으로 경사지게 임플란트하여 형성된 영역인 것을 특징으로 하는 반도체 소자.
- 제 7 항에 있어서,상기 스페이서는 실리콘 질화막(SiN)으로 이루어지고, 화학기상증착(Chemical Vapor Deposition) 방법으로 상기 실리콘 질화막(SiN)을 증착하여 형성되는 것을 특징으로 하는 반도체 소자.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020060126101A KR100778862B1 (ko) | 2006-12-12 | 2006-12-12 | 반도체 소자 및 그 제조방법 |
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| Application Number | Priority Date | Filing Date | Title |
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| KR1020060126101A KR100778862B1 (ko) | 2006-12-12 | 2006-12-12 | 반도체 소자 및 그 제조방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR100778862B1 true KR100778862B1 (ko) | 2007-11-22 |
Family
ID=39080626
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| Application Number | Title | Priority Date | Filing Date |
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| KR1020060126101A KR100778862B1 (ko) | 2006-12-12 | 2006-12-12 | 반도체 소자 및 그 제조방법 |
Country Status (1)
| Country | Link |
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| KR (1) | KR100778862B1 (ko) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR19980028404A (ko) * | 1996-10-22 | 1998-07-15 | 문정환 | 씨모스 소자 제조방법 |
| KR19990052277A (ko) * | 1997-12-22 | 1999-07-05 | 구본준 | 모스 트랜지스터 제조방법 |
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2006
- 2006-12-12 KR KR1020060126101A patent/KR100778862B1/ko not_active IP Right Cessation
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
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| KR19980028404A (ko) * | 1996-10-22 | 1998-07-15 | 문정환 | 씨모스 소자 제조방법 |
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| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| PA0109 | Patent application |
Patent event code: PA01091R01D Comment text: Patent Application Patent event date: 20061212 |
|
| PA0201 | Request for examination | ||
| E701 | Decision to grant or registration of patent right | ||
| PE0701 | Decision of registration |
Patent event code: PE07011S01D Comment text: Decision to Grant Registration Patent event date: 20071018 |
|
| GRNT | Written decision to grant | ||
| PR0701 | Registration of establishment |
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|
| PR1002 | Payment of registration fee |
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|
| PG1601 | Publication of registration | ||
| PR1001 | Payment of annual fee |
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|
| FPAY | Annual fee payment |
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|
| PR1001 | Payment of annual fee |
Payment date: 20111020 Start annual number: 5 End annual number: 5 |
|
| FPAY | Annual fee payment |
Payment date: 20121026 Year of fee payment: 6 |
|
| PR1001 | Payment of annual fee |
Payment date: 20121026 Start annual number: 6 End annual number: 6 |
|
| LAPS | Lapse due to unpaid annual fee | ||
| PC1903 | Unpaid annual fee |