[go: up one dir, main page]
More Web Proxy on the site http://driver.im/

KR100766254B1 - Method for forming of junction for solar cell - Google Patents

Method for forming of junction for solar cell Download PDF

Info

Publication number
KR100766254B1
KR100766254B1 KR1020050099103A KR20050099103A KR100766254B1 KR 100766254 B1 KR100766254 B1 KR 100766254B1 KR 1020050099103 A KR1020050099103 A KR 1020050099103A KR 20050099103 A KR20050099103 A KR 20050099103A KR 100766254 B1 KR100766254 B1 KR 100766254B1
Authority
KR
South Korea
Prior art keywords
silicon wafer
forming
oxide film
region
solar cell
Prior art date
Application number
KR1020050099103A
Other languages
Korean (ko)
Other versions
KR20070043157A (en
Inventor
이정호
Original Assignee
동부일렉트로닉스 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 동부일렉트로닉스 주식회사 filed Critical 동부일렉트로닉스 주식회사
Priority to KR1020050099103A priority Critical patent/KR100766254B1/en
Publication of KR20070043157A publication Critical patent/KR20070043157A/en
Application granted granted Critical
Publication of KR100766254B1 publication Critical patent/KR100766254B1/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L31/00—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L31/18—Processes or apparatus specially adapted for the manufacture or treatment of these devices or of parts thereof
    • H01L31/1804—Processes or apparatus specially adapted for the manufacture or treatment of these devices or of parts thereof comprising only elements of Group IV of the Periodic Table
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/26506—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors
    • H01L21/26513—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors of electrically active species
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/266—Bombardment with radiation with high-energy radiation producing ion implantation using masks
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02E—REDUCTION OF GREENHOUSE GAS [GHG] EMISSIONS, RELATED TO ENERGY GENERATION, TRANSMISSION OR DISTRIBUTION
    • Y02E10/00—Energy generation through renewable energy sources
    • Y02E10/50—Photovoltaic [PV] energy
    • Y02E10/547—Monocrystalline silicon PV cells
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02P—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN THE PRODUCTION OR PROCESSING OF GOODS
    • Y02P70/00—Climate change mitigation technologies in the production process for final industrial or consumer products
    • Y02P70/50—Manufacturing or production processes characterised by the final manufactured product

Landscapes

  • Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • High Energy & Nuclear Physics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Health & Medical Sciences (AREA)
  • Toxicology (AREA)
  • Electromagnetism (AREA)
  • Photovoltaic Devices (AREA)

Abstract

본 발명은 태양전지용 접합층을 한번의 공정으로 형성하여 공정수를 줄일 수 있는 태양전지용 접합층 형성방법을 개시한다. 개시된 본 발명은 실리콘 웨이퍼 상에 산화막을 형성하고 상기 산화막 상에 감광막을 도포한 후, 포토리소그래피 공정에의해 감광막 패턴을 형성하는 단계; 상기 감광막 패턴을 따라 상기 산화막을 식각하여 실리콘 웨이퍼가 노출되는 제 1 영역과 실리콘 웨이퍼가 노출되지 않는 제 2 영역으로 구분된 산화패턴을 형성하는 단계; 및 상기 소정두께로 식각된 산화막 패턴을 마스크로 이용하여 상기 실리콘 웨이퍼의 상부 전면으로부터 불순물을 이온주입시킴으로써 실리콘 웨이퍼 상에 고농도 불순물 영역과 저농도 불순물 영역을 동시에 형성하는 단계를 포함한다.The present invention discloses a solar cell bonding layer forming method that can reduce the number of steps by forming a solar cell bonding layer in a single process. The disclosed invention comprises forming an oxide film on a silicon wafer and applying a photoresist film on the oxide film, and then forming a photoresist pattern by a photolithography process; Etching the oxide film along the photoresist pattern to form an oxide pattern divided into a first region in which a silicon wafer is exposed and a second region in which a silicon wafer is not exposed; And simultaneously forming a high concentration impurity region and a low concentration impurity region on the silicon wafer by implanting impurities from the upper front surface of the silicon wafer using the oxide layer pattern etched to the predetermined thickness as a mask.

본 발명은 태양전지용 접합층을 한번의 공정으로 형성하여 공정수를 줄일 수 있는 태양전지용 접합층 형성방법을 개시한다. 개시된 본 발명은 실리콘 웨이퍼 상에 산화막을 형성하고 상기 산화막 상에 감광막을 도포한 후, 포토리소그래피 공정에의해 감광막 패턴을 형성하는 단계; 상기 감광막 패턴을 따라 상기 산화막을 식각하여 실리콘 웨이퍼가 노출되는 제 1 영역과 실리콘 웨이퍼가 노출되지 않는 제 2 영역으로 구분된 산화패턴을 형성하는 단계; 및 상기 감광막 패턴 제거 이후 상기 소정두께로 식각된 산화막 패턴을 마스크로 이용하여 상기 실리콘 웨이퍼의 상부 전면으로부터 불순물을 이온주입시킴으로써 실리콘 웨이퍼 상에 고농도 불순물 영역과 저농도 불순물 영역을 동시에 형성하는 단계를 포함한다.The present invention discloses a solar cell bonding layer forming method that can reduce the number of steps by forming a solar cell bonding layer in a single process. The disclosed invention comprises forming an oxide film on a silicon wafer and applying a photoresist film on the oxide film, and then forming a photoresist pattern by a photolithography process; Etching the oxide film along the photoresist pattern to form an oxide pattern divided into a first region in which a silicon wafer is exposed and a second region in which a silicon wafer is not exposed; And forming a high concentration impurity region and a low concentration impurity region on a silicon wafer by ion implanting impurities from an upper front surface of the silicon wafer using the oxide layer pattern etched to the predetermined thickness as a mask after removing the photoresist pattern. .

본 발명은 태양전지용 접합층의 불순물 농도를 정확하게 조절하면서, 접합층을 제조할 수 있어 소자특성 향상시킬 수 있는 효과가 있다.According to the present invention, the bonding layer can be manufactured while accurately controlling the impurity concentration of the bonding layer for a solar cell, thereby improving the device characteristics.

태양전지, 접합층, 이온주입, 열확산, 이온농도 Solar cell, junction layer, ion implantation, thermal diffusion, ion concentration

Description

태양전지용 접합층 형성방법{METHOD FOR FORMING OF JUNCTION FOR SOLAR CELL}Method of forming bonding layer for solar cell {METHOD FOR FORMING OF JUNCTION FOR SOLAR CELL}

도 1a 내지 도 1e는 종래의 태양전지용 접합층 형성방법을 도시한 공정 단면도.1A to 1E are cross-sectional views illustrating a conventional method of forming a bonding layer for a solar cell.

도 2a 내지 도 2c는 본 발명에 따른 태양전지용 접합층 형성방법을 도시한 공정 단면도.2A to 2C are cross-sectional views illustrating a method of forming a bonding layer for a solar cell according to the present invention.

도 3은 산화막이 존재하는 경우에 깊이에 따른 이온농도 분포도.3 is an ion concentration distribution chart according to depth when an oxide film is present.

*도면의 주요 부분에 대한 부호의 설명** Description of the symbols for the main parts of the drawings *

10: 실리콘 웨이퍼 20, 20a: 산화막 패턴10: silicon wafer 20, 20a: oxide film pattern

30: 고농도 불순물 영역 40: 저농도 불순물 영역30: high concentration impurity region 40: low concentration impurity region

본 발명은 태양전지용 접합층 형성방법에 관한 것으로, 특히 단일 마스크 공정으로 고농도 불순물 영역과 저농도 불순물 영역을 동시에 형성할 수 있는 태양전지용 접합층 형성방법에 관한 것이다.The present invention relates to a method for forming a bonding layer for a solar cell, and more particularly, to a method for forming a bonding layer for a solar cell capable of simultaneously forming a high concentration impurity region and a low concentration impurity region in a single mask process.

태양전지는 반도체 PN 접합을 기본구조로 하고 있으며, 이러한 PN 접합을 만 드는 방법에는 크게 열확산법과 이온주입법이 있다. 이들 방법을 P형 실리콘 기판에 대해서 N형 반도체층을 형성하는 방법으로 설명하면, 열확산법은 기판을 가열하여 인(P) 원소를 P형 실리콘 기판의 표면으로부터 스며들게 함으로써 표면층을 N형화하여 PN 접합을 만드는 방법이고, 이온주입법은 인 원소를 진공 중에서 이온화한 뒤에 전기장에 의해 가속하여 P형 실리콘 기판 표면에 넣음으로써 표면층을 N형화하여 PN 접합을 만드는 방법이다.The solar cell has a semiconductor PN junction as a basic structure, and there are largely a thermal diffusion method and an ion implantation method for making such a PN junction. When these methods are described as a method of forming an N-type semiconductor layer on a P-type silicon substrate, the thermal diffusion method heats the substrate to infiltrate the phosphorus (P) element from the surface of the P-type silicon substrate to form an N-type surface layer to PN junction The ion implantation method is a method of making a PN junction by N-type the surface layer by ionizing phosphorus element in a vacuum and then accelerating with an electric field and placing it on the surface of a P-type silicon substrate.

열확산법으로 태양전지용 접합층을 형성하는 방법에는 급속열처리(RTP: Rapid Thermal Process) 장치를 이용하여 실리콘 기판의 전면과 후면에 각각 인과 알루미늄을 동시에 열확산시킨 후, 냉각속도를 조절하여 캐리어의 벌크 라이프타임을 유지하고 확산된 영역의 깊이를 선택적으로 조절가능한 방법이 있다.In the method of forming a bonding layer for a solar cell by thermal diffusion, a rapid thermal process (RTP) device is used to thermally diffuse phosphorus and aluminum on the front and rear surfaces of a silicon substrate at the same time, and then adjust the cooling rate to bulk carrier life. There is a way to maintain time and selectively adjust the depth of the diffused area.

이러한 급속열처리 공정으로 전면과 후면의 전극을 어닐링하는 동시에, 전면의 이미터(emitter)와 후면필드(back surface field : BSF)를 동시에 형성하여 저가의 생산비로 고효율의 실리콘 태양전지를 제조하였다. 그러나, 여기서 이미터 형성 및 불순물 도핑 등에 사용된 급속열처리 공정은, 20% 이상의 고효율 단결정 태양전지를 제작하는데 사용된 것이 아니며 태양전지를 저가로 만들기 위해 시도되고 있는 기술이다.,In this rapid heat treatment process, the front and rear electrodes were annealed, and the front emitter and back surface field (BSF) were simultaneously formed to manufacture high efficiency silicon solar cells at low cost. However, the rapid heat treatment process used in the formation of emitters, doping impurities, etc., is not used to fabricate high efficiency single crystal solar cells of 20% or more, and is a technique that is attempted to make solar cells at low cost.

미국 특허 4,729,962호에서는, 실리콘 웨이퍼의 일면에는 웨이퍼의 도전형과 반대형의 도판트 용액을 코팅하고, 그 반대면에는 웨이퍼의 도전형과 동일한 형의 도판트 용액을 코팅한 후, 웨이퍼를 약 200℃의 오븐에서 약 20분 동안 가열하여 과다한 도판트 용액을 제거하고, 약 15초 동안 강한 빛으로 웨이퍼를 950∼1200℃ 로 급속히 가열하여 웨이퍼의 양쪽면 모두에 접합을 동시에 형성한 다음, 웨이퍼를 750∼850℃에서 10∼60분 동안 공기 중에서 어닐링하여 강한 빛이 꺼질 때 웨이퍼가 급속히 냉각되면서 발생한 결함을 제거함으로써, 고효율 태양전지를 제조하였다.In US Pat. No. 4,729,962, a surface of a silicon wafer is coated with a dopant solution of a type opposite to that of the wafer, and a surface of the silicon wafer is coated with a dopant solution of the same type as the conductivity type of the wafer. Heat the oven for about 20 minutes to remove excess dopant solution, rapidly heat the wafer to 950-1200 ° C. with strong light for about 15 seconds to simultaneously form bonds on both sides of the wafer, and then By annealing in air at 750-850 ° C. for 10-60 minutes to remove defects caused by the rapid cooling of the wafer when strong light is turned off, a high efficiency solar cell was manufactured.

현재, 20% 이상의 고효율 태양전지 제작을 위해 일반적으로 사용되는 방법은 2단계의 열확산법을 이용한 선택적인 이미터 형성방법이다. 즉, 실리콘 웨이퍼의 전면 전체에는 불순물이 확산된 제1불순물 영역이 형성되고, 그 중에서 이후 전면전극이 형성될 부위에는 전극과의 접촉저항을 낮추기 위해 제1불순물영역보다 고농도 및 깊은 깊이로 불순물이 확산된 제2불순물영역이 형성되는데, 이러한 제1불순물영역 및 제2불순물영역의 형성을 위해 2단계의 열확산법을 이용한 것이다.Currently, the method commonly used for manufacturing high efficiency solar cells of 20% or more is a selective emitter forming method using a two-step thermal diffusion method. That is, a first impurity region in which impurities are diffused is formed on the entire surface of the silicon wafer, and in the region where the front electrode is to be formed thereafter, impurities are formed at a higher concentration and deeper than the first impurity region in order to lower contact resistance with the electrodes. A diffused second impurity region is formed, and a two-step thermal diffusion method is used to form the first impurity region and the second impurity region.

이와 같은 2단계의 열확산법으로 태양전지용 접합층을 형성하는 종래의 방법에 대해 첨부된 도면을 참조하여 상세히 설명하면 다음과 같다.Referring to the accompanying drawings, a conventional method of forming a bonding layer for a solar cell by the two-step thermal diffusion method as described above will be described in detail.

도 1a 내지 도 1e는 종래의 태양전지용 접합층 형성방법을 도시한 공정 단면도이다.1A to 1E are cross-sectional views illustrating a conventional method of forming a bonding layer for a solar cell.

먼저, P형의 실리콘 웨이퍼(1) 상에 산화막을 형성하고 산화막 상에 감광막(미도시)을 도포한 후, 마스크를 이용한 포토리소그래피 공정에 의해 마스크 상부에서 노광하여 감광막을 부분적으로 식각함으로써 감광막 패턴을 만든다. 다음, 산화막 식각용액으로 식각하여 감광막이 제거된 부분의 산화막을 식각하여 그 하부의 실리콘 웨이퍼 표면이 드러나도록 한다.First, an oxide film is formed on a P-type silicon wafer 1 and a photoresist film (not shown) is applied on the oxide film, and then the photoresist film is partially etched by exposing from the top of the mask by a photolithography process using a mask. Make Next, the oxide film in the portion where the photoresist film is removed by etching with the oxide film etching solution is etched to expose the bottom surface of the silicon wafer.

다음, 감광막 패턴을 제거하면, 실리콘 웨이퍼(1) 상에는 도 1a에 도시된 바 와 같이 마스크와 동일한 패턴의 산화막 패턴(2)이 형성되며, 이러한 산화막 패턴(2)은 이후 열확산 공정에서 마스크 역할을 하게 된다.Next, when the photoresist pattern is removed, an oxide pattern 2 having the same pattern as the mask is formed on the silicon wafer 1 as shown in FIG. 1A, and the oxide pattern 2 serves as a mask in a thermal diffusion process. Done.

열확산 공정시 확산시키고자 하는 불순물의 농도 및 확산깊이에 따라 기판을 가열하는 온도 및 공정시간을 조절하며, 일반적으로 공정온도가 높고 공정시간이 길수록 불순물의 농도는 고농도가 되고 확산깊이는 깊어진다.The temperature and process time for heating the substrate are controlled according to the concentration and diffusion depth of the impurity to be diffused during the thermal diffusion process. In general, the higher the process temperature and the longer the process time, the higher the concentration of the impurity and the deeper the diffusion depth.

먼저, 도 1b에 도시된 바와 같이, 산화막 패턴(2)을 마스크로 하여 실리콘 웨이퍼(1)의 상부 전면으로부터 N형 불순물을 확산시키는 제1열확산단계를 수행하여, 산화막이 제거되어 표면이 드러난 영역의 실리콘 웨이퍼 내부에만 불순물을 확산시킨다. 이 때 제1열확산단계는 이후의 제2열확산단계에 비해 높은 온도와 긴 시간동안 열확산시킴으로써 불순물이 고농도(N++ ) 및 깊은 깊이로 확산되도록 하며, 이러한 고농도 불순물 영역(3)은 이후 전면 금속전극이 형성될 영역으로서, 전극과의 접촉저항을 낮추기 위해 형성되는 것이다.First, as shown in FIG. 1B, a first thermal diffusion step of diffusing N-type impurities from the upper front surface of the silicon wafer 1 using the oxide film pattern 2 as a mask is performed, whereby the oxide film is removed and the surface is exposed. Impurities are diffused only inside the silicon wafer. At this time, the first thermal diffusion step is thermally diffused for a longer time and higher temperature than the second thermal diffusion step so that the impurities are diffused to a high concentration (N + +) and deep depth, the high concentration impurity region (3) is then As a region to be formed, it is formed to lower the contact resistance with the electrode.

다음, 도 1c에 도시된 바와 같이 실리콘 웨이퍼(1)의 상면으로부터 산화막 패턴(2)을 제거하고, 도 1d에 도시된 바와 같이 마스크 없이 전표면이 노출된 실리콘 웨이퍼(1)의 상부 전면으로부터 다시 N형 불순물을 확산시키는 제2열확산단계를 수행하여, 실리콘 웨이퍼의 전 표면에 얕은 깊이로 불순물을 확산시킨다. 이 때 제2열확산단계는 제1열확산단계에 비해 낮은 온도와 짧은 시간동안 열확산하여 불순물이 저농도(N+ ) 및 얕은 깊이로 확산되도록 한다.Next, the oxide film pattern 2 is removed from the top surface of the silicon wafer 1 as shown in FIG. 1C, and again from the upper front surface of the silicon wafer 1 with the entire surface exposed without a mask as shown in FIG. 1D. A second thermal diffusion step of diffusing the N-type impurities is performed to diffuse the impurities to a shallow depth over the entire surface of the silicon wafer. In this case, the second thermal diffusion step is thermally diffused at a lower temperature and a shorter time than the first thermal diffusion step so that the impurities diffuse to a low concentration (N +) and a shallow depth.

상기와 같은 방법으로, 도 1e에 도시된 바와 같이 실리콘 웨이퍼(1)의 전면 전체에 확산된 얕은 저농도 불순물 영역(4)과 전극형성 부위에 확산된 고농도 불순 물 영역(3)으로 이루어진 종래의 태양전지용 접합층이 형성된다.As described above, the conventional embodiment includes a shallow low concentration impurity region 4 diffused over the entire front surface of the silicon wafer 1 and a high concentration impurity region 3 diffused to the electrode formation site, as shown in FIG. 1E. A battery bonding layer is formed.

이와 같은 종래의 태양전지용 접합층 형성방법에서는 얕은 저농도 불순물 영역과 고농도 불순물 영역을 두 번의 열확산법으로 형성하고 각각의 열확산단계에서의 온도 및 시간 등의 공정조건이 다르기 때문에, 접합층 형성공정이 복잡하여 작업자가 세심한 주의를 기울여야 하고 접합층 형성에 소요되는 작업시간이 긴 문제점이 있었다.In the conventional solar cell bonding layer formation method, the shallow low concentration impurity region and the high concentration impurity region are formed by two thermal diffusion methods, and the process conditions such as temperature and time in each thermal diffusion step are different, which makes the bonding layer formation process complicated. The operator should pay close attention and the work time required to form the bonding layer had a long problem.

또한, 산화막 형성 및 열확산 단계를 포함한 사진식각공정을 2회에 걸쳐 수행해야 하는데, 이러한 사진식각공정은 비용이 비싸므로 결과적으로 태양전지 제조를 위한 공정원가가 비싼 단점이 있었다.In addition, the photolithography process including the oxide film formation and the thermal diffusion step must be performed twice, and this photolithography process is expensive, and as a result, a process cost for manufacturing a solar cell is expensive.

본 발명은, 태양전지용 접합층 형성시 이온주입법을 적용하여 제조공정을 단순화하고 생산 단가를 줄이 수 있는 태양전지용 접합층 형성방법을 제공하는데 그 목적이 있다.An object of the present invention is to provide a method for forming a bonding layer for a solar cell that can simplify the manufacturing process and reduce the production cost by applying an ion implantation method when forming the bonding layer for a solar cell.

또한, 본 발명은 태양전지용 접합층을 이온주입법에 의해 형성하기 때문에 고농도 불순물 영역과 저농도 불순물 영역의 농도프로파일을 정확하게 할 수 있어 태양전지의 신뢰성을 확보할 수 있는 태앙전지용 접합층 형성방법을 제공하는데 또 다른 목적이 있다.In addition, the present invention provides a method for forming a bonding layer for a Taean battery that can form a solar cell bonding layer by an ion implantation method, which can precisely make a concentration profile of a high concentration impurity region and a low concentration impurity region and ensure the reliability of the solar cell. There is another purpose.

상기한 목적을 달성하기 위한, 본 발명에 따른 태양전지용 접합층 형성방법은,In order to achieve the above object, the solar cell bonding layer forming method according to the present invention,

실리콘 웨이퍼 상에 산화막을 형성하고 상기 산화막 상에 감광막을 도포한 후, 포토리소그래피 공정에의해 감광막 패턴을 형성하는 단계;Forming an oxide film on a silicon wafer and applying a photoresist film on the oxide film, and then forming a photoresist pattern by a photolithography process;

상기 감광막 패턴을 따라 상기 산화막을 식각하여 실리콘 웨이퍼가 노출되는 제 1 영역과 실리콘 웨이퍼가 노출되지 않는 제 2 영역으로 구분된 산화패턴을 형성하는 단계; 및Etching the oxide film along the photoresist pattern to form an oxide pattern divided into a first region in which a silicon wafer is exposed and a second region in which a silicon wafer is not exposed; And

상기 감광막 패턴 제거 이후 상기 소정두께로 식각된 산화막 패턴을 마스크로 이용하여 상기 실리콘 웨이퍼의 상부 전면으로부터 불순물을 이온주입시킴으로써 실리콘 웨이퍼 상에 고농도 불순물 영역과 저농도 불순물 영역을 동시에 형성하는 단계를 포함한다.And removing the photoresist pattern from the upper surface of the silicon wafer by ion implanting impurities from the upper surface of the silicon wafer using the oxide layer pattern etched to the predetermined thickness as a mask to simultaneously form a high concentration impurity region and a low concentration impurity region on the silicon wafer.

본 발명의 다른 실시예에 따른 태양전지용 접합층 형성방법은,Solar cell bonding layer forming method according to another embodiment of the present invention,

실리콘 웨이퍼 상에 소정의 두께로 산화막을 형성하고 상기 산화막 상에 감광막을 도포한 후, 포토리소그래피 공정에의해 감광막 패턴을 형성하는 단계;Forming an oxide film to a predetermined thickness on the silicon wafer, applying a photoresist film on the oxide film, and then forming a photoresist pattern by a photolithography process;

상기 감광막 패턴을 따라 상기 산화막을 식각하여 실리콘 웨이퍼가 노출되는 제 1 영역과 실리콘 웨이퍼가 노출되지 않는 제 2 영역으로 구분된 산화패턴을 형성하는 단계; 및Etching the oxide film along the photoresist pattern to form an oxide pattern divided into a first region in which a silicon wafer is exposed and a second region in which a silicon wafer is not exposed; And

상기 소정두께로 식각된 산화막 패턴을 마스크로 이용하여 상기 실리콘 웨이퍼의 상부 전면으로부터 불순물을 이온주입시킴으로써 실리콘 웨이퍼 상에 고농도 불순물 영역과 저농도 불순물 영역을 동시에 형성하는 단계를 포함한다.Forming a high concentration impurity region and a low concentration impurity region on a silicon wafer by ion implanting impurities from the upper front surface of the silicon wafer using the oxide film pattern etched to the predetermined thickness as a mask.

본 발명에 의하면, 이온주입법을 적용하여 한번의 마스크 공정으로 태양전지 의 접합층을 형성할 수 있는 이점이 있다. 또한, 이온주입법에 따라 웨이퍼 상에 형성되는 고농도 불순물 영역과 저농도 불순물 영역의 농도프로파일을 정확하게 형성할 수 있다.According to the present invention, there is an advantage in that the bonding layer of the solar cell can be formed by one mask process by applying the ion implantation method. In addition, the concentration profile of the high concentration impurity region and the low concentration impurity region formed on the wafer can be accurately formed by the ion implantation method.

이하, 첨부한 도면에 의거하여 본 발명의 실시 예를 자세히 설명하도록 한다.Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings.

도 2a 내지 도 2c는 본 발명에 따른 태양전지용 접합층 형성방법을 도시한 공정 단면도이다.2A to 2C are cross-sectional views illustrating a method of forming a bonding layer for a solar cell according to the present invention.

도 2a에 도시한 바와 같이, 먼저, P형의 실리콘 웨이퍼(10) 상에 산화막을 형성하고 산화막 상에 감광막(미도시)을 도포한 후, 마스크를 이용한 포토리소그래피 공정에 의해 마스크 상부에서 노광하여 감광막을 부분적으로 식각함으로써 감광막 패턴을 만든다.As shown in FIG. 2A, first, an oxide film is formed on a P-type silicon wafer 10 and a photoresist film (not shown) is applied on the oxide film, and then exposed on the mask by a photolithography process using a mask. The photoresist pattern is formed by partially etching the photoresist.

이때 감광막의 식각된 부분은 이후 전면 금속전극이 형성될 영역에 해당한다. 다음, 산화막 식각용액으로 식각하여 감광막이 식각된 부분 하부의 산화막을 식각하여 그 하부의 실리콘 웨이퍼 표면이 드러나도록 한다. 다음, 감광막 패턴을 제거하면, 실리콘 웨이퍼(10) 상에는 도 2a에 도시된 바와 같이 마스크와 동일한 패턴의 산화막 패턴(20)이 형성된다.In this case, the etched portion of the photoresist layer corresponds to a region where a front metal electrode is to be formed. Next, the oxide film under the portion where the photoresist is etched by etching with the oxide film etching solution is etched to expose the surface of the silicon wafer under the etching solution. Next, when the photosensitive film pattern is removed, the oxide film pattern 20 having the same pattern as the mask is formed on the silicon wafer 10 as shown in FIG. 2A.

따라서, 상기 산화막 패턴(20)은 실리콘 웨이퍼가 노출된 제 1 영역과 실리콘 웨이퍼(10)가 노출되지 않고 산화막 패턴(20)으로 덥혀있는 제 2 영역으로 나뉘어 져 있고, 이후 공정에서 제 1 영역에 대응되는 실리콘 웨이퍼(10)에는 고농도 불순물이 주입되고, 제 2 영역에 대응되는 실리콘 웨이퍼(20)에는 저농도 불순물이 주입된다.Therefore, the oxide layer pattern 20 is divided into a first region in which the silicon wafer is exposed and a second region in which the silicon wafer 10 is not exposed and is heated by the oxide layer pattern 20. High concentration impurities are injected into the corresponding silicon wafer 10, and low concentration impurities are injected into the silicon wafer 20 corresponding to the second region.

다음, 산화막 패턴(20)을 식각하여 500∼1000Å 두께의 얇은 산화막 패턴(20a)이 되도록 하는데, 상기 실리콘 웨이퍼(10) 상에 최초 산화막을 형성할 때, 그 두께를 500∼1000Å를 갖도록 할 수 있다.Next, the oxide film pattern 20 is etched to form a thin oxide film pattern 20a having a thickness of 500 to 1000 Å. When the first oxide film is formed on the silicon wafer 10, the thickness of the oxide pattern 20 may be 500 to 1000 Å. have.

따라서, 최초 실리콘 웨이퍼(10) 상에 산화막을 500∼1000Å로 형성하면, 두께 조절을 위한 추가 식각공정이 필요없지만, 일반적으로 소자에 적용하기 위해서 산화막을 2000~5000Å 두께로 형성하는 경우에는 식각공정을 추가하여 두께 조절을 한다.Therefore, when the oxide film is first formed on the silicon wafer 10 with 500 to 1000 mW, an additional etching process for thickness control is not necessary. In general, when the oxide film is formed to have a thickness of 2000 to 5000 mW for application to the device, the etching process is performed. Add thickness to adjust the thickness.

이와 같이 산화막 패턴(20)을 얇은 두께로 형성하는 이유는 얇은 산화막 패턴(20a)을 마스크로 이용하여 이온주입공정을 수행할 경우 불순물이 얇은 산화막 패턴을 관통하여 실리콘 웨이퍼(10) 상에 저농도 불순물 영역을 형성하기 위해서이다.The reason for forming the oxide film pattern 20 in a thin thickness as described above is that when the ion implantation process is performed using the thin oxide film pattern 20a as a mask, impurities are penetrated through the thin oxide film pattern to form a low concentration impurity on the silicon wafer 10. To form an area.

즉, 상기 산화막 패턴(20)의 두께가 너무 두꺼울 경우에는 주입되는 이온들이 관통하지 못하여 하부의 실리콘 웨이퍼(10)에 이온이 주입되지 않기 때문이다.That is, when the thickness of the oxide layer pattern 20 is too thick, the implanted ions do not penetrate and thus the ions are not implanted into the lower silicon wafer 10.

얕은 저농도 불순물 영역을 균일하게 하기 위해서는, 얇은 산화막 패턴(20a)의 두께가 실리콘 웨이퍼(10)의 전면에 걸쳐서 일정하게 되도록 형성하거나, 형성후 식각공정으로 형성한다.In order to make the shallow low concentration impurity region uniform, the thickness of the thin oxide film pattern 20a is formed to be constant over the entire surface of the silicon wafer 10, or is formed by an etching process after formation.

다음, 도 2b에 도시된 바와 같이, 두께가 500∼1000Å인 얇은 산화막 패턴(20a)을 마스크로 이용하여 실리콘 웨이퍼(10)의 상부 전면으로부터 N형 불순물을 이온주입시킨다. 이 때, 이온주입공정에서는 불순물의 소스(source)인 인(P) 성분 또는 비소(As) 성분을 이온화하여 상기 산화막 패턴(20a) 상부에서 주입하는 방식으로 이루어진다.Next, as shown in FIG. 2B, N-type impurities are implanted from the upper front surface of the silicon wafer 10 using a thin oxide film pattern 20a having a thickness of 500 to 1000 microns as a mask. At this time, in the ion implantation process, a phosphorus (P) component or an arsenic (As) component, which is a source of impurities, is ionized to be implanted on the oxide layer pattern 20a.

이온주입농도는 각 태양전지의 특성에 따라 변동될 수 있지만, 일반적으로 이온 도즈(dose)는 215~515(atoms/cm2), 도펀트는 인(P) 또는 비소(As), 인플란트 에너지(implant energy)는 50K(eV)~80K(eV)를 사용한다.The ion implantation concentration can vary depending on the characteristics of each solar cell, but generally the ion dose is 2 15 ~ 5 15 (atoms / cm2), the dopant is phosphorus (P) or arsenic (As), and the implant energy (implant) energy) uses 50K (eV) ~ 80K (eV).

이러한 이온주입공정에서는 주입되는 이온의 도즈 농도를 설정한 후 소정의 에너지로 주입하기 때문에 열확산 공정에 비해 불순물 농도 조절이 용이하다.In the ion implantation process, since the dose concentration of the implanted ions is set and implanted at a predetermined energy, the impurity concentration is easier to control than the thermal diffusion process.

본 발명에서는 고농도 불순물을 이온주입공정으로 주입하지만, 산화막 패턴(20a)을 관통하여 실리콘 웨이퍼(10) 상에는 주입되는 경우에는 깊이에 따라 저농도 불순물이 주입된다.(이에 대한 구체적인 설명은 도 3을 참조)In the present invention, a high concentration impurity is implanted through an ion implantation process, but a low concentration impurity is implanted depending on the depth when the high concentration impurity is injected through the oxide film pattern 20a onto the silicon wafer 10. )

이와 달리 실리콘 웨이퍼(10)가 노출된 영역으로 이온주입이 되는 경우에는 고농도 불순물이 주입된다.On the other hand, when ion implantation into the exposed region of the silicon wafer 10, a high concentration of impurities are implanted.

즉, 실리콘 웨이퍼(10)중 상기 산화막 패턴(20a)이 존재하는 영역은 저농도 불순물 영역(40:N+)이 되고, 산화막 패턴(20a)이 존재하지않고 상기 실리콘 웨이퍼(10)가 노출된 영역은 고농도 불순물 영역(30:N++ )이 된다.That is, the region where the oxide layer pattern 20a is present in the silicon wafer 10 becomes a low concentration impurity region 40: N +, and the region where the oxide layer pattern 20a is not present and the silicon wafer 10 is exposed is It becomes a high concentration impurity region 30: N ++.

상기 고농도 불순물 영역(30)은 앞에서 언급한 바와 같이 이후 전면 금속전극이 형성될 영역으로서, 전극과의 접촉저항을 낮추기 위해 형성되는 것이다.  As described above, the high concentration impurity region 30 is a region where a front metal electrode is to be formed, and is formed to lower contact resistance with the electrode.

다음, 실리콘 웨이퍼(10)로부터 얇은 산화막 패턴(20a)을 제거함으로써, 단 한번의 이온주입공정으로 도 2c에 도시된 바와 같이 실리콘 웨이퍼(10)의 전면 전 체에 확산된 얕은 저농도 불순물 영역(40)과 전극형성 부위에 확산된 고농도 불순물 영역(30)이 동시에 형성된다.Next, by removing the thin oxide film pattern 20a from the silicon wafer 10, the shallow low concentration impurity region 40 diffused over the entire surface of the silicon wafer 10 in a single ion implantation process as shown in FIG. 2C. ) And the highly doped impurity region 30 diffused to the electrode formation site are formed at the same time.

그리고 상기 도 3에서 설명하겠지만, 산화막 패턴(20a)이 존재하는 영역과 대응하는 실리콘 웨이퍼(10) 영역은 저농도 불순물이 형성되지만, 산화막 패턴(20a) 내부에는 고농도 불순물이 형성되어 있으므로, 산화막 패턴(20a)을 제거한 다음 실리콘 웨이퍼(10)를 열처리한다.As described with reference to FIG. 3, low concentration impurities are formed in the region where the oxide pattern 20a exists and the silicon wafer 10 corresponding to the region where the oxide pattern 20a exists, but high concentration impurities are formed inside the oxide pattern 20a. After removing 20a), the silicon wafer 10 is heat-treated.

상기한 바와 같이 본 발명에서는 단 한번의 이온주입 공정을 진행하여 실리콘 웨이퍼(10) 상에 고농도 불순물 영역(30) 및 저농도 불순물 영역(40)을 동시에 형성하여 태양전지용 접합층을 형성할 수 있다.As described above, in the present invention, a single ion implantation process may be performed to simultaneously form the high concentration impurity region 30 and the low concentration impurity region 40 on the silicon wafer 10 to form a solar cell bonding layer.

또한, 이온주입 공정은 열확산법에 비해 주입되는 이온의 농도를 정확히 제어할 수 있는 장점이 있다.In addition, the ion implantation process has an advantage that can accurately control the concentration of the implanted ions compared to the thermal diffusion method.

도 3은 산화막이 존재하는 경우에 깊이에 따른 이온농도 분포도이다.3 is an ion concentration distribution chart according to depths when an oxide film is present.

도 3에 도시한 바와 같이, 이온주입 공정에 따라 이온이 주입되면 산화막의 표면으로부터 산화막 중심 깊이까지는 이온 농도가 비례적으로 증가하다가 상기 산화막의 하부 영역부터는 지수함수적으로 이온 농도가 감소함을 볼 수 있다.As shown in FIG. 3, the ion concentration is proportionally increased from the surface of the oxide film to the center depth of the oxide film by ion implantation, and the ion concentration decreases exponentially from the lower region of the oxide film. Can be.

즉, 산화막을 관통하는 이온들의 농도는 가우시안 분포를 갖는다.That is, the concentration of ions penetrating the oxide film has a Gaussian distribution.

상기 산화막을 관통한 이온들은 산화막 영역에서 가장 높은 이온 농도를 가지고 있고, 이후 계속적으로 이온 농도가 감소하므로 산화막의 두께 조절로 실리콘 웨이퍼 상에 주입되는 이온 농도를 조절할 수 있다.The ions penetrating the oxide film have the highest ion concentration in the oxide film region, and since the ion concentration continuously decreases, the ion concentration implanted on the silicon wafer can be controlled by controlling the thickness of the oxide film.

이와 같이, 산화막을 관통한 외측 영역(실제는 실리콘 웨이퍼 영역)은 저농 도 불순물이 형성되지만, 가우시안 분포도에서 보는 바와 같이, 산화막 내측에는 고농도 불순물이 형성되어 있어 접합층 완성후 열처리는 반드시 산화막 제거후에 진행하여야 한다.As described above, low concentration impurities are formed in the outer region (actually a silicon wafer region) that penetrates the oxide film. However, as shown in the Gaussian distribution diagram, high concentration impurities are formed inside the oxide film. You must proceed.

왜냐하면 산화막을 제거하지 않고 열처리 공정을 진행하게 되면 열처리 공정에서 산화막 내측에 존재하는 고농도 불순물이 실리콘 웨이퍼에 확산되어 저농도 불순물 영역을 고농도 불순물 영역으로 변화시킬 수 있기 때문이다.This is because if the heat treatment process is performed without removing the oxide film, the high concentration impurities present inside the oxide film may diffuse into the silicon wafer in the heat treatment process, thereby changing the low concentration impurity region into the high concentration impurity region.

이상에서 자세히 설명된 바와 같이, 본 발명은 이온 주입량에 의한 농도 조절뿐 아니라, 산화막의 두께를 조절하여 실리콘 웨이퍼 상에 주입되는 이온 농도를 조절할 수 있는 효과가 있다.As described in detail above, the present invention has the effect of controlling the concentration of the ion implanted on the silicon wafer by adjusting the thickness of the oxide film as well as the concentration by the ion implantation amount.

아울러, 이온 농도를 정확하게 조절할 수 있어 태양전지의 접합층 특성을 향상시켜 태양전지의 소자 특성을 향상시킬 수 있는 이점이 있다.In addition, the ion concentration can be precisely adjusted to improve the bonding layer properties of the solar cell has the advantage of improving the device characteristics of the solar cell.

또한, 본 발명에서는 불순물의 도핑농도가 다른 두 영역, 즉 고농도 불순물 영역과 저농도 불순물 영역으로 이루어진 태양전지용 접합층을 단 한번의 이온주입 공정을 통해서 형성할 수 있기 때문에 공정을 단순화시킬 수 있는 이점이 있다.In addition, in the present invention, since the bonding layer for a solar cell including two regions having different doping concentrations of impurities, that is, a high concentration impurity region and a low concentration impurity region can be formed through a single ion implantation process, the process can be simplified. have.

본 발명은 상기한 실시 예에 한정되지 않고, 이하 청구 범위에서 청구하는 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 분야에서 통상의 지식을 가진 자라면 누구든지 다양한 변경 실시가 가능할 것이다.The present invention is not limited to the above-described embodiments, and various changes can be made by those skilled in the art without departing from the gist of the present invention as claimed in the following claims.

Claims (4)

실리콘 웨이퍼 상에 산화막을 형성하고 상기 산화막 상에 감광막을 도포한 후, 포토리소그래피 공정에 의해 감광막 패턴을 형성하는 단계;Forming an oxide film on the silicon wafer and applying a photoresist film on the oxide film, and then forming a photoresist pattern by a photolithography process; 상기 감광막 패턴을 따라 상기 산화막을 식각하여 실리콘 웨이퍼가 노출되는 제 1 영역과 실리콘 웨이퍼가 노출되지 않는 제 2 영역으로 구분된 산화막 패턴을 형성하는 단계; 및Etching the oxide layer along the photosensitive layer pattern to form an oxide layer pattern divided into a first region in which a silicon wafer is exposed and a second region in which a silicon wafer is not exposed; And 상기 감광막 패턴 제거 이후 상기 산화막 패턴을 마스크로 이용하여 상기 실리콘 웨이퍼의 상부 전면으로부터 이온의 도즈 농도를 설정하고 에너지를 주입하는 불순물 이온주입공정을 진행하여 실리콘 웨이퍼 상에 고농도 불순물 영역과 저농도 불순물 영역을 동시에 형성하는 단계;After removing the photoresist pattern, an impurity ion implantation process is performed by setting the dose concentration of ions from the upper front surface of the silicon wafer using the oxide layer pattern as a mask and injecting energy to form a high concentration impurity region and a low concentration impurity region on the silicon wafer. Simultaneously forming; 상기 실리콘 웨이퍼 상에 고농도 불순물 영역과 저농도 불순물 영역을 동시에 형성한 후, 상기 산화막 패턴을 제거한 후 열처리 공정을 진행하는 단계를 더 포함하는 태양전지용 접합층 형성방법.And simultaneously forming a high concentration impurity region and a low concentration impurity region on the silicon wafer, and then removing the oxide layer pattern and then performing a heat treatment process. 제 1 항에 있어서, 상기 산화막은 500∼1000Å의 두께로 형성하는 태양전지용 접합층 형성방법.The method of claim 1, wherein the oxide film is formed to a thickness of 500 to 1000 kPa. 제 1 항에 있어서, 상기 이온주입공정의 도즈 농도는 215 ~ 515(atoms/㎠), 도펀트는 인(P) 또는 비소(As), 임플란트 에너지는 50 ~ 80KeV인 것을 특징으로 하는 태양전지용 접합층 형성방법.The method of claim 1, wherein the dose of the ion implantation process is 2 15 ~ 5 15 (atoms / ㎠), the dopant is phosphorus (P) or arsenic (As), the implant energy is 50 to 80KeV, characterized in that Bonding layer formation method. 삭제delete
KR1020050099103A 2005-10-20 2005-10-20 Method for forming of junction for solar cell KR100766254B1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020050099103A KR100766254B1 (en) 2005-10-20 2005-10-20 Method for forming of junction for solar cell

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020050099103A KR100766254B1 (en) 2005-10-20 2005-10-20 Method for forming of junction for solar cell

Publications (2)

Publication Number Publication Date
KR20070043157A KR20070043157A (en) 2007-04-25
KR100766254B1 true KR100766254B1 (en) 2007-10-15

Family

ID=38177690

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020050099103A KR100766254B1 (en) 2005-10-20 2005-10-20 Method for forming of junction for solar cell

Country Status (1)

Country Link
KR (1) KR100766254B1 (en)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2010030645A2 (en) * 2008-09-10 2010-03-18 Varian Semiconductor Equipment Associates, Inc. Techniques for manufacturing solar cells
KR101027829B1 (en) 2010-01-18 2011-04-07 현대중공업 주식회사 Method for fabricating back contact solar cell
KR101120099B1 (en) 2009-11-18 2012-03-22 주식회사 효성 Method of forming selective emitter and Method of manufacturing Solar cell thereof
US8865503B2 (en) 2011-04-29 2014-10-21 Samsung Sdi Co., Ltd. Back contacting solar cell having P-doped regions and N-doped regions at the same layer and manufacturing method thereof

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100997669B1 (en) 2008-11-04 2010-12-02 엘지전자 주식회사 Silicon solar cell using screen printing and Manufacturing method of thereof
US8749053B2 (en) 2009-06-23 2014-06-10 Intevac, Inc. Plasma grid implant system for use in solar cell fabrications
US9324598B2 (en) 2011-11-08 2016-04-26 Intevac, Inc. Substrate processing system and method
CN103137448A (en) * 2011-12-02 2013-06-05 上海凯世通半导体有限公司 Doping method, PN structure, solar cell and manufacture method of solar cell
MY178951A (en) 2012-12-19 2020-10-23 Intevac Inc Grid for plasma ion implant
KR102010390B1 (en) * 2013-05-28 2019-08-13 엘지전자 주식회사 Method for manufacturing solar cell and dopant region thereof

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20020049718A (en) * 2000-12-20 2002-06-26 김순택 Formation method of junction for solar cell
KR20040011253A (en) * 2002-07-30 2004-02-05 아남반도체 주식회사 Method for forming shallow junction of semiconductor device

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20020049718A (en) * 2000-12-20 2002-06-26 김순택 Formation method of junction for solar cell
KR20040011253A (en) * 2002-07-30 2004-02-05 아남반도체 주식회사 Method for forming shallow junction of semiconductor device

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2010030645A2 (en) * 2008-09-10 2010-03-18 Varian Semiconductor Equipment Associates, Inc. Techniques for manufacturing solar cells
WO2010030645A3 (en) * 2008-09-10 2010-06-03 Varian Semiconductor Equipment Associates, Inc. Techniques for manufacturing solar cells
KR101120099B1 (en) 2009-11-18 2012-03-22 주식회사 효성 Method of forming selective emitter and Method of manufacturing Solar cell thereof
KR101027829B1 (en) 2010-01-18 2011-04-07 현대중공업 주식회사 Method for fabricating back contact solar cell
WO2011087341A3 (en) * 2010-01-18 2011-12-08 현대중공업 주식회사 Method for fabricating a back contact solar cell
US8461011B2 (en) 2010-01-18 2013-06-11 Hyundai Heavy Industries Co., Ltd. Method for fabricating a back contact solar cell
US8865503B2 (en) 2011-04-29 2014-10-21 Samsung Sdi Co., Ltd. Back contacting solar cell having P-doped regions and N-doped regions at the same layer and manufacturing method thereof

Also Published As

Publication number Publication date
KR20070043157A (en) 2007-04-25

Similar Documents

Publication Publication Date Title
CN103943672B (en) Method for processing an oxygen-containing semiconductor wafer and semiconductor component
JP5718026B2 (en) Method for manufacturing a semiconductor device using laser annealing for selectively activating implanted dopants
US20070161219A1 (en) Method of producing a semiconductor element and semiconductor element
KR100766254B1 (en) Method for forming of junction for solar cell
JP2013247248A (en) Semiconductor device manufacturing method
US20060154458A1 (en) Method of forming ultra shallow junctions
JPS6031099B2 (en) A method for forming regions of a predetermined conductivity type in a semiconductor substrate by accelerated diffusion
JP4030148B2 (en) Power semiconductor device and manufacturing method thereof
KR100366353B1 (en) Formation method of junction for solar cell
JP2000082678A (en) Semiconductor device and fabrication thereof
CN109891553B (en) Device forming method
JP2000077350A (en) Power semiconductor device and manufacture thereof
KR100475538B1 (en) Method of manufacturing a semiconductor device
JP2008004704A (en) Method of manufacturing semiconductor element
US20050082549A1 (en) Light emitting and/or detecting device and method of manufacturing the same
JPH04113634A (en) Manufacture of semiconductor device
KR100916211B1 (en) Method for fabricating power semiconductor device
KR100327433B1 (en) Method for fabricating junction of semiconductor device
KR100293269B1 (en) Method for fabricating semiconductor device
KR100624697B1 (en) Method for forming the dual poly gate of the recessed transistor
JP2781989B2 (en) Method for manufacturing semiconductor device
JPH0595000A (en) Manufacture of semiconductor device
JPH0244717A (en) Manufacture of semiconductor device
KR100400781B1 (en) Method for fabricating of PMOS Semiconductor Device
JP4107415B2 (en) Manufacturing method of variable capacitance diode

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
G170 Publication of correction
FPAY Annual fee payment

Payment date: 20110920

Year of fee payment: 5

FPAY Annual fee payment

Payment date: 20120926

Year of fee payment: 6

LAPS Lapse due to unpaid annual fee