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KR100753416B1 - 반도체 소자의 제조방법 - Google Patents

반도체 소자의 제조방법 Download PDF

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KR100753416B1
KR100753416B1 KR1020060027126A KR20060027126A KR100753416B1 KR 100753416 B1 KR100753416 B1 KR 100753416B1 KR 1020060027126 A KR1020060027126 A KR 1020060027126A KR 20060027126 A KR20060027126 A KR 20060027126A KR 100753416 B1 KR100753416 B1 KR 100753416B1
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metal
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manufacturing
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Abstract

본 발명은 고단차 콘택홀의 매립시 보이드의 발생을 억제하고 접촉저항의 증가를 방지할 수 있는 반도체 소자의 제조방법을 개시한다. 개시된 본 발명의 방법은, 반도체 기판 상에 층간절연막을 형성하는 단계; 상기 층간절연막을 식각하여 콘택홀을 형성하는 단계; 상기 콘택홀의 측벽을 제외한 층간절연막 상에 베리어막을 형성하는 단계; 상기 콘택홀을 포함한 기판 결과물 상에 시드막을 형성하는 단계; 상기 콘택홀의 측벽 상부 및 층간절연막 상의 베리어막 상부에 형성된 시드막을 선택적으로 산화시켜 산화막을 형성하는 단계; 상기 산화되지 않은 나머지 시드막 부분을 장벽금속막으로 변환시키는 단계; 상기 장벽금속막이 형성된 콘택홀 내에 금속플러그를 형성하는 단계; 상기 산화막을 제거하는 단계; 및 상기 금속플러그를 포함한 베리어막 상에 금속배선을 형성하는 단계;를 포함하는 것을 특징으로 한다.

Description

반도체 소자의 제조방법{METHOD OF MANUFACTURING SEMICONDUCTOR DEVICE}
도 1a 내지 도 1b는 종래 기술의 문제점을 설명하기 위한 반도체 소자의 단면도.
도 2a 내지 도 2f는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도.
* 도면의 주요부분에 대한 부호의 설명 *
21 : 반도체 기판 22 : 게이트
23 : 층간절연막 24 : 베리어막
25 : 시드막 25a : 산화막
25b : 장벽금속막 26 : 금속플러그
27 : 금속배선 H : 콘택홀
본 발명은 반도체 소자의 제조방법에 관한 것으로, 특히, 고단차 콘택홀의 매립시 보이드의 발생을 억제하고 접촉저항의 증가를 방지하여 소자의 신뢰성을 확보할 수 있는 반도체 소자의 제조방법에 관한 것이다.
콘택홀(Contact Hole)을 매립하기 위한 종래의 기술로는 B-W(Blanket-Tungsten)방식에 의한 금속플러그의 증착 후 CMP(Chemical Mechanical Polishing)하여 평탄화하는 방법이 있다. 상기 B-W 방식에 따르면, 콘택홀이 형성된 반도체 기판 상에 낮은 접촉저항 및 산화막과의 접착력을 확보하기 위한 Ti, TiN을 사용하여 베리어막을 형성하고, 상기 베리어막 상에 장벽금속막을 형성한 다음, 단차피복성이 우수한 화학기상증착(Chemical Vapor Deposition : CVD)방법을 통해 금속플러그를 증착하여 콘택홀을 매립한다.
그러나, 상기 장벽금속막의 형성시 물리기상증착(Pysical Vapor Deposition : PVD) 방식을 사용하는 경우에는 막의 단차피복성이 취약해지므로 콘택홀의 하부에서 그 두께가 얇아짐에 따라 금속플러그가 형성되는 시간이 길어지게 된다.
이러한 현상은 고단차 콘택홀의 경우에 더욱 심화되는데, 이때, 콘택홀의 하부에서는 금속플러그가 느리게 형성되고 상부에서는 금속플러그가 빨리 형성되어 입구가 막히게 되며, 이에 따라, 반응가스가 계속해서 공급될 수 없으므로, 도 1a에 도시된 바와 같이, 상기 콘택홀(H)의 하부에 보이드(V)가 형성된다. (등록번호 1002698780000 참조)
미설명된 도면부호 11은 반도체 기판을, 12는 게이트를, 13은 층간절연막을, 14는 베리어막을, 15는 장벽금속막을, 16은 금속플러그를 각각 나타낸다.
이를 개선하기 위하여, 상기 장벽금속막의 형성시 단차피복성이 우수한 CVD 방식을 사용하는 경우에는, 무기화합물, 예컨데, TiCl4 등의 물질을 사용하면, 고온 증착으로 인한 접촉저항을 낮추기 위해 일어나는 Ti층과 실리콘 기판과의 과도반응으로 인하여 누설전류 증가에 의한 불량이 발생될 수 있다.
또한, 장벽금속막 내에 염소와 같은 부식성 원소가 잔류하게 되면, 금속플러그 및 금속배선이 부식되어 단선을 일으켜 초기불량을 유발한다. 한편, 상기 장벽금속막의 형성시 금속유기물을 사용하여 CVD 방식을 수행하는 경우에는, 저온에서의 증착이 가능해지나 막 내에 잔류하는 탄소 불순물에 의한 비저항 증가와 함께 고단차 콘택홀의 측벽 및 바닥에서의 단차피복성이 취약해진다는 문제점이 있다.
콘택홀을 매립하기 위한 다른 종래기술로는 콘택홀 내에 선택적으로 금속플러그를 형성하는 S-W(Selective-Tungsten) 방식이 있는데, 상기 S-W 방식은 B-W 방식과 달리 콘택홀 상에 Ti, TiN 과 같은 베리어막을 형성하지 않고 금속플러그를 형성한다. 상기 S-W 방식은 콘택홀 내의 바닥에 노출되는 하부금속과 단결정/다결정 실리콘 및 콘택홀 측벽 구성물질인 실리콘 산화막과 같은 층간 절연막 상에서의 증착 특성 차이를 이용하는데, 콘택홀 내에 노출되어 있는 하부재료의 종류, 예컨데, 순수 금속, 금속 실리사이드, N+/P+ 실리콘 같은 종류에 따라 선택적으로 다른 성장속도로 성장하여 플러그를 형성한다.
그러나, 상기 플러그가 콘택홀의 바닥에서 상부로 성장하므로 콘택홀의 높이가 다른 경우에는 낮은 높이를 갖는 콘택홀 내에 형성된 플러그는 높은 높이를 갖는 콘택홀 내의 플러그가 콘택홀을 완전히 매립할 때 까지 계속 성장하여, 결국, 콘택홀 주변으로 넘치는 현상이 발생하게 되고, 따라서, 콘택홀 상부로 돌출된 플 러그를 제거하기 위해 추가적으로 CMP 공정과 습식세정을 수행해야 하는데, 이러한 현상은 고단차 콘택홀의 경우에 더욱 심화된다.
또한, 반도체 기판 상에 직접 형성되는 콘택홀의 경우 바닥에 노출된 실리콘 상에 텅스텐 플러그가 성장되면서 텅스텐이 실리콘 쪽으로 확산되어 웜홀(Wormhole)을 형성하여 누설전류를 발생시킴으로써, 소자의 불량을 유발한다는 문제점이 있다. 그리고, 콘택홀 측벽 재료와의 선택적 증착으로 인해 선택적으로 증착된 금속플러그와 콘택홀 측벽과 갭(Gap)이 존재하므로 미관상으로 문제가 있으며, 이에 따라, 플러그 주변의 갭-매립 불량에 따른 상부 증착 배선 신뢰성의 저하문제가 유발될 수 있다. (Advanced Metallization for ULSI Applications 1992, p333∼339/p83∼89, Ajay Jain et al. 참조)
콘택홀을 매립하기 위한 또 다른 종래기술로는 텅스텐을 사용하여 CVD 방식으로 금속플러그를 형성하는 방법이 있다. 상기 방법은 텅스텐으로 금속플러그를 형성한 후, 에치백(Etchback)을 수행하고, 이어서, 습식세정을 실시해야 하므로, 그 제조원가가 높으며, 특히, 표면에 증착된 텅스텐을 충분히 제거하기 위한 에치백 공정에 의해 하부의 장벽금속막의 일부가 식각된다.
이로 인해, 하부의 장벽금속막이 손상되고, 후속으로 진행되는 금속배선의 증착 공정 전에 수행되는 스퍼터 에치(Sputter Etch) 공정에 의해 그 손상 정도가 더욱 심화되며, 이는, 금속플러그 상에 형성된 금속배선의 신뢰성 열화를 유발하므로 에치백 이후에 장벽층을 다시 증착한 다음 배선을 형성해야만 한다. 따라서, 도 1b에 도시된 바와 같이, 콘택홀(H) 상에는 다층 장벽층(A)이 존재하여 접촉저항이 증가된다는 문제점이 있다.
미설명된 도면부호 11은 반도체 기판을, 12는 게이트를, 13은 층간절연막을, 14는 베리어막을, 15는 장벽금속막을, 16은 금속플러그를, 17은 장벽층을, 18은 금속배선을 각각 나타낸다.
따라서, 본 발명은 상기와 같은 종래 기술의 문제점들을 해결하기 위하여 안출된 것으로서, 고단차 콘택홀의 매립시 보이드의 발생을 억제하고 접촉저항의 증가를 방지하여 소자의 신뢰성을 확보할 수 있는 반도체 소자의 제조방법을 제공함에 그 목적이 있다.
상기와 같은 목적을 달성하기 위하여, 본 발명은, 반도체 기판 상에 층간절연막을 형성하는 단계; 상기 층간절연막을 식각하여 콘택홀을 형성하는 단계; 상기 콘택홀의 측벽을 제외한 층간절연막 상에 베리어막을 형성하는 단계; 상기 콘택홀을 포함한 기판 결과물 상에 시드막을 형성하는 단계; 상기 콘택홀의 측벽 상부 및 층간절연막 상의 베리어막 상부에 형성된 시드막을 선택적으로 산화시켜 산화막을 형성하는 단계; 상기 산화되지 않은 나머지 시드막 부분을 장벽금속막으로 변환시키는 단계; 상기 장벽금속막이 형성된 콘택홀 내에 금속플러그를 형성하는 단계; 상기 산화막을 제거하는 단계; 및 상기 금속플러그를 포함한 베리어막 상에 금속배선을 형성하는 단계;를 포함하는 반도체 소자의 제조방법을 제공한다.
여기서, 상기 장벽금속막을 형성하는 단계는, 상기 나머지 시드막 부분을 환 원반응을 통해 순수금속막으로 변환하는 단계 및 상기 순수금속막을 질화시켜 장벽금속막을 형성하는 단계를 포함하여 이루어진다.
상기 베리어막은 IMP(Ionized Metal Plasma), LTS(Long Through Sputtering) 및 시준기(Collimator)로 구성된 그룹으로부터 선택되는 어느 하나의 단차피복성이 취약한 물리적 증착방식을 사용하여 형성한다.
상기 시드막은 실리콘막, 또는, 수소를 포함하는 실리콘막으로 형성한다.
상기 시드막을 형성하는 단계는 진공 중에서 상기 반도체 기판을 400∼500℃로 가열한 상태에서 Ar/SiH4 가스와 1∼10 Torr의 저압 분위기에서 수행된다.
상기 순수금속막은 텅스텐, 또는, 몰리브덴 및 내열성 금속으로 형성한다.
상기 순수금속막을 질화시켜 장벽금속막을 형성하는 단계는, 원격 플라즈마 발생장치에서 NH3, 또는, N2H4, 그리고, N2 와 같은 질소를 포함하는 기체를 사용하여 수행한다.
상기 금속플러그는 알루미늄, 또는 구리로 형성한다.
상기 금속플러그가 알루미늄일 경우에는 그 반응원으로서 DMAH(DiMethyl Aluminum Hydride), 또는, MPA(Methyl Pyrrolidine Alane)를 사용한다.
상기 금속플러그가 구리일 경우에는 그 반응원으로 Cupra Select[Cu(hfac) (TMVS)]로 통칭되는 유기 화합물이나 그와 유사한 특성을 구비하는 물질을 사용한다.
상기 금속배선은 알루미늄, 또는, 알루미늄 합금으로 형성한다.
상기 알루미늄은 리플로우 방식, 또는, 저온/고온의 2단계 증착 방식을 통해 형성한다.
상기 산화막은 ClF3 와 H2/Ar 가스에 번갈아서 노출시켜 제거한다.
상기 베리어막, 시드막, 장벽금속막은 공정챔버 내에 필요한 반응원들을 하나씩 차례로 유입하여 다원자층 이하를 흡착시켜 반응시키고 이를 반복하여 각각의 막을 단계적으로 형성한다.
(실시예)
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 상세하게 설명하도록 한다.
먼저, 본 발명의 기술적 원리를 간략하게 설명하면, 본 발명은 콘택홀의 측벽 상부 및 층간절연막 상의 베리어막 상부에 형성된 시드막을 선택적으로 산화시켜 산화막을 형성하고, 상기 시드막의 나머지 부분에는 환원반응을 통하여 장벽금속막을 형성한다. 이를 통해, 본 발명은 산화막이 형성되지 않은 콘택홀 측벽 및 하부의 장벽금속막 상에서 동일한 속도로 플러그가 형성되도록 하여 보이드의 발생을 억제할 수 있으며, 상기 콘택홀의 상부에 산화막을 형성해 줌으로써 상기 금속플러그가 콘택홀의 상부로 넘치게 형성되는 것을 방지 할 수 있다.
또한, 본 발명은 반응가스를 단계적으로 유입함에 따라 상기 가스가 증착막의 표면에 흡착된 후 서로 반응하기 때문에 단차피복성을 향상시킬 수 있으므로 보이드의 발생 없이 금속플러그를 매립할 수 있다.
자세하게, 도 2a 내지 도 2f는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도로서, 이를 설명하면 다음과 같다.
도 2a를 참조하면, 게이트(22) 및 소정의 하부구조물(도시안됨)이 형성된 반도체 기판(21) 상에 층간절연막(23)을 형성하고, 상기 층간절연막(23)을 식각하여 콘택홀(H)을 형성한다. 이어서, 상기 기판(21)을 H2SO4 용액으로 5분 정도 세정하고, 연이어, 200:1의 HF 용액으로 90초 정도 습식식각 하여 콘택홀(H) 하부의 자연산화막 및 불순물을 제거한 후, 직진성이 우수한 고밀도 플라즈마를 이용한 건식식각 공정을 수행하여 콘택홀(H) 바닥에 잔류하는 자연산화막이나 상기 건식식각시 바닥에 퇴적되어 잔류할 수 있는 고분자층, 예컨데, CFx를 제거한다.
그다음, 상기 층간절연막(23) 상에 접촉저항 저저항 안정화 물질인 Ti와 TiN 을 사용하여 베리어막(24)을 형성하는데, 상기 베리어막(24)은 IMP(Ionized Metal Plasma), LTS(Long Through Sputtering), 또는, 시준기(Collimator) 방식과 같은 단차피복성이 취약한 물리적 증착방식을 사용하여 상기 콘택홀(H)의 측벽을 제외하고 형성되도록 한다. 여기서, 상기 베리어막(24)으로 사용된 Ti 층의 두께는 단차물의 최고 높이와 콘택홀(H)의 직경을 고려하며 누설전류 및 접촉저항과 같은 전기적 특성을 평가하여, 그 증착방법에 따라 두께를 최적화하여 결정한다.
다음으로, 상기 콘택홀을 포함한 기판 결과물 상에 실리콘막, 또는, 수소를 포함하는 실리콘막을 사용하여 시드막(25)을 형성한다. 여기서, 상기 시드막(25)은 진공 중에서 상기 반도체 기판(21)을 400∼500℃로 가열한 상태에서 Ar/SiH4 가스와 1∼10 Torr의 저압 분위기를 유지하여 표면반응 구간에서 단차물의 표면상에 단차피복성이 우수한 비정질 SiHx(x≤4) 층을 증착함으로써 형성된다. 이때, 상기 시드막(25)은 이후에 진행되어질 순수금속막의 형성단계에서 그 두께의 1.2∼1.3배 정도가 소모되므로 상기 시드막(25)의 두께는 형성 예정인 순수금속막의 두께를 기준으로 조절한다.
또한, 상기 시드막(25)의 두께는 비정질 SiHx층의 증착시간 및 온도에 따라 증가하므로, 이를 통해, 그 두께를 조절할 수 있다. 그리고, 저온에서의 확산이 가능한 물질, 예컨데, 구리를 금속플러그 및 금속배선으로 사용하는 경우, 상기 시드막(25)을 여러 번으로 나누어 증착하면 추후에 형성되어질 금속막의 내부에 불연속 계면이 생겨 구리에 대한 장벽금속막의 특성을 크게 향상시킬 수 있다.
도 2b를 참조하면, 상기 콘택홀(H)의 측벽 상부 및 층간절연막(23) 상의 베리어막(24) 상부에 형성된 시드막(25)을 O2 플라즈마(Plasma)를 이용하여 선택적으로 산화시켜 산화막(25a)을 형성한다.
도 2c를 참조하면, 상기 산화막(25a)이 형성되지 않은 시드막의 나머지 부분을 실리콘 환원반응을 통해 순수금속막(도시안됨)으로 변형시킨다. 여기서, 상기 순수금속막은 텅스텐, 몰리브덴, 또는, 내열성 금속으로 형성하며, 텅스텐으로 형성하는 경우의 실리콘 환원반응식은 아래와 같다.
2WF6(g)+3Si(s)→2W(s)+3SiF4(g)
또한, 상기 순수금속막을 형성한 후, 증착된 순수금속막 내부 및 표면 상에 흡착되어 있는 미반응 WF6 와 SiF4 및 SiHF3 형태의 반응생성 불순물은 상기 기판(21)을 Ar 과 H2 를 혼합한 가스에 노출시켜 제거한다.
다음으로, 상기 반도체 기판(21)을 400∼600℃, 바람직하게는, 500℃ 정도로 가열하며 NH3, 또는, N2H4, 그리고, N2 와 같은 질소를 포함하는 기체와 원격 플라즈마를 이용해 상기 순수금속막을 장벽금속막(25b)으로 전환시킨다. 이때, 후속으로 형성되는 금속배선에 사용될 금속이 구리일 경우에는, 상기 장벽금속막(25b)을 강화하기 위하여 순수금속막 두께의 증가가 요구되는데, 상기 실리콘 환원반응에 의해 증착된 순수금속막은 셀프 리미팅(Self Limiting)하는 특성이 있으므로 이를 이용하여 순수금속막 및 장벽금속막(25b)의 형성을 반복한다.
또한, 상기 장벽금속막(25b)을 290℃ 이상에서 증착하는 경우에는 그 증착속도가 급격하게 증가하게 되는데, 0.5Torr의 압력에서 15sccm의 WF6와 2slm의 Ar을 사용하는 경우, 240℃에서는 1.1nm/분, 290℃에서는 165nm/분, 350℃에서는 195nm/분의 증착속도를 갖게되어, 이로 인해, 막의 밀도가 감소되므로 상기 장벽금속막(25b)의 두께로 충분한 2∼30nm의 범위 내에서의 정확한 두께조절이 어려워진다. 한편, 450℃ 이상에서는 아래의 화학식으로 인하여 텅스텐실리사이드막이 형성되어 비저항이 급격히 증가된다.
2WF6(g)+7Si(s)→2WSi2(s)+3SiF4(g)
또한, 반응압력이 증가하면 막의 두께도 증가하는데, 345℃의 온도에서 20sccm의 WF6, 2slm의 Ar을 사용하는 경우, 0.5mTorr에서는 18nm, 1.0mTorr에서는 32nm, 2.0mTorr에서는 60nm의 두께를 갖게 된다. 따라서, 400∼500℃의 온도에서 원격 플라즈마의 사용유무를 달리하여 10∼600초의 시간 동안 시드층 노출시키고 200∼300℃의 증착온도, 1mTorr∼1Torr의 증착압력에 따른 장벽금속막(25b)의 증착속도 변화를 측정하여 최적의 공정조건을 산출한 후, 산출된 조건을 사용하여 막을 형성한다.
여기서, 상기 산화막(25a) 및 장벽금속막(25b)은 시드막(25)을 전환시킴으로써 형성되었으므로 상기 콘택홀(H)의 내부와 층간절연막(23) 표면에 균일하게 형성될 수 있다.
도 2d를 참조하면, 상기 장벽금속막(25b)이 형성된 콘택홀(H) 내에 선택적 증착특성을 갖는 금속화합물, 예컨데, 알루미늄, 또는 구리를 사용하여 금속플러그(26)를 형성한다. 이때, 상기 금속플러그(26)는 250∼400℃의 온도에서 상기 장벽금속막(25b)이 형성된 콘택홀(H)의 측벽 및 하부에만 선택적으로 형성되며 상기 산화막(25a)이 형성된 부분에는 형성되지 않도록 한다. 또한, 금속플러그(26)는 상기 장벽금속막(25b)이 형성된 부분에서 동일한 속도로 형성되므로 보이드의 발생없이 콘택홀(H)을 매립할 수 있다.
여기서, 상기 금속플러그(26)로 사용된 금속이 알루미늄일 경우에는 그 반응원으로서 DMAH(DiMethyl Aluminum Hydride), 또는, MPA(Methyl Pyrrolidine Alane)를 사용하며, 상기 금속플러그(26)로 사용된 금속이 구리일 경우에는 그 반응원으 로서 Cupra Select[Cu (hfac)(TMVS)]로 통칭되는 유기 화합물이나 그와 유사한 특성을 구비하는 물질을 사용한다.
도 2e를 참조하면, 상기 금속플러그(26)가 증착된 후, 상기 기판 결과물을 ClF3 와 H2/Ar 가스에 번갈아서 노출시킴으로써 콘택홀의 표면과 측면에 형성된 산화막을 제거한다. 상기 산화막은 금속플러그(26)의 핵 형성 방지막 역할을 함으로써 콘택홀(H) 단차로 인한 금속플러그(26) 넘침을 방지할 수 있으며, 상기 금속플러그(26)의 형성 후에는 필요시 제거한다.
도 2f를 참조하면, 상기 금속플러그(26)를 포함한 베리어막(24) 상에 PVD 방식에 의해 리플로우(Reflow), 또는, 저온/고온의 2단계 증착을 통해 평탄화된 금속배선(27)을 형성하며, 상기 금속배선(27)은 알루미늄, 또는, 알루미늄 합금으로 형성한다. 여기서, 금속배선(27)은 종래와는 달리 금속플러그(26)와 금속배선(27) 의 접촉 부분에 장벽층이 존재하지 않으므로 저항이 증가하지 않으며, 이를 통해, 소자의 신뢰성이 우수한 금속배선(27)의 구조가 형성된다.
한편, 전술한 본 발명의 실시예에 있어서, 상기 베리어막, 시드막, 장벽금속막은 공정챔버 내에 필요한 반응원들을 하나씩 차례로 유입하여 다원자층 이하를 흡착시켜 반응시키고 이를 반복하여 각각의 막을 단계적으로 형성함이 바람직하다.
이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.
이상에서와 같이, 본 발명은 콘택홀의 측벽 상부 및 층간절연막 상의 베리어막 상부에 형성된 시드막을 선택적으로 산화시켜 산화막을 형성함으로써 금속플러그가 콘택홀의 상부에 넘치도록 형성되는 것을 방지할 수 있고, 상기 산화되지 않은 나머지 시드막 부분을 장벽금속막으로 변환함으로써 상기 콘택홀 측벽 및 하부에서 금속플러그가 균일하게 형성되어 보이드의 발생을 방지할 수 있다.
또한, 금속플러그 상에 금속배선을 단계적으로 증착함으로써 상기 금속플러그와 금속배선 사이에 계면이 증가하여 접촉저항의 증가를 방지할 수 있고, 이를 통해, 초기불량의 발생 가능성을 현저하게 낮출 수 있으며 소자의 신뢰성을 향상시킬 수 있다.
게다가, 모든 공정단계를 대기중에 노출시키지 않고 1대의 설비에서 연속적으로 진행함으로써 생산성을 향상시킬 수 있다.

Claims (14)

  1. 반도체 기판 상에 층간절연막을 형성하는 단계;
    상기 층간절연막을 식각하여 콘택홀을 형성하는 단계;
    상기 콘택홀의 측벽을 제외한 층간절연막 상에 베리어막을 형성하는 단계;
    상기 콘택홀을 포함한 기판 결과물 상에 시드막을 형성하는 단계;
    상기 콘택홀의 측벽 상부 및 층간절연막 상의 베리어막 상부에 형성된 시드막을 선택적으로 산화시켜 산화막을 형성하는 단계;
    상기 산화되지 않은 나머지 시드막 부분을 장벽금속막으로 변환시키는 단계;
    상기 장벽금속막이 형성된 콘택홀 내에 금속플러그를 형성하는 단계;
    상기 산화막을 제거하는 단계; 및
    상기 금속플러그를 포함한 베리어막 상에 금속배선을 형성하는 단계;
    를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  2. 제 1 항에 있어서,
    상기 장벽금속막을 형성하는 단계는,
    상기 나머지 시드막 부분을 환원반응을 통해 순수금속막으로 변환하는 단계; 및 상기 순수금속막을 질화시켜 장벽금속막을 형성하는 단계;
    를 포함하여 이루어지는 것을 특징으로 하는 반도체 소자의 제조방법.
  3. 제 1 항에 있어서,
    상기 베리어막은 IMP(Ionized Metal Plasma), LTS(Long Through Sputtering) 및 시준기(Collimator)로 구성된 그룹으로부터 선택되는 어느 하나의 단차피복성이 취약한 물리적 증착방식을 사용하여 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  4. 제 1 항에 있어서,
    상기 시드막은 실리콘막, 또는, 수소를 포함하는 실리콘막으로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  5. 제 4 항에 있어서,
    상기 시드막을 형성하는 단계는 진공 중에서 상기 반도체 기판을 400∼500℃로 가열한 상태에서 Ar/SiH4 가스와 1∼10 Torr의 저압 분위기에서 수행되는 것을 특징으로 하는 반도체 소자의 제조방법.
  6. 제 2 항에 있어서,
    상기 순수금속막은 텅스텐, 또는, 몰리브덴 및 내열성 금속으로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  7. 제 2 항에 있어서,
    상기 순수금속막을 질화시켜 장벽금속막을 형성하는 단계는, 원격 플라즈마 발생장치에서 NH3, 또는, N2H4, 그리고, N2 와 같은 질소를 포함하는 기체를 사용하여 수행하는 것을 특징으로 하는 반도체 소자의 제조방법.
  8. 제 1 항에 있어서,
    상기 금속플러그는 알루미늄, 또는 구리로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  9. 제 8 항에 있어서,
    상기 금속플러그가 알루미늄일 경우에는 그 반응원으로서 DMAH(DiMethyl Aluminum Hydride), 또는, MPA(Methyl Pyrrolidine Alane)를 사용하는 것을 특징으로 하는 반도체 소자의 제조방법.
  10. 제 8 항에 있어서,
    상기 금속플러그가 구리일 경우에는 그 반응원으로 Cupra Select[Cu(hfac) (TMVS)]로 통칭되는 유기 화합물이나 그와 유사한 특성을 구비하는 물질을 사용하 는 것을 특징으로 하는 반도체 소자의 제조방법.
  11. 제 1 항에 있어서,
    상기 금속배선은 알루미늄, 또는, 알루미늄 합금으로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  12. 제 11 항에 있어서,
    상기 알루미늄은 리플로우 방식, 또는, 저온/고온의 2단계 증착 방식을 통해 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  13. 제 1 항에 있어서,
    상기 산화막은 ClF3 와 H2/Ar 가스에 번갈아서 노출시켜 제거하는 것을 특징으로 하는 반도체 소자의 제조방법.
  14. 제 1 항에 있어서,
    상기 베리어막, 시드막, 장벽금속막은 공정챔버 내에 필요한 반응원들을 하나씩 차례로 유입하여 다원자층 이하를 흡착시켜 반응시키고 이를 반복하여 각각의 막을 단계적으로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
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