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KR100756774B1 - Manufacturing method for semiconductor device - Google Patents

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KR100756774B1
KR100756774B1 KR1020010035787A KR20010035787A KR100756774B1 KR 100756774 B1 KR100756774 B1 KR 100756774B1 KR 1020010035787 A KR1020010035787 A KR 1020010035787A KR 20010035787 A KR20010035787 A KR 20010035787A KR 100756774 B1 KR100756774 B1 KR 100756774B1
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이정엽
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Abstract

본 발명은 반도체소자의 제조방법에 관한 것으로, 선택적 에피실리콘층을 이용한 에피채널 소자의 제조공정 시 트렌치를 이용한 소자분리공정에서 반도체기판 상부에 패드산화막, 질화막 및 산화막의 적층구조를 형성하고, 소자분리마스크를 이용하여 상기 산화막과 질화막을 식각하여 산화막패턴과 질화막패턴을 형성하되, 상기 산화막을 측면식각한 후 후속공정을 실시함으로써 소자분리절연막 형성 후 상기 소자분리절연막의 가장자리가 반도체기판의 활성영역보다 낮아지는 모우트(moat)가 발생하는 것을 방지하여 후속공정으로 반도체기판의 활성영역에 형성되는 에피실리콘층이 균일하게 형성되도록 함으로써 활성영역의 가장자리에서 전기장이 집중되는 것을 방지하여 소자의 전기적 특성 및 신뢰성을 향상시키는 기술이다. The present invention relates to a method for manufacturing a semiconductor device, in which a stacked structure of a pad oxide film, a nitride film and an oxide film is formed on a semiconductor substrate in a device isolation process using a trench during an epichannel device fabrication process using a selective episilicon layer. The oxide layer and the nitride layer are etched using a separation mask to form an oxide layer pattern and a nitride layer pattern. The oxide layer is etched laterally, and then a subsequent process is performed to form an isolation layer. Prevents the lower moat from occurring and makes the episilicon layer formed in the active area of the semiconductor substrate uniform in the subsequent process, thereby preventing the electric field from concentrating at the edge of the active area. And a technique for improving reliability.

Description

반도체소자의 제조방법{Manufacturing method for semiconductor device}Manufacturing method for semiconductor device

도 1a 및 도 1b 는 종래기술에 따른 반도체소자의 제조방법을 도시한 단면도.1A and 1B are cross-sectional views illustrating a method of manufacturing a semiconductor device according to the prior art.

도 2a 내지 도 2g 는 본 발명에 따른 반도체소자의 제조방법을 도시한 단면도.2A to 2G are cross-sectional views illustrating a method of manufacturing a semiconductor device according to the present invention.

< 도면의 주요부분에 대한 부호의 설명 ><Description of Symbols for Major Parts of Drawings>

11, 21 : 반도체기판 13, 33 : 소자분리절연막11, 21: semiconductor substrate 13, 33: device isolation insulating film

15, 37 : 에피실리콘층 22 : 패드산화막패턴15, 37: episilicon layer 22: pad oxide film pattern

23 : 패드산화막 25 : 질화막23: pad oxide film 25: nitride film

26 : 질화막패턴 27 : 산화막26 nitride film pattern 27 oxide film

28 : 산화막패턴 29 : 감광막패턴28: oxide film pattern 29: photosensitive film pattern

31 : 트렌치 35 : 스크린 산화막31: trench 35: screen oxide

본 발명은 반도체소자의 제조방법에 관한 것으로, 보다 상세하게 에피실리콘층을 이용한 에피채널 소자의 제조공정에서 소자분리절연막이 반도체기판의 활성영 역보다 낮게 형성되는 것을 방지하여 에피실리콘층을 균일하게 형성시켜 소자의 전기적 특성을 향상시키는 반도체소자의 제조방법에 관한 것이다.The present invention relates to a method for manufacturing a semiconductor device, and more particularly, to prevent the device isolation insulating film from being formed lower than the active area of the semiconductor substrate in the process of manufacturing an epichannel device using the episilicon layer to uniformly form the episilicon layer. The present invention relates to a method of manufacturing a semiconductor device by forming and improving the electrical characteristics of the device.

고집적화라는 관점에서 소자의 집적도를 높이기 위해서는 각각의 소자 디멘젼(dimension)을 축소하는 것과, 소자간에 존재하는 분리영역의 폭과 면적을 축소하는 것이 필요하며, 이 축소정도가 셀의 크기를 좌우한다는 점에서 소자분리 기술이 메모리 셀 사이즈(memory cell size)를 결정하는 기술이라고 할 수 있다.In order to increase the integration of devices from the viewpoint of high integration, it is necessary to reduce each device dimension and to reduce the width and area of the separation region existing between devices, and the degree of reduction depends on the size of the cell. In this regard, device isolation technology may be used to determine memory cell size.

일반적으로 소자분리 기술에서 디자인 룰이 감소함에 따라 작은 버즈빅 길이와 큰 체적비를 요구하고 있다.In general, as the design rule decreases in device isolation technology, a small buzz length and a large volume ratio are required.

그러나, 종래의 로코스(LOCOS : LOCal Oxidation of Silicon, 이하에서 LOCOS 라 함) 공정방법은 소자분리막이 얇아지는 문제와 버즈빅현상으로 기가(Giga DRAM)급 소자에서는 적용하는데 한계가 있다.However, the conventional LOCOS (LOCOS: LOCOS) process method has a limitation in that it is applied to a giga DRAM device due to a problem of thinning an isolation layer and a buzz big phenomenon.

또한, 트렌치 소자분리 공정도 공정의 복잡성뿐만 아니라 디자인 룰이 감소할수록 트렌치 영역을 매립하는 것이 어려워지므로 실제로 디자인 룰이 0.1 ㎛ 에 접근하면 트렌치 소자분리 공정도 적용하기가 어려워 질 것이다.In addition, the trench isolation process is difficult to bury the trench region as the design rule is reduced as well as the complexity of the process, it will be difficult to apply the trench isolation process when the design rule approaches 0.1 ㎛.

이하, 첨부된 도면을 참고로 하여 종래기술을 설명하기로 한다.Hereinafter, with reference to the accompanying drawings will be described in the prior art.

도 1a 및 도 1b 는 종래기술에 따른 반도체소자의 제조방법을 도시한 단면도이다. 1A and 1B are cross-sectional views illustrating a method of manufacturing a semiconductor device according to the prior art.

먼저, 반도체기판(11) 상부에 패드산화막(도시안됨)과 질화막(도시안됨)의 적층구조를 형성하고, 상기 질화막 상부에 소자분리 영역으로 예정된 부분을 노출시키는 감광막 패턴(도시안됨)을 형성한다. First, a stacked structure of a pad oxide film (not shown) and a nitride film (not shown) is formed on the semiconductor substrate 11, and a photoresist pattern (not shown) is formed on the nitride film to expose a predetermined portion as an isolation region. .                         

다음, 상기 감광막 패턴을 식각마스크로 사용하여 상기 적층구조 및 소정 두께의 반도체기판(11)을 식각하여 트렌치를 형성한다. Next, the trench is formed by etching the stacked structure and the semiconductor substrate 11 having a predetermined thickness using the photoresist pattern as an etching mask.

그 다음, 상기 감광막 패턴을 제거한다. Then, the photoresist pattern is removed.

다음, 상기 트렌치의 표면을 열산화시켜 희생산화막(도시안됨)을 성장시킨 후 습식식각을 실시하여 제거함으로써 상기 트렌치 형성공정시 발생된 상기 트렌치 표면의 결함을 제거한다. Next, the surface of the trench is thermally oxidized to grow a sacrificial oxide film (not shown), followed by wet etching to remove defects on the trench surface generated during the trench formation process.

그 후, 다시 열산화공정을 실시하여 상기 트렌치의 표면에 산화막(도시안됨)을 형성한다. Thereafter, a thermal oxidation process is performed again to form an oxide film (not shown) on the surface of the trench.

다음, 전체표면 상부에 상기 트렌치를 매립하는 산화막을 형성한다. Next, an oxide film filling the trench is formed on the entire surface.

그 다음, 상기 산화막을 화학적기계적연마(chemical mechanical polishing, 이하 CMP 라함)공정을 실시하여 제거하여 소자분리절연막(13)을 형성하되, 상기 CMP공정은 상기 질화막을 식각장벽으로 사용한다. Then, the oxide film is removed by performing a chemical mechanical polishing (CMP) process to form an isolation layer 13, wherein the CMP process uses the nitride film as an etch barrier.

다음, 소자분리영역과 반도체기판(11)과의 단차를 줄이기 위하여 상기 소자분리절연막(13)의 소정 두께를 습식식각방법으로 제거한다.Next, in order to reduce the step difference between the device isolation region and the semiconductor substrate 11, a predetermined thickness of the device isolation insulating layer 13 is removed by a wet etching method.

그 다음, 상기 질화막을 제거한다. (도 1a 참조)Then, the nitride film is removed. (See Figure 1A)

그 후, 상기 반도체기판(11)의 활성영역에 선택적으로 에피실리콘층(15)을 형성한다. (도 1b 참조)Thereafter, the episilicon layer 15 is selectively formed in the active region of the semiconductor substrate 11. (See FIG. 1B)

상기와 같이 종래기술에 따른 반도체소자의 제조방법은, 에피실리콘층을 이용한 에피채널 소자의 제조공정 중 트랜치를 이용한 소자분리절연막 형성공정 시 소자분리절연막을 형성하고 질화막을 제거한 다음 실시되는 습식식각과정에서 상기 소자분리절연막이 제거되어 도 1a 의 ⓧ에 도시된 바와 같이 소자분리절연막의 가장자리 부분에서 반도체기판보다 낮아지는 모우트(moat)현상이 발생한다. 에피채널을 사용하지 않는 소자에서는 상기 모우트가 발생하여도 활성영역이 라운드하게 유지되면 문턱전압 측면에서 열화가 발생하지 않지만, 에피채널을 사용하는 소자에서는 채널 에피실리콘 성장 공정 시 소자분리절연막의 가장자리에 의해 노출되는 실리콘에도 에피실리콘이 성장하기 때문에 활성영역을 라운드하게 형성할 수 없다. 이는 후속 공정으로 형성되는 게이트절연막의 성장을 불균일하게 하고, 게이트전극 형성 공정 시 다결정실리콘층이 잔류하게 되어 소자 간에 단락을 유발시키며, 상기 에피실리콘의 가장자리에 전기장을 집중시켜 소자의 전기적 특성을 열화시키는 문제점이 있다. As described above, the method of manufacturing a semiconductor device according to the related art is a wet etching process performed after forming a device isolation insulating film and removing a nitride film during a device isolation insulating film formation process using a trench during an epichannel device manufacturing process using an episilicon layer. In FIG. 1A, the device isolation insulating film is removed to generate a moat phenomenon that is lower than that of the semiconductor substrate at the edge of the device isolation insulating film. In the device that does not use the epi channel, deterioration does not occur in terms of the threshold voltage when the active region is kept round, but in the device that uses the epi channel, the edge of the isolation layer during the channel episilicon growth process is used. Episilicon also grows in the silicon exposed by the silicon, making it impossible to round the active region. This causes uneven growth of the gate insulating film formed in a subsequent process, polycrystalline silicon layers remain during the gate electrode formation process, causing a short circuit between the devices, and concentrating an electric field at the edge of the episilicon to degrade the electrical characteristics of the device. There is a problem.

본 발명은 상기한 종래기술의 문제점을 해결하기 위하여, 에피실리콘층을 이용한 에피채널 소자의 제조공정에서 소자분리마스크로 사용되는 질화막 상부에 산화막을 추가로 형성하고, 상기 산화막을 측면식각한 다음, 후속공정을 실시하여 소자분리절연막이 반도체기판의 활성영역보다 낮게 형성되는 것을 방지함으로써 에피실리콘층이 활성영역의 측벽으로 성장하여 소자의 전기적 특성을 저하시키는 것을 방지하는 반도체소자의 제조방법을 제공하는데 그 목적이 있다.In order to solve the above problems of the prior art, an oxide film is further formed on the nitride film used as the device isolation mask in the epichannel device manufacturing process using an episilicon layer, and the side surface is etched. It provides a method of manufacturing a semiconductor device to prevent the device isolation insulating film is formed lower than the active region of the semiconductor substrate by performing a subsequent process to prevent the episilicon layer grow to the sidewall of the active region to reduce the electrical characteristics of the device. The purpose is.

이상의 목적을 달성하기 위한 본 발명에 따른 반도체소자의 제조방법은, Method for manufacturing a semiconductor device according to the present invention for achieving the above object,

반도체기판 상부에 패드산화막, 질화막 및 산화막의 적층구조를 형성하는 공 정과,Forming a stacked structure of a pad oxide film, a nitride film and an oxide film on the semiconductor substrate;

소자분리마스크를 식각마스크로 상기 산화막과 질화막을 식각하여 산화막패턴과 질화막패턴을 형성하되, 상기 산화막을 측면 식각하는 공정과,Forming an oxide layer pattern and a nitride layer pattern by etching the oxide layer and the nitride layer using an element isolation mask as an etch mask, and side-etching the oxide layer;

상기 산화막패턴과 질화막패턴을 식각마스크로 상기 패드산화막 및 반도체기판을 식각하여 패드산화막패턴 및 트렌치를 형성하되, 상기 질화막패턴의 측벽도 동시에 식각하는 공정과,Etching the pad oxide layer and the semiconductor substrate using the oxide pattern and the nitride layer pattern as an etch mask to form a pad oxide layer pattern and a trench, and simultaneously etching sidewalls of the nitride layer pattern;

전체표면 상부에 절연막을 형성하는 공정과,Forming an insulating film over the entire surface;

상기 절연막을 화학적 기계적 연마공정으로 평탄화시켜 상기 트렌치를 매립시키는 소자분리절연막을 형성하되, 상기 화학적 기계적 연마공정으로 상기 질화막패턴을 노출시키는 공정과,Forming a device isolation insulating film for filling the trench by planarizing the insulating film by a chemical mechanical polishing process, and exposing the nitride film pattern by the chemical mechanical polishing process;

상기 질화막을 제거하고, 상기 반도체기판에 이온주입공정을 실시하여 웰을 형성하는 공정과,Removing the nitride film and performing an ion implantation process on the semiconductor substrate to form a well;

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상기 패드산화막패턴을 제거하는 공정과,Removing the pad oxide film pattern;

전체표면 상부에 스크린 산화막을 형성하는 공정과,Forming a screen oxide film over the entire surface,

상기 반도체기판에 문턱전압을 조절하는 이온주입공정을 실시하는 공정과,Performing an ion implantation process for adjusting a threshold voltage on the semiconductor substrate;

상기 스크린 산화막을 제거하고, 상기 반도체기판에 선택적으로 에피실리콘층을 형성하여 에피채널을 형성하는 공정을 포함하는 것을 특징으로 한다.And removing the screen oxide layer and selectively forming an episilicon layer on the semiconductor substrate to form an epi channel.

이하, 첨부된 도면을 참고로 하여 본 발명을 상세히 설명하기로 한다. Hereinafter, the present invention will be described in detail with reference to the accompanying drawings.

도 2a 내지 도 2g 는 본 발명에 따른 반도체소자의 제조방법을 도시한 단면도이다. 2A to 2G are cross-sectional views illustrating a method of manufacturing a semiconductor device according to the present invention.                     

먼저, 반도체기판(21) 상부에 패드산화막(23), 질화막(25) 및 산화막(27)의 적층구조를 형성한다. 이때, 상기 패드산화막(23)은 50 ∼ 200Å 두께로 형성하고, 상기 질화막(25)과 산화막(27)은 1000 ∼ 3000Å 두께로 형성한다. (도 2a 참조)First, a stacked structure of the pad oxide film 23, the nitride film 25, and the oxide film 27 is formed on the semiconductor substrate 21. In this case, the pad oxide film 23 is formed to have a thickness of 50 to 200 GPa, and the nitride film 25 and the oxide film 27 are formed to have a thickness of 1000 to 3000 GPa. (See Figure 2A)

다음, 상기 산화막(27) 상부에 소자분리영역으로 예정되는 부분을 노출시키는 감광막 패턴(29)을 형성한다. Next, a photoresist pattern 29 is formed on the oxide layer 27 to expose a portion of the device isolation region.

그 다음, 상기 감광막 패턴(29)을 식각마스크로 사용하여 상기 산화막(27)과 질화막(25)을 식각하여 산화막패턴(28)과 질화막패턴(26)를 형성한다. 이때, 상기 산화막(27)의 측벽을 감광막패턴(29)보다 100 ∼ 300Å 측면식각되도록 한다. (도 2b 참조)Next, the oxide layer 27 and the nitride layer 25 are etched using the photosensitive layer pattern 29 as an etching mask to form the oxide layer pattern 28 and the nitride layer pattern 26. At this time, the sidewalls of the oxide layer 27 may be etched 100 to 300 보다 from the photosensitive layer pattern 29. (See Figure 2b)

다음, 상기 감광막패턴(29)을 제거한다. Next, the photoresist pattern 29 is removed.

그 다음, 상기 산화막패턴(28)과 질화막패턴(26)을 식각마스크로 상기 패드산화막(23)과 반도체기판(21)을 식각하여 패드산화막패턴(22)과 트렌치(31)를 형성한다. 상기 식각공정 시 상기 산화막패턴(28)이 제거되고, 상기 질화막패턴(26)의 측벽도 소정 두께 제거된다. 상기 트렌치(31)는 1500 ∼ 4000Å 깊이로 형성한다. (도 2c 참조)The pad oxide layer 23 and the semiconductor substrate 21 are etched using the oxide layer pattern 28 and the nitride layer pattern 26 as an etch mask to form the pad oxide layer pattern 22 and the trench 31. The oxide layer pattern 28 is removed during the etching process, and a sidewall of the nitride layer pattern 26 is also removed to a predetermined thickness. The trench 31 is formed to a depth of 1500 to 4000 kPa. (See Figure 2c)

다음, 상기 트렌치(31)의 표면을 건식 또는 습식산화방법으로 열산화시켜 50 ∼ 200Å 두께의 열산화막(도시안됨)을 형성한다. Next, the surface of the trench 31 is thermally oxidized by a dry or wet oxidation method to form a thermal oxide film (not shown) having a thickness of 50 to 200 Å.

그 다음, 전체표면 상부에 상기 트렌치(31)가 매립되도록 절연막(도시안됨)을 형성한다. 이때, 상기 절연막은 고밀도 플라즈마 화학기상증착(high density plasma chemical vapor deposition)방법 또는 O3-TEOS(ozon-tetraethyl ortho silicate glass) 화학기상증착방법으로 형성되는 산화막으로, 상기 질화막패턴(26)보다 3000 ∼ 5000Å 높게 형성한다. Next, an insulating film (not shown) is formed to fill the trench 31 over the entire surface. In this case, the insulating film is an oxide film formed by a high density plasma chemical vapor deposition method or O 3 -TEOS (ozon-tetraethyl ortho silicate glass) chemical vapor deposition method, 3000 than the nitride film pattern 26 It is formed to be 5000 kPa high.

다음, 상기 절연막을 화학적 기계적 연마공정으로 평탄화시켜 상기 트렌치(31)에 매립되는 소자분리절연막(33)을 형성한다. 이때, 상기 화학적 기계적 연마공정은 상기 질화막패턴(26)을 식각장벽으로 사용한다. (도 2d 참조)Next, the insulating film is planarized by a chemical mechanical polishing process to form a device isolation insulating film 33 embedded in the trench 31. In this case, the chemical mechanical polishing process uses the nitride film pattern 26 as an etching barrier. (See FIG. 2D)

그 다음, 상기 질화막패턴(26)을 인산용액을 이용한 습식식각공정으로 제거한다.
이때, 상기 소자분리절연막(33)도 200 ∼ 500Å 두께가 제거되어 상기 소자분리절연막(33)과 상기 반도체기판(21) 간의 단차가 낮춰진다. Next, the nitride film pattern 26 is removed by a wet etching process using a phosphoric acid solution.
At this time, the thickness of the device isolation insulating film 33 is also reduced to 200 to 500 Å so that the level difference between the device isolation insulating film 33 and the semiconductor substrate 21 is lowered.

다음, 상기 반도체기판(21)에 웰을 형성하기 위한 이온주입공정을 실시한다. (도 2e 참조)Next, an ion implantation process for forming a well in the semiconductor substrate 21 is performed. (See Figure 2E)

그 다음, 상기 패드산화막패턴(22)을 제거한다. Next, the pad oxide film pattern 22 is removed.

다음, 전체표면 상부에 스크린 산화막(35)을 소정 두께 형성한다. Next, a screen oxide film 35 is formed on the entire surface at a predetermined thickness.

그 다음, 상기 반도체기판(21)의 활성영역에 문턱전압을 조절하기 위한 이온주입공정을 실시한다. 이때, 상기 이온주입공정은 상기 반도체기판(21)의 활성영역에 얇게 형성하기 위해 아주 낮은 이온주입에너지를 이용하여 실시된다. (도 2f 참조)Next, an ion implantation process is performed to adjust the threshold voltage in the active region of the semiconductor substrate 21. In this case, the ion implantation process is performed using a very low ion implantation energy to form a thin in the active region of the semiconductor substrate 21. (See Figure 2f)

다음, 상기 스크린 산화막(35)을 제거하고, 상기 반도체기판(21)의 활성영역에 에피실리콘층(37)을 형성하여 에피채널을 형성한다. 이때, 상기 에피실리콘층(37)은 LPCVD(low pressure chemical vapor deposition) 또는 UHV- CVD(ultra high vacuum chemical vapor deposition)장비를 이용하여 100 ∼ 500Å 두께로 형성한다. (도 2g 참조)Next, the epitaxial layer is formed by removing the screen oxide layer 35 and forming the episilicon layer 37 in the active region of the semiconductor substrate 21. At this time, the episilicon layer 37 is formed to a thickness of 100 ~ 500Å by using low pressure chemical vapor deposition (LPCVD) or ultra high vacuum chemical vapor deposition (UHV-CVD) equipment. (See Figure 2g)

이상에서 설명한 바와 같이 본 발명에 따른 반도체소자의 제조방법은, 선택적 에피실리콘층을 이용한 에피채널 소자의 제조공정 시 트렌치를 이용한 소자분리공정에서 반도체기판 상부에 패드산화막, 질화막 및 산화막의 적층구조를 형성하고, 소자분리마스크를 이용하여 상기 산화막과 질화막을 식각하여 산화막패턴과 질화막패턴을 형성하되, 상기 산화막을 측면식각한 후 후속공정을 실시함으로써 소자분리절연막 형성 후 상기 소자분리절연막의 가장자리가 반도체기판의 활성영역보다 낮아지는 모우트(moat)가 발생하는 것을 방지하여 후속공정으로 반도체기판의 활성영역에 형성되는 에피실리콘층이 균일하게 형성되도록 함으로써 활성영역의 가장자리에서 전기장이 집중되는 것을 방지하여 소자의 전기적 특성 및 신뢰성을 향상시키는 이점이 있다.As described above, in the method of manufacturing a semiconductor device according to the present invention, a stack structure of a pad oxide film, a nitride film, and an oxide film is formed on an upper surface of a semiconductor substrate in a device isolation process using a trench during a process of manufacturing an epichannel device using a selective episilicon layer. And forming an oxide pattern and a nitride pattern by etching the oxide layer and the nitride layer using a device isolation mask, and etching the oxide layer laterally and performing a subsequent process to form a device isolation insulating layer. It prevents the moat from being lower than the active area of the substrate and prevents the electric field from being concentrated at the edge of the active area by uniformly forming the episilicon layer formed in the active area of the semiconductor substrate. Benefits of improving the device's electrical characteristics and reliability have.

Claims (11)

반도체기판 상부에 패드산화막, 질화막 및 산화막의 적층구조를 형성하는 공정;Forming a stacked structure of a pad oxide film, a nitride film, and an oxide film on the semiconductor substrate; 소자분리마스크를 식각마스크로 상기 산화막과 질화막을 식각하여 산화막패턴과 질화막패턴을 형성하되, 상기 산화막을 측면 식각하는 공정;Etching the oxide layer and the nitride layer using an element isolation mask to form an oxide pattern and a nitride layer pattern, wherein the oxide layer is etched laterally; 상기 산화막패턴과 질화막패턴을 식각마스크로 상기 패드산화막 및 반도체기판을 식각하여 패드산화막패턴 및 트렌치를 형성하되, 상기 질화막패턴의 측벽도 동시에 식각하는 공정;Etching the pad oxide layer and the semiconductor substrate using the oxide pattern and the nitride layer pattern as an etch mask to form a pad oxide layer pattern and a trench, and simultaneously etching sidewalls of the nitride layer pattern; 전체표면 상부에 절연막을 형성하는 공정;Forming an insulating film over the entire surface; 상기 절연막을 화학적 기계적 연마공정으로 평탄화시켜 상기 트렌치를 매립시키는 소자분리절연막을 형성하되, 상기 화학적 기계적 연마공정으로 상기 질화막패턴을 노출시키는 공정;Forming a device isolation insulating film for filling the trench by planarizing the insulating film by a chemical mechanical polishing process, and exposing the nitride film pattern by the chemical mechanical polishing process; 상기 질화막 패턴을 제거하고, 상기 반도체기판에 이온주입공정을 실시하여 웰을 형성하는 공정;Removing the nitride layer pattern and performing an ion implantation process on the semiconductor substrate to form a well; 상기 패드산화막패턴을 제거하는 공정;Removing the pad oxide film pattern; 전체표면 상부에 스크린 산화막을 형성하는 공정;Forming a screen oxide film over the entire surface; 상기 반도체기판에 문턱전압을 조절하는 이온주입공정을 실시하는 공정; 및Performing an ion implantation step of adjusting a threshold voltage on the semiconductor substrate; And 상기 스크린 산화막을 제거하고, 상기 반도체기판에 선택적으로 에피실리콘층을 형성하여 에피채널을 형성하는 공정을 포함하는 것을 특징으로 하는 반도체소자의 제조방법.And removing the screen oxide layer and selectively forming an episilicon layer on the semiconductor substrate to form an epi channel. 제 1 항에 있어서,The method of claim 1, 상기 패드산화막은 50 ∼ 200Å 두께로 형성되는 것을 특징으로 하는 반도체소자의 제조방법. The pad oxide film is a method of manufacturing a semiconductor device, characterized in that formed in 50 ~ 200 50 thickness. 제 1 항에 있어서,The method of claim 1, 상기 질화막은 1000 ∼ 3000Å 두께로 형성되는 것을 특징으로 하는 반도체소자의 제조방법. The nitride film is a manufacturing method of a semiconductor device, characterized in that formed to a thickness of 1000 ~ 3000Å. 제 1 항에 있어서,The method of claim 1, 상기 산화막은 1000 ∼ 3000Å 두께로 형성되는 것을 특징으로 하는 반도체소자의 제조방법. The oxide film is a manufacturing method of a semiconductor device, characterized in that formed in the thickness of 1000 ~ 3000Å. 제 1 항에 있어서,The method of claim 1, 상기 산화막 측면 식각공정 단계에서 상기 산화막은 상기 소자분리마스크보다 100 ∼ 300Å 두께가 측면식각되는 것을 특징으로 하는 반도체소자의 제조방법.In the oxide side etching step, the oxide film is a method of manufacturing a semiconductor device, characterized in that 100 to 300 100 thick side etching than the device isolation mask. 제 1 항에 있어서,The method of claim 1, 상기 트렌치는 1500 ∼ 4000Å 깊이로 형성되는 것을 특징으로 하는 반도체 소자의 제조방법.The trench is a method of manufacturing a semiconductor device, characterized in that formed in a depth of 1500 ~ 4000Å. 제 1 항에 있어서,The method of claim 1, 상기 트렌치를 형성한 후 습식 또는 건식산화방법을 이용하여 트렌치의 표면에 50 ∼ 200Å 두께의 열산화막을 형성하는 것을 특징으로 하는 반도체소자의 제조방법.After forming the trench, a method of manufacturing a semiconductor device, characterized in that to form a thermal oxide film having a thickness of 50 ~ 200Å on the surface of the trench by using a wet or dry oxidation method. 제 1 항에 있어서, The method of claim 1, 상기 절연막은 고밀도 플라즈마 화학기상증착방법 또는 O3-TEOS 화학기상증착방법으로 형성되는 산화막으로서, 상기 질화막패턴보다 3000 ∼ 5000Å 높게 형성되는 것을 특징으로 하는 반도체소자의 제조방법.The insulating film is an oxide film formed by a high density plasma chemical vapor deposition method or an O 3 -TEOS chemical vapor deposition method, the manufacturing method of a semiconductor device, characterized in that formed in 3000 ~ 5000Å higher than the nitride film pattern. 제 1 항에 있어서, The method of claim 1, 상기 질화막패턴 제거공정 단계에서 상기 소자분리절연막이 200 ∼ 500Å 두께 제거되는 것을 특징으로 하는 반도체소자의 제조방법. In the step of removing the nitride film pattern, the device isolation insulating film is a semiconductor device manufacturing method characterized in that the thickness is removed 200 ~ 500Å. 제 1 항에 있어서, The method of claim 1, 상기 질화막패턴 제거공정은 인산용액을 이용한 습식식각방법으로 수행되는 것을 특징으로 하는 반도체소자의 제조방법.The method of removing the nitride film pattern is performed by a wet etching method using a phosphoric acid solution. 제 1 항에 있어서,The method of claim 1, 상기 에피실리콘층은 LPCVD 또는 UHV-CVD장비를 이용하여 100 ∼ 500Å 두께로 형성되는 것을 특징으로 하는 반도체소자의 제조방법.The episilicon layer is a manufacturing method of a semiconductor device, characterized in that formed by 100 ~ 500Å thickness using LPCVD or UHV-CVD equipment.
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