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KR100741467B1 - 반도체 장치 및 그 제조방법 - Google Patents

반도체 장치 및 그 제조방법 Download PDF

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KR100741467B1
KR100741467B1 KR1020060065535A KR20060065535A KR100741467B1 KR 100741467 B1 KR100741467 B1 KR 100741467B1 KR 1020060065535 A KR1020060065535 A KR 1020060065535A KR 20060065535 A KR20060065535 A KR 20060065535A KR 100741467 B1 KR100741467 B1 KR 100741467B1
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KR
South Korea
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semiconductor substrate
mask pattern
forming
film
layer
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Application number
KR1020060065535A
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손웅희
최길현
김병희
이병학
차태호
박희숙
박재화
성금중
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삼성전자주식회사
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Abstract

본 발명은 반도체 장치의 제조방법을 제공한다. 반도체 기판을 노출하는 개구부를 구비하고 측벽을 갖는 마스크 패턴이 형성되고, 상기 노출된 반도체 기판에 상기 개구부를 통해 산화 억제 물질이 도입되어, 산화 억제 영역이 형성된다. 상기 마스크 패턴 측벽의 식각에 의하여, 상기 산화 억제 영역의 크기보다 확대된 개구부가 형성된다. 상기 확대된 개구부 내의 상기 반도체 기판에 게이트 절연막이 형성된다.
게이트, 가장자리, 두께, 질화, 전계집중

Description

반도체 장치 및 그 제조방법{SEMICONDUCTOR DEVICE AND FORMING THE SAME}
도 1a 내지 도 1g는 본 발명의 일 실시예에 따른 반도체 장치의 제조방법을 도시한다.
도 2a 내지 도 2i는 본 발명의 다른 실시예에 따른 반도체 장치의 제조방법을 도시한다.
도 3a 내지 도 3f는 본 발명의 또 다른 실시예에 따른 반도체 장치의 제조방법을 도시한다.
도 4a 내지 도 4h는 본 발명의 또 다른 실시예에 따른 반도체 장치의 제조방법을 도시한다.
본 발명은 반도체 장치 및 그 제조방법에 관한 것으로, 더욱 상세하게는 게이트를 구비한 반도체 장치 및 그 제조방법에 관한 것이다.
모스펫(MOSFET)의 게이트 절연막은 반도체 기판과 게이트 전극의 사이에 형성되며, 실리콘 산화막이 사용된다. 통상적인 반도체 장치의 제조 기술에 의하면, 게이트 전극 및 게이트 절연막은 식각 공정에 의한 패터닝으로 형성된다. 패터닝된 게이트 절연막의 가장자리는 비정상적으로 얇은 두께를 가지거나, 그 구조가 치밀하지 못할 수 있다. 또한, 게이트 전극 하부는 예리한(sharp) 가장자리(edge)를 가질 수 있다. 상기 가장자리에 전계가 집중될 수 있다. 이는, 누설전류의 원인이 되며, 반도체 장치의 신뢰성을 저하시킨다.
따라서, 최근 게이트 전극 가장자리 부분의 게이트 절연막을 중앙부보다 두껍게 형성하려는 시도가 있다. 예를 들어, 폴리실리콘막을 패터닝하여 게이트 전극을 형성한 후, 게이트 폴리산화(gate poly oxidation: GPOX) 공정을 통하여 게이트 전극 가장자리 부분의 폴리실리콘을 실리콘 산화물로 변환시키는 것이다. 실리콘 산화물은 게이트 절연막의 한 부분으로 사용된다. 이러한 게이트 폴리산화 공정은, 게이트 전극 물질로 금속실리사이드를 사용할 경우, 금속의 산화를 유도하여 게이트 전극의 고저항화를 촉진할 수 있다.
본 발명은 반도체 장치의 신뢰성을 향상시킬 수 있는 게이트 구조를 갖는 반도체 장치 및 그 제조방법을 제공하기 위한 것이다.
본 발명의 일 양태는 반도체 장치의 제조방법을 제공한다. 이 방법에 의하면, 반도체 기판을 노출하는 제 1 개구부를 구비하고 측벽을 갖는 마스크 패턴이 형성된다. 상기 노출된 반도체 기판에 상기 제 1 개구부를 통해 산화 억제 물질이 도입되어, 산화 억제 영역이 형성된다. 상기 마스크 패턴 측벽의 식각에 의하여, 상기 산화 억제 영역의 크기보다 확대된 제 2 개구부가 형성된다. 상기 제 2 개구 부 내의 상기 반도체 기판에 게이트 절연막이 형성된다.
본 발명의 일 실시예에 의하면, 상기 마스크 패턴을 형성하는 것은, 상기 반도체 기판 상에 산화막을 형성하고 상기 산화막을 패터닝하여 상기 제 1 개구부를 형성하는 것을 포함한다.
본 발명의 다른 실시예에 의하면, 상기 마스크 패턴을 형성하는 것은, 상기 반도체 기판 상의 패드 산화막 및 상기 패드 산화막 상의 폴리실리콘 패턴을 형성하는 것과, 상기 폴리실리콘 패턴의 측벽을 산화하여 측벽 산화막을 형성하는 것과, 상기 측벽 산화막의 측벽에 상기 측벽 산화막에 식각 선택비를 갖는 물질을 포함하는 스페이서를 형성하는 것과, 상기 스페이서 사이를 실리콘 산화막으로 채우는 것과, 상기 폴리실리콘 패턴을 선택적으로 제거하는 것을 포함한다.
본 발명의 또 다른 실시예에 의하면, 상기 마스크 패턴을 형성하는 것은, 상기 반도체 기판 상에 실리콘 질화막 패턴을 형성하고, 상기 반도체 기판 및 상기 실리콘 질화막 패턴의 상부면에 상기 실리콘 질화막에 식각 선택비를 갖는 절연막을 컨포말하게 형성하는 것을 포함한다.
본 발명의 또 다른 실시예에 의하면, 상기 마스크 패턴을 형성하는 것은, 상기 반도체 기판에 예비 마스크 패턴을 형성하는 것과, 상기 예비 마스크 패턴을 식각 마스크로 상기 반도체 기판을 식각하여 트렌치를 형성하는 것과, 상기 트렌치에 절연물질을 채워, 소자분리 절연막을 형성하는 것과, 상기 예비 마스크 패턴을 제거하는 것을 포함한다.
본 발명의 다른 양태는 반도체 장치를 제공한다. 이 반도체 장치는, 반도체 기판의 트렌치들에 채워진 소자분리막들, 상기 트렌치들 사이의 상기 반도체 기판에 정의되고 가장자리부에서 보다 중앙부에서 더 높은 농도를 갖는 산화 억제 물질을 포함하는 활성영역, 및 상기 활성영역 상의 게이트 절연막을 포함한다. 상기 게이트 절연막의 두께는 상기 활성영역의 중앙부에서 보다 가장자리부에서 더 두꺼 울 수 있다.
이하, 본 발명의 실시예들이 도시된 첨부 도면들을 참조하여, 본 발명이 더 상세히 설명된다. 그러나, 본 발명은 여기서 설명되는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다. 도면들에 있어서, 막 및 영역들의 두께는 명확성을 기하기 위하여 과장된 것이다. 또한, 막이 다른 막 또는 기판 "상"에 있다고 언급되는 경우에 그것은 다른 막 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 막이 개재될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소들을 나타낸다.
본 명세서의 다양한 실시예들에서 제 1, 제 2, 제 3 등의 용어가 다양한 부분, 물질 등을 기술하기 위해서 사용되었지만, 이들 부분이 같은 용어들에 의해서 한정되어서는 안 된다. 또한 이들 용어들은 단지 어느 소정 부분을 다른 부분과 구별시키기 위해서 사용되었을 뿐이다. 따라서, 어느 한 실시예에의 제 1 부분으로 언급된 것이 다른 실시예에서는 제 2 부분으로 언급될 수도 있다.
도 1a 내지 도 1h를 참조하여, 본 발명의 일 실시예에 따른 반도체 장치의 제조방법이 설명된다.
도 1a를 참조하면, 반도체 기판(10) 상에 마스크막(11)이 형성된다. 상기 마스크막(11)은 상기 반도체 기판 표면의 열 산화막(11a)과 상기 열 산화막 상에 형성된 CVD 산화막(11b)을 포함할 수 있다.
도 1b를 참조하면, 포토레지스트 패턴(미도시)를 사용한 건식 식각 공정으로 상기 마스크막을 패터닝하는 것에 의하여 마스크 패턴(12)을 형성한다. 상기 마스트 패턴(12)은 열 산화막 패턴(12a)과 상기 열 산화막 패턴(12a) 상의 CVD 산화막 패턴(12b)를 포함할 수 있다. 상기 마스트 패턴(12)은 측벽(12w)을 갖고, 상기 측벽(12w)에 의하여 정의되고 상기 반도체 기판(10)을 노출하는 제 1 개구부(12h)를 구비한다. 상기 제 1 개구부(12h)의 크기는 원하는 게이트 전극의 크기 보다 10% 작게 형성될 수 있다. 상기 포토레지스트 패턴(미도시)이 제거된다.
도 1c를 참조하면, 상기 제 1 개구부(12h)에 의하여 노출된 반도체 기판에 상기 제 1 개구부(12h)를 통해 산화 억제 물질을 도입하여, 산화 억제 영역(14)을 형성한다. 상기 산화 억제 물질은 질소일 수 있다. 예를 들면, 상기 노출된 반도체 기판을 질화 처리하여, 국부적으로 실리콘 질화막을 형성하거나 질소 도핑층을 형성한다. 상기 산화 억제 영역(14)은 상기 실리콘 질화막 또는 상기 질소 도핑층이 형성된 영역일 수 있다. 한편, 질화 처리의 시간 및/또는 질소 농도를 조절하면, 상기 산화 억제 영역에 함유된 질소의 농도를 조절할 수 있으며, 상기 실리콘 질화막은 실리콘이 풍부한 것일 수 있다.
상기 질화 처리 공정은 여러 가지 방법에 의하여 수행될 수 있다. 첫째, 상 기 질화 처리 공정은 플라즈마 질화(plamsa nitridation)에 의하여 수행될 수 있다. 상기 반도체 기판은 공정 챔버 내로 배치될 수 있다. 플라즈마는 예를 들면, N2, NH3, NO 및/또는 N2O를 소스 가스로 사용하여, 상기 공정 챔버 내에서 발생될 수 있다. 상기 반도체 기판은 예컨대, 상온 내지 900 ℃의 온도에서 가열될 수 있다. 플라즈마의 파워는 100 내지 300 W, 공정 챔버의 압력은 10 mTorr 내지 10 Torr일 수 있다. 상기 공정 챔버로 유입되는 가스의 유량은 10 내지 2000 sccm일 수 있다.
둘째, 상기 질화 처리 공정은 리모트 플라즈마 질화(remote plasma nitridationn: RPN)에 의하여 수행될 수 있다. 상기 리모트 플라즈마 질화는 리모트 챔버에서 예를 들면, N2, NH3, NO 및/또는 N2O를 소스 가스로 사용하여 질소 플라즈마를 형성한 후 상기 공정 챔버 내로 공급한다. 상기 반도체 기판의 플라즈마 노출 시간은 용이하게 조절될 수 있고, 고밀도를 갖는 질소 도핑층이 상기 반도체 기판의 표면에 형성될 수 있다.
셋째, 상기 질화 처리 공정은 질소를 포함하는 분위기의 가스에서 상기 반도체 기판을 열처리(anneal)하는 것에 의하여 수행될 수 있다. 질소 원자들이 실리콘 원자들과 결합하여, 질소 도핑층, 또는 실리콘이 풍부한 실리콘 질화막을 형성한다. 상기 반도체 기판은 예컨대, 300 내지 900 ℃의 온도에서 가열될 수 있다. 질소를 포함하는 가스는 예를 들면, N2, NH3, NO 및/또는 N2O일 수 있다.
넷째, 상기 질화 처리 공정은 질소를 포함하는 분위기의 가스에서 상기 반도체 기판을 급속 열 처리(rapid thermal nitridation: RTN)하는 것에 의하여 수행될 수 있다. 질소 원자들이 실리콘 원자들과 결합하여, 질소 도핑층, 또는 실리콘이 풍부한 실리콘 질화막을 형성한다. 질소를 포함하는 가스는 예를 들면, N2, NH3, NO 및/또는 N2O일 수 있다.
나아가, 상기 질화 처리 공정은 상기 플라즈마 질화 또는 상기 리모트 플라즈마 질화에 추가하여 상기 질소 열처리(anneal) 질화에 의하여 수행될 수 있다. 한편, 상기 플라즈마 질화 또는 상기 리모트 플라즈마 질화는 상기 질소 열처리(anneal) 질화 보다 낮은 온도에서 수행될 수 있다. 상기 급속 열 처리(RTN)는 상대적으로 빠른 시간 내에 공정이 완료될 수 있기 때문에, 반도체 기판에 유도되는 열적 부담을 줄일 수 있다.
도 1d를 참조하면, 상기 마스크 패턴(12)의 측벽(12w)을 식각하여, 상기 산화 억제 영역(14)의 크기보다 확대된(enlarged) 제 2 개구부(12h')를 형성한다. 상기 측벽의 식각은 마스크 패턴을 등방성으로 식각할 수 있는 습식 식각일 수 있다. 상기 마스크막이 실리콘 산화막인 경우, 상기 습식 식각은 불산(HF) 용액에 의하여 수행될 수 있다. 이에 따라, 제 2 개구부(12h')에 노출된 반도체 기판(10)은 상기 산화 억제 물질이 도입된 산화 억제 영역(14)을 포함하는 중앙부 및 상기 중앙부 외측에서 상기 산화 억제 물질이 도입되지 않은 가장자리부를 포함할 수 있다.
도 1e를 참조하면, 상기 제 2 개구부(12h')에 노출된 상기 반도체 기판(10)에 게이트 절연막(16)을 형성한다. 상기 게이트 절연막(16)을 형성하는 것은 열 산화 공정을 포함할 수 있다. 상기 산화 공정은 건식 산화, 습식 산화 또는 라디컬(radical) 산화를 포함할 수 있다. 상기 게이트 절연막(16)은 상기 산화 억제 영 역(14)이 형성된 중앙부에서는 얇고, 가장자리부에서는 상대적으로 두껍게 형성될 수 있다. 상기 중앙부에서는 상기 산화 억제 영역(14)의 상기 실리콘 질화막, 또는 질소 도핑층 등이 실리콘 기판이 산화되는 것을 방해한다. 반면, 상기 실리콘 질화막, 또는 질소 도핑층 등이 도입되지 않은 가장자리부에서는 실리콘 기판의 산화 속도가 상대적으로 빠르게 된다.
도 1f를 참조하면, 상기 제 2 개구부(12h')에 다마신 공정에 의한 게이트 전극(18)이 형성될 수 있다. 예컨대, 상기 제 2 개구부(12h') 내에 폴리실리콘막 또는 금속 물질을 포함하는 도전물질을 채우고 상기 마스크 패턴(12)을 노출하도록 평탄화하는 것에 의하여, 상기 게이트 전극(18)이 형성될 수 있다. 상기 평탄화는 상기 도전물질을 선택적으로 제거하는 화학적 기계적 폴리싱(chemical mechanical polishing: CMP)에 의하여 수행될 수 있다. 상기 폴리실리콘막은 소정의 도전성을 갖도록 하는 불순물 이온이 도핑된 것일 수 있으며, CVD, ALD, 또는 에피택시얼 방법 등으로 형성될 수 있다. 상기 금속 물질은 W, WN, WSi, TiN, TaN, TaCN, MoN, Ta2N, Co, Ni, CoWP, CoSix, NiSix 또는 이들의 조합이 적층된 것일 수 있다. 상기 금속 물질은 PVD, CVD, 또는 ALD 방법 등으로 형성될 수 있다. 한편, 상기 게이트 전극(18)은 폴리실리콘 상부면에 Ti, Co 또는 이들의 조합인 금속 물질을 증착하고 열처리하는 공정으로 형성된 금속 실리사이드막을 포함할 수 있다.
도 1g를 참조하면, 상기 마스크 패턴(12)이 제거된다. 상기 마스크 패턴의 제거는 습식 식각에 의하여 수행될 수 있다. 이후, 실리콘 질화막을 증착하고 이방성 식각하는 것에 의하여 게이트 전극(18) 측벽의 스페이서(19)를 형성할 수 있다. 상기 게이트 전극(18) 및 상기 스페이서(19)를 주입 마스크로 하여 상기 반도체 기판(10)에 불순물 이온을 주입하여 소오스/드레인 영역(미도시)을 형성할 수 있다. 이에 따라, 다마신 공정으로 형성된 게이트 절연막 및 게이트 전극을 갖는 트랜지스터가 형성된다.
도 2a 내지 도 2i를 참조하여, 본 발명의 다른 실시예에 따른 반도체 장치의 제조방법이 설명된다.
도 2a를 참조하면, 반도체 기판(20) 상에 예비 마스크막(21)이 형성된다. 상기 예비 마스크막(21)은 상기 반도체 기판 표면의 패드 산화막(21a) 및 상기 패드 산화막(21a) 상에 형성된 폴리실리콘막(21b)을 포함할 수 있다. 상기 패드 산화막은 열 산화막일 수 있다.
도 2b를 참조하면, 포토레지스트 패턴(미도시)를 사용한 건식 식각 공정으로 상기 마스크막을 패터닝하는 것에 의하여 예비 마스크 패턴을 형성한다. 상기 예비 마스크 패턴은 패드 산화막 패턴(22a) 및 상기 패드 산화막 패턴(22a) 상의 폴리실리콘 패턴(22b)를 포함한다. 상기 포토레지스트 패턴(미도시)이 제거된다. 상기 예비 마스크 패턴를 구성하는 폴리실리콘 패턴(22b)을 열 산화하여, 상기 폴리실리콘 패턴(22b)의 측벽 및 상부면에 측벽 산화막(22c)을 형성한다. 상기 측벽 산화막(22c)의 두께는 이후 형성될 게이트 전극의 크기에 의하여 결정될 수 있다.
도 2c를 참조하면, 상기 측벽 산화막(22c)에 식각 선택비를 가지는 물질을 포함하는 절연물질을 형성하고 이방성 식각하여, 스페이서(22s)를 형성한다. 상기 절연물질은 실리콘 질화막 또는 실리콘 산화질화막일 수 있다. 상기 스페이서(22s) 형성을 위한 이방성 식각에 의하여, 상기 폴리실리콘 패턴(22b) 상부면의 측벽 산화막(22c)은 제거되거나 그 두께가 줄어들 수 있다.
도 2d를 참조하면, 상기 스페이서(22s) 사이를 실리콘 산화막(22f)으로 채운다. 상기 실리콘 산화막은 화학적 기계적 연마에 의하여 상기 스페이서(22s)가 노출되도록 평탄화될 수 있다. 이때, 상기 예비 마스크 패턴 즉, 폴리실리콘 패턴의 상부면에 형성된 측벽 산화막(22c)은 제거되어 상기 예비 마스크 패턴 즉, 폴리실리콘 패턴(22b)의 상부면이 노출될 수 있다.
도 2e를 참조하면, 상기 예비 마스크 패턴 즉, 폴리실리콘 패턴(22b)을 제거한다. 상기 폴리실리콘 패턴(22b)의 제거는 습식 식각 공정에 의한 선택적 제거를 포함할 수 있으며, 상기 패드 산화막 패턴(22a)을 노출한다. 이후, 노출된 패드 산화막 패턴(22a)을 제거한다. 상기 노출된 패드 산화막 패턴(22a)의 제거는 이방성 식각 공정에 의하여 수행될 수 있다. 상기 패드 산화막 패턴(22a)은 상기 측벽 산화막(22c)의 하부에만 잔류할 수 있고, 도 2e에서는 상기 측벽 산화막(22c)의 일부분으로 도시된다. 이에 따라, 상기 측벽 산화막(22c), 상기 스페이서(22s) 및 상기 실리콘 산화막(22f)을 포함하는 마스크 패턴(22)이 형성된다. 상기 마스크 패턴(22)은 측벽(22w)을 갖고, 상기 측벽(22w)에 의하여 정의되고 상기 반도체 기판(20)을 노출하는 제 1 개구부(22h)를 구비한다. 상기 제 1 개구부(22h)의 크기는 원하는 게이트 전극의 크기 보다 10% 작게 형성될 수 있다.
도 2f를 참조하면, 상기 제 1 개구부(22h)에 의하여 노출된 반도체 기판에 상기 제 1 개구부(22h)를 통해 산화 억제 물질을 도입하여, 산화 억제 영역(24)을 형성한다. 상기 산화 억제 물질은 질소일 수 있다. 예를 들면, 상기 노출된 반도체 기판을 질화 처리하여, 국부적으로 실리콘 질화막을 형성하거나 질소 도핑층을 형성한다. 상기 산화 억제 영역(24)은 상기 실리콘 질화막 또는 상기 질소 도핑층이 형성된 영역일 수 있다. 한편, 질화 처리의 시간 및/또는 질소 농도를 조절하면, 상기 산화 억제 영역에 함유된 질소의 농도를 조절할 수 있으며, 상기 실리콘 질화막은 실리콘이 풍부한 것일 수 있다. 상기 질화 처리 공정은 도 1c를 참조하여 설명된 방법들에 의하여 수행될 수 있다.
도 2g를 참조하면, 상기 마스크 패턴(22)의 측벽(22w)을 식각하여, 상기 산화 억제 영역(24)의 크기보다 확대된(enlarged) 제 2 개구부(22h')를 형성한다. 상기 측벽의 식각은 상기 마스크 패턴의 스페이서(22s)를 등방성으로 식각할 수 있는 습식 식각일 수 있다. 상기 스페이서(22s)를 구성하는 물질이 실리콘 산화막인 경우, 상기 습식 식각은 불산(HF) 용액에 의하여 수행될 수 있다. 이에 따라, 제 2 개구부(22h')에 노출된 반도체 기판(20)은 상기 산화 억제 물질이 도입된 산화 억제 영역(24)을 포함하는 중앙부, 및 상기 중앙부 외측의 상기 산화 억제 물질이 도입되지 않은 가장자리부를 포함할 수 있다.
도 2h를 참조하면, 상기 제 2 개구부(22h')에 노출된 상기 반도체 기판(20)에 게이트 절연막(26)을 형성한다. 상기 게이트 절연막(26)을 형성하는 것은 열 산화 공정을 포함할 수 있다. 상기 산화 공정은 건식 산화, 습식 산화 또는 라디컬(radical) 산화를 포함할 수 있다. 상기 게이트 절연막(26)은 상기 산화 억제 영역(24)이 형성된 중앙부에서는 얇고, 가장자리부에서는 상대적으로 두껍게 형성될 수 있다. 상기 중앙부에서는 상기 산화 억제 영역(24)의 상기 실리콘 질화막, 또는 질소 도핑층 등이 실리콘 기판이 산화되는 것을 방해한다. 반면, 상기 실리콘 질화막, 질소 도핑층 등이 도입되지 않은 가장자리부에서는 실리콘 기판의 산화 속도가 상대적으로 빠르게 된다.
도 2i를 참조하면, 상기 제 2 개구부(22h')에 다마신 공정에 의한 게이트 전극(28)이 형성될 수 있다. 예컨대, 상기 제 2 개구부(22h') 내에 폴리실리콘막 또는 금속 물질을 포함하는 도전물질을 채우고 상기 마스크 패턴(22)을 노출하도록 평탄화하는 것에 의하여, 상기 게이트 전극(28)이 형성될 수 있다. 상기 평탄화는 상기 도전물질을 선택적으로 제거하는 화학적 기계적 폴리싱(chemical mechanical polishing: CMP)에 의하여 수행될 수 있다. 상기 폴리실리콘막은 소정의 도전성을 갖도록 하는 불순물 이온이 도핑된 것일 수 있으며, CVD, ALD, 또는 에피택시얼 방법 등으로 형성될 수 있다. 상기 금속 물질은 W, WN, WSi, TiN, TaN, TaCN, MoN, Ta2N, Co, Ni, CoWP, CoSix, NiSix 또는 이들의 조합이 적층된 것일 수 있다. 상기 금속 물질은 PVD, CVD, 또는 ALD 방법 등으로 형성될 수 있다. 한편, 상기 게이트 전극(28)은 폴리실리콘 상부면에 Ti, Co 또는 이들의 조합인 금속 물질을 증착하고 열처하는 공정으로 형성된 금속 실리사이드막을 포함할 수 있다.
상기 마스크 패턴(22)을 구성하는 상기 실리콘 산화막(22f)이 제거된다. 상기 실리콘 산화막의 제거는 습식 식각에 의하여 수행될 수 있다. 상기 게이트 전극(28) 및 상기 스페이서(22s)를 주입 마스크로 하여 상기 반도체 기판(20)에 불순물 이온을 주입하여 소오스/드레인 영역(미도시)을 형성할 수 있다. 이에 따라, 다 마신 공정으로 형성된 게이트 절연막 및 게이트 전극을 갖는 트랜지스터가 형성된다.
도 3a 내지 도 3f를 참조하여, 본 발명의 또 다른 실시예에 따른 반도체 장치의 제조방법이 설명된다.
도 3a 및 도 3b를 참조하면, 반도체 기판(30) 상에 마스크막이 형성된다. 상기 마스크막은 상기 반도체 기판 표면의 패드 산화막과 상기 패드 산화막 상에 형성된 실리콘 질화막을 포함할 수 있다. 포토레지스트 패턴(미도시)를 사용한 건식 식각 공정으로 상기 마스크막을 패터닝하는 것에 의하여 상기 반도체 기판(30)을 노출하는 예비 마스크 패턴을 형성한다. 상기 예비 마스크 패턴은 패드 산화막 패턴(32a)과 실리콘 질화막 패턴(32b)를 포함할 수 있다. 상기 예비 마스크 패턴은 측벽을 갖고, 상기 측벽에 의하여 정의되고 상기 반도체 기판(30)을 노출하는 제 1 개구부(32h)를 구비한다. 상기 제 1 개구부(32h)의 크기는 원하는 게이트 전극의 크기로 형성될 수 있다. 상기 반도체 기판 및 상기 마스크 패턴 상에 상기 마스크막에 식각 선택비를 갖는 절연막(32c)을 컨포말하게(conformaly) 형성한다. 상기 절연막은 중온 산화막(medium temperature silicon oxide: MTO)일 수 있다.
도 3c를 참조하면, 상기 절연막에 식각 선택비를 갖는 물질막을 형성하고 이방성 식각하여, 상기 예비 마스크 패턴의 측벽에 스페이스(32s)를 형성한다. 상기 물질막은 예컨대, 폴리실리콘막일 수 있다. 이후, 상기 스페이스(32s) 사이에 노출된 상기 절연막(32c)을 선택적으로 제거하여 상기 반도체 기판(30)을 노출한다. 상기 절연막(32c)의 제거는 습식 식각 공정에 의하여 수행될 수 있다. 이에 따라, 제 2 개구부(32h')를 갖는 마스크 패턴(32)이 형성된다.
도 3d를 참조하면, 상기 제 2 개구부(32h')에 의하여 노출된 반도체 기판에 상기 제 2 개구부(32h')를 통해 산화 억제 물질을 도입하여, 산화 억제 영역(34)을 형성한다. 상기 산화 억제 물질은 질소일 수 있다. 예를 들면, 상기 노출된 반도체 기판을 질화 처리하여, 국부적으로 실리콘 질화막을 형성하거나 질소 도핑층을 형성한다. 상기 산화 억제 영역(34)은 상기 실리콘 질화막 또는 상기 질소 도핑층이 형성된 영역일 수 있다. 한편, 질화 처리의 시간 및/또는 질소 농도를 조절하면, 상기 산화 억제 영역에 함유된 질소의 농도를 조절할 수 있으며, 상기 실리콘 질화막은 실리콘이 풍부한 것일 수 있다. 상기 질화 처리 공정은 도 1c를 참조하여 설명된 방법들에 의하여 수행될 수 있다.
도 3e를 참조하면, 상기 마스크 패턴(32) 측벽의 스페이서(32s)를 선택적으로 제거하여, 마스크 패턴(32)의 크기를 확장한다. 동시에, 상기 절연막(32c)이 선택적으로 제거된다. 상기 절연막(32c)의 선택적 제거는 불산(HF)를 사용하는 습식 식각에 의하여 수행될 수 있다. 이에 의하여, 상기 마스크 패턴(32)은 상기 제 2 개구부(32h') 보다 넓은 폭을 갖는 제 3 개구부(32h")을 가질 수 있다. 제 3 개구부(32h")에 노출된 반도체 기판(30)은 상기 산화 억제 물질이 도입된 산화 억제 영역(34)을 포함하는 중앙부, 및 상기 중앙부 외측의 상기 산화 억제 물질이 도입되지 않은 가장자리부를 포함할 수 있다.
도 3f를 참조하면, 상기 제 3 개구부(32h")에 노출된 상기 반도체 기판(30)에 게이트 절연막(36)을 형성한다. 상기 게이트 절연막(36)을 형성하는 것은 열 산 화 공정을 포함할 수 있다. 상기 산화 공정은 건식 산화, 습식 산화 또는 라디컬(radical) 산화를 포함할 수 있다. 상기 게이트 절연막(36)은 상기 산화 억제 영역(34)이 형성된 중앙부에서는 얇고, 가장자리부에서는 상대적으로 두껍게 형성될 수 있다. 상기 중앙부에서는 상기 산화 억제 영역(34)의 상기 실리콘 질화막, 질소 도핑층 등이 실리콘 기판이 산화되는 것을 방해한다. 반면, 상기 실리콘 질화막, 질소 도핑층 등이 도입되지 않은 가장자리부에서는 실리콘 기판의 산화 속도가 상대적으로 빠르게 된다.
이후의 공정은 도 1f 내지 도 1g를 참조하여 설명된 것과 동일한 방법으로 수행될 수 있다.
도 4a 내지 도 4h를 참조하여, 본 발명의 또 다른 실시예에 따른 반도체 장치의 제조방법이 설명된다.
도 4a를 참조하면, 반도체 기판(40) 상에 예비 마스크막(41)이 형성된다. 상기 예비 마스크막(41)은 상기 반도체 기판 상의 패드 산화막(41a)과 상기 패드 산화막(41a) 상의 하드 마스크막(41b)을 포함할 수 있다. 상기 하드 마스크막은 산화막에 식각 선택비를 갖는 것일 수 있고, 예를 들면, 실리콘 질화막, 실리콘 산화질화막일 수 있다.
도 4b를 참조하면, 포토레지스트 패턴(미도시)를 사용한 건식 식각 공정으로 상기 예비 마스크막을 패터닝하는 것에 의하여 예비 마스크 패턴(41')을 형성한다. 상기 예비 마스크 패턴(41')은 패드 산화막 패턴(41a') 및 상기 패드 산화막 패턴 상의 하드 마스크 패턴(41b')을 포함할 수 있다. 상기 예비 마스트 패턴(41')을 식 각 마스크로 상기 반도체 기판(40)을 식각하여 트렌치(40t)를 형성한다. 상기 트렌치(40t) 사이의 상기 반도체 기판(40)은 활성영역(40a)으로 정의될 수 있다.
도 4c를 참조하면, 상기 트렌치(40t)을 채우도록 절연물질을 형성한다. 상기 절연물질은 예를 들면, 화학적 기계적 연마(CMP) 공정에 의하여 평탄화될 수 있다. 상기 화학적 기계적 연마의 연마 저지막으로 상기 예비 마스크 패턴(41')이 사용될 수 있다. 상기 절연물질은 단일막 또는 복수막의 절연막을 포함할 수 있다. 예를 들면, 상기 절연물질은 고밀도 플라즈마 산화막(high density plasma oxide) 또는 PEOX(plasma enhanced oxide) 등의 실리콘 산화막일 수 있다. 고밀도 플라즈마 산화막과 PEOX는 띄어난 매립 특성을 갖는다. 본 발명의 어떤 양태에서는, 열 산화막 및/또는 얇은 실리콘 질화막이 상기 산화막의 형성 전에 형성될 수 있다. 상기 평탄화된 절연물질은 소자분리 절연막(42)이 된다.
도 4d를 참조하면, 이방성 식각 공정에 의해, 상기 예비 마스크 패턴(41')의 일부가 제거될 수 있다. 상기 예비 마스크 패턴(41')의 제거는 상기 소자분리 절연막(42)의 측벽에 상기 예비 마스크 패턴의 물질을 포함하는 스페이서(42s) 및 상기 스페이서 하부의 패드 산화막 패턴(41a')을 형성하는 것을 포함할 수 있다. 이에 따라, 상기 활성영역(40a)의 가장자리는 상기 스페이서(42s)로 덮여진 상태에서 상기 활성영역(40a)의 중앙부 만이 노출될 수 있다. 상기 소자분리 절연막(42), 상기 스페이서(42s) 및 상기 패드 산화막 패턴(41a')은 상기 반도체 기판의 활성영역(40a)을 노출하는 제 1 개구부(42h)를 갖는 마스크 패턴이 된다. 상기 마스크 패턴은 상기 스페이서(42s)의 측벽을 갖는다.
상기 제 1 개구부(42h)에 의하여 노출된 반도체 기판의 활성영역(40a)에 상기 제 1 개구부(42h)를 통해 산화 억제 물질을 도입하여, 산화 억제 영역(44)을 형성한다. 상기 산화 억제 물질은 질소일 수 있다. 예를 들면, 상기 노출된 반도체 기판을 질화 처리하여, 국부적으로 실리콘 질화막을 형성하거나 질소 도핑층을 형성한다. 상기 산화 억제 영역(44)은 상기 실리콘 질화막 또는 상기 질소 도핑층이 형성된 영역일 수 있다. 한편, 질화 처리의 시간 및/또는 질소 농도를 조절하면, 상기 산화 억제 영역에 함유된 질소의 농도를 조절할 수 있으며, 상기 실리콘 질화막은 실리콘이 풍부한 것일 수 있다. 상기 질화 처리 공정은 도 1c를 참조하여 설명된 방법들에 의하여 수행될 수 있다. 이에 따라, 제 1 개구부(42h)에 노출된 반도체 기판(40)의 활성영역(40a)은 상기 산화 억제 물질이 도입된 산화 억제 영역(44)을 포함하는 중앙부, 및 상기 중앙부 외측의 상기 산화 억제 물질이 도입되지 않거나 적게 도입된 가장자리부를 포함할 수 있다.
도 4e를 참조하면, 상기 마스크 패턴의 측벽을 식각하여, 상기 산화 억제 영역(44)의 크기보다 확대된(enlarged) 제 2 개구부(42h')를 형성한다. 상기 마스크 패턴 측벽의 식각은 상기 스페이서(42s), 상기 패드 산화막 패턴(41a') 및 상기 소자분리 절연막(42)의 측벽을 등방성으로 식각하는 것을 포함할 수 있다. 상기 등방성 식각은 상기 스페이서(42s)을 선택적으로 식각하는 습식 식각 공정과, 이에 이어서 상기 패드 산화막 패턴(41a') 및 상기 소자분리 절연막(42)의 측벽을 선택적으로 식각하는 습식 식각 공정을 수행하는 것을 포함할 수 있다. 이에 따라, 제 2 개구부(42h')에 노출된 반도체 기판(40)의 활성영역(40a)은 상기 산화 억제 물질이 도입된 산화 억제 영역(44)을 포함하는 중앙부, 및 상기 중앙부 외측의 상기 산화 억제 물질이 도입되지 않은 가장자리부를 포함할 수 있다.
도 4f를 참조하면, 상기 제 2 개구부(42h')에 노출된 상기 반도체 기판(40)의 활성영역(40a)에 게이트 절연막(46) 즉, 터널 절연막을 형성한다. 상기 게이트 절연막(46)을 형성하는 것은 열 산화 공정을 포함할 수 있다. 상기 산화 공정은 건식 산화, 습식 산화 또는 라디컬(radical) 산화를 포함할 수 있다. 상기 게이트 절연막(46)은 상기 산화 억제 영역(44)이 형성된 중앙부에서는 얇고, 가장자리부에서는 상대적으로 두껍게 형성될 수 있다. 상기 중앙부에서는 상기 산화 억제 영역(44)의 상기 실리콘 질화막, 질소 도핑층 등이 실리콘 기판이 산화되는 것을 방해한다. 반면, 상기 실리콘 질화막, 질소 도핑층 등이 도입되지 않은 가장자리부에서는 실리콘 기판의 산화 속도가 상대적으로 빠르게 된다.
도 4g 및 도 4h를 참조하면, 상기 터널 절연막이 형성된 구조 상에 전하 저장층(48)을 형성한다. 상기 전하저장층 상에 블로킹 절연막(49) 및 제어 게이트 전극(50)이 형성된다. 상기 전하 저장층은 도트층(a dot layer), 전하트랩층(charge trap layer), 또는 부유 게이트 전극을 포함할 수 있다. 이에 따라 형성된 반도체 장치는 SONOS 형 또는 부유 게이트 형의 비휘발성 메모리 장치일 수 있다.
먼저, 도 4g를 참조하여, 상기 부유 게이트 형의 비휘발성 메모리 장치의 경우가 설명된다. 상기 제 2 개구부(42h')에 다마신 공정에 의한 부유 게이트 전극(48)이 형성된다. 예컨대, 상기 제 2 개구부(42h') 내에 폴리실리콘막을 포함하는 도전물질을 채우고 상기 소자분리 절연막(42)을 노출하도록 평탄화하는 것에 의 하여, 상기 게이트 전극(48)이 형성될 수 있다. 상기 평탄화는 상기 도전물질을 선택적으로 제거하는 화학적 기계적 폴리싱(chemical mechanical polishing: CMP)에 의하여 수행될 수 있다. 상기 폴리실리콘막은 소정의 도전성을 갖도록 하는 불순물 이온이 도핑된 것일 수 있으며, CVD, ALD, 또는 에피택시얼 방법 등으로 형성될 수 있다. 이후, 상기 소자분리막(42)은 리세스될 수 있다.
상기 전하저장층 상에 블로킹 절연막(49)을 형성한다. 상기 블로킹 절연막(blocking insulating layer)은, 상기 전하저장층과 그 상부의 제어 게이트 전극 사이의 전하들의 유출을 블로킹할 수 있는 절연막을 포함한다. 상기 블로킹 절연막은 상기 터널 절연막(46)보다 더 높은 유전율을 가지는 절연막을 적어도 한층 포함할 수 있다. 예를 들면, 상기 블로킹 절연막은 실리콘 산화막(silicon oxide layer), 실리콘 질화막, Al2O3, 하프늄 알루미네이트, HfAlO, HfAlON, 하프늄 실리케이트, HfSiO, HfSiON 또는 이들의 복합층(combination)을 포함할 수 있다.
상기 블로킹 절연막 상에 제어 게이트 전극(50)을 형성한다. 상기 제어 게이트 전극(50)은 폴리실리콘, 또는 폴리실리콘막과 금속 실리사이드막을 포함하는 폴리사이드막을 포함할 수 있다. 상기 제어 게이트 전극(50)을 마스크로 상기 블로킹 절연막(49), 상기 부유 게이트 전극(48) 및 상기 게이트 절연막(46)이 패터닝되어, 상기 제어 게이트 전극(50)에 인접한 상기 반도체 기판의 활성영역(40a)이 노출될 수 있다. 상기 제어 게이트 전극(50)를 주입 마스크로 하여 상기 반도체 기판(40)의 활성영역(40a)에 불순물 이온을 주입하여 소오스/드레인 영역(미도시)을 형성할 수 있다. 이에 따라, 형성된 반도체 장치는 부유 게이트 형의 비휘발성 메모리 장치일 수 있다.
다음, 도 4h를 참조하여, 상기 SONOS 형 비휘발성 메모리 장치의 경우가 설명된다. 상기 소자분리막(42)은 상기 게이트 절연막의 표면 근방까지 리세스될 수 있다. 상기 리세스된 소자분리막(40)을 포함하는 상기 반도체 기판 상에 상기 전하 저장층이 형성된다. 상기 전하 저장층은 도트 형상(dot shape)의 도전체(conducting material) 또는 도트 형상의 절연체(insulating material)를 포함하는 도트층(a dot layer), 전하트랩층(charge trap layer), 또는 이들의 복합층을 포함할 수 있다. 상기 도트층 또는 전하트랩층은 잘 알려진 공정에 의하여 상기 터널 절연막 상에 형성될 수 있다. 상기 전하저장층 상에 블로킹 절연막(49)을 형성한다. 상기 블로킹 절연막(blocking insulating layer)은, 상기 전하저장층과 그 상부의 제어 게이트 전극 사이의 전하들의 유출을 블로킹할 수 있는 절연막을 포함한다. 상기 블로킹 절연막은 상기 터널 절연막(46)보다 더 높은 유전율을 가지는 절연막을 적어도 한층 포함할 수 있다. 예를 들면, 상기 블로킹 절연막은 실리콘 산화막(silicon oxide layer), 실리콘 질화막, Al2O3, 하프늄 알루미네이트, HfAlO, HfAlON, 하프늄 실리케이트, HfSiO, HfSiON 또는 이들의 복합층(combination)을 포함할 수 있다.
상기 블로킹 절연막 상에 제어 게이트 전극(50)을 형성한다. 상기 제어 게이트 전극(50)은 폴리실리콘, 또는 폴리실리콘막과 금속 실리사이드막을 포함하는 폴 리사이드막을 포함할 수 있다. 상기 제어 게이트 전극(50)을 마스크로 상기 블로킹 절연막(49), 상기 전하저장층(48) 및 상기 게이트 절연막(46)이 패터닝되어, 상기 제어 게이트 전극(50)에 인접한 상기 반도체 기판의 활성영역(40a)이 노출될 수 있다. 상기 제어 게이트 전극(50)를 주입 마스크로 하여 상기 반도체 기판(40)의 활성영역(40a)에 불순물 이온을 주입하여 소오스/드레인 영역(미도시)을 형성할 수 있다. 이에 따라 형성된 반도체 장치는 SONOS 형의 비휘발성 메모리 장치일 수 있다.
이러한 제조 방법으로 형성된 반도체 장치는 가장자리부가 보다 두꺼운 두께를 갖는 터널 절연막을 구비한 플래시 메모리 장치일 수 있다. 상기 플래시 메모리 장치는 반도체 기판의 트렌치들에 채워진 소자분리막들(42)과, 상기 트렌치들 사이의 상기 반도체 기판에 정의되는 활성영역(40a)을 정의한다. 상기 활성영역은 가장자리부에서 보다 중앙부에서 더 높은 농도를 갖는 산화 억제 물질을 포함한다. 상기 산화 억제 물질은 질소를 포함할 수 있다.
상기한 도면들에서 상기 게이트 절연막(16, 26, 36, 46) 하부의 반도체 기판에 산화 억제 영역(14, 24, 34, 44)에 도시되지 않지만, 실질적으로 산화 억제 물질이 도핑된 것으로 이해될 수 있다.
전술한 바와 같이, 본 발명에 따른 상기 반도체 장치는 게이트 전극 가장자리의 프로파일 불량에 의한 전계 집중을 완화할 수 있다. 이에 따라 게이트 폴리 산화 공정을 수행하지 않고도, 보다 신뢰성이 있는 게이트 전극을 갖는 반도체 장 치를 제공할 수 있다.

Claims (20)

  1. 반도체 기판을 노출하는 제 1 개구부를 구비하고 측벽을 갖는 마스크 패턴을 형성하는 것;
    상기 노출된 반도체 기판에 상기 제 1 개구부를 통해 산화 억제 물질을 도입하여, 산화 억제 영역을 형성하는 것;
    상기 마스크 패턴의 측벽을 식각하여, 상기 산화 억제 영역의 크기보다 확대된 제 2 개구부를 형성하는 것; 그리고
    상기 제 2 개구부 내의 상기 반도체 기판에 게이트 절연막을 형성하는 것을 포함하는 반도체 장치의 제조방법.
  2. 청구항 1에 있어서,
    상기 마스크 패턴을 형성하는 것은, 상기 반도체 기판 상에 산화막을 형성하고, 상기 산화막을 패터닝하여 상기 제 1 개구부를 형성하는 것을 포함하는 반도체 장치의 제조방법.
  3. 청구항 1에 있어서,
    상기 마스크 패턴을 형성하는 것은:
    상기 반도체 기판 상의 패드 산화막 및 상기 패드 산화막 상의 폴리실리콘 패턴을 형성하는 것;
    상기 폴리실리콘 패턴의 측벽을 산화하여 측벽 산화막을 형성하는 것;
    상기 측벽 산화막의 측벽에 상기 측벽 산화막에 식각 선택비를 갖는 물질을 포함하는 스페이서를 형성하는 것;
    상기 스페이서 사이를 실리콘 산화막으로 채우는 것; 그리고
    상기 폴리실리콘 패턴을 선택적으로 제거하는 것을 포함하는 반도체 장치의 제조방법.
  4. 청구항 3에 있어서,
    상기 마스크 패턴의 측벽을 식각하는 것은, 상기 측벽 산화막을 제거하는 것을 포함하는 반도체 장치의 제조방법.
  5. 청구항 1에 있어서,
    상기 마스크 패턴을 형성하는 것은, 상기 반도체 기판 상에 실리콘 질화막 패턴을 형성하고, 상기 반도체 기판 및 상기 실리콘 질화막 패턴의 상부면에 상기 실리콘 질화막에 식각 선택비를 갖는 절연막을 컨포말하게 형성하는 것을 포함하는 반도체 장치의 제조방법.
  6. 청구항 5에 있어서,
    상기 절연막은 중온 산화막인 반도체 장치의 제조방법.
  7. 청구항 5에 있어서,
    상기 절연막의 측벽에 상기 절연막에 식각 선택비를 갖는 스페이서를 형성하는 것; 그리고
    상기 스페이서를 식각 마스크로 상기 절연막을 식각하여 상기 반도체 기판을 노출하는 것을 더 포함하고, 상기 산화막 억제 물질을 주입하는 것은, 상기 스페이서를 주입 마스크로 수행하는 반도체 장치의 제조방법.
  8. 청구항 7에 있어서,
    상기 스페이서는 폴리 실리콘막을 포함하는 반도체 장치의 제조방법.
  9. 청구항 7에 있어서,
    상기 마스크 패턴의 측벽을 식각하는 것은, 상기 스페이서 및 상기 절연막을 선택적으로 제거하는 것을 포함하는 반도체 장치의 제조방법.
  10. 청구항 1에 있어서,
    상기 게이트 절연막을 형성하는 것은 열 산화 공정을 포함하는 반도체 장치의 제조방법.
  11. 청구항 1에 있어서,
    상기 제 2 개구부와 상기 제 1 개구부의 크기의 차이는 상기 제 2 개구부의 크기의 10% 이하인 반도체 장치의 제조방법.
  12. 청구항 1에 있어서,
    상기 산화 억제 물질을 도입하는 것은, 상기 노출된 반도체 기판의 표면을 질화 처리하는 것을 포함하는 반도체 장치의 제조방법.
  13. 청구항 1에 있어서,
    상기 게이트 절연막이 형성된 상기 제 2 개구부에 도전물질을 채워, 게이트 전극을 형성하는 것을 더 포함하는 반도체 장치의 제조방법.
  14. 청구항 1에 있어서,
    상기 마스크 패턴을 형성하는 것은:
    상기 반도체 기판에 예비 마스크 패턴을 형성하는 것;
    상기 예비 마스크 패턴을 식각 마스크로 상기 반도체 기판을 식각하여 트렌치를 형성하는 것;
    상기 트렌치에 절연물질을 채워, 소자분리 절연막을 형성하는 것; 그리고
    상기 예비 마스크 패턴을 제거하는 것을 포함하는 반도체 장치의 제조방법.
  15. 청구항 14에 있어서,
    상기 예비 마스크 패턴을 제거하는 것은, 동시에 상기 소자분리 절연막의 측 벽에 예비 마스크 패턴의 물질을 포함하는 스페이서를 형성하는 것을 포함하는 반도체 장치의 제조방법.
  16. 청구항 14에 있어서,
    상기 예비 마스크 패턴은 상기 절연물질과 식각 선택비를 갖는 물질을 포함하는 반도체 장치의 제조방법.
  17. 청구항 16에 있어서,
    상기 예비 마스크 패턴은 패드 산화막과 상기 패드 산화막 상의 실리콘 질화막을 포함하는 반도체 장치의 제조방법.
  18. 반도체 기판의 트렌치들에 채워진 소자분리막들;
    상기 트렌치들 사이의 상기 반도체 기판에 정의되고, 가장자리부에서 보다 중앙부에서 더 높은 농도를 갖는 산화 억제 물질을 포함하는 활성영역; 및
    상기 활성영역 상의 게이트 절연막을 포함하는 반도체 장치.
  19. 청구항 18에 있어서,
    상기 게이트 절연막의 두께는 상기 활성영역의 중앙부에서 보다 가장자리부에서 더 두꺼운 반도체 장치.
  20. 청구항 18에 있어서,
    상기 산화 억제 물질은 질소를 포함하는 반도체 장치.
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