KR100740850B1

KR100740850B1 - 에러 통지 방법 및 정보 처리 장치

Info

Publication number: KR100740850B1
Application number: KR1020050072589A
Authority: KR
Inventors: 진 다카하시
Original assignee: 후지쯔 가부시끼가이샤
Priority date: 2005-03-17
Filing date: 2005-08-09
Publication date: 2007-07-20
Also published as: DE602005020898D1; CN100392608C; US20060212763A1; EP1703393A3; KR20060101169A; EP1703393B1; JP4555713B2; EP1703393A2; CN1834927A; US7584388B2; JP2006260291A

Abstract

본 발명은 에러 통지 방법 및 정보 처리 장치에 관한 것으로, 통상 모드 및 미러 모드에 있어서 최적의 에러 통지를 행하는 것을 목적으로 한다.

통상 모드로 동작 가능한 제1 프로세서 시스템 및 미러 모드로 상기 제1 프로세서와 함께 동작 가능한 제2 프로세서 시스템을 구비한 컴퓨터 시스템에서, 상기 제1 및 제2 프로세서 시스템에서 발생된 에러를 상기 제1 및 제2 프로세서 시스템 내의 각 프로세서로 통지하는 에러 통지 방법으로서, 상기 에러를 복수의 에러 레벨들 중 대응하는 에러 레벨로 나타내는 에러 인터럽트 신호를 생성하고, 상기 미러 모드 시에 상기 제1 프로세서 시스템 내의 에러를 회피할 수 있으면 대응하는 에러 인터럽트 신호의 에러 레벨을 감소시키며, 상기 에러 인터럽트 신호를 이용하여 상기 제1 및 제2 프로세서 시스템 내의 각 프로세서에 상기 에러를 통지하도록 구성한다.

Description

에러 통지 방법 및 정보 처리 장치{ERROR NOTIFICATION METHOD AND INFORMATIONN PROCESSING APPARATUS}

도 1은 종래의 에러 통지 방법의 일례를 설명하는 도면.

도 2는 본 발명에 따른 정보 처리 장치의 개략 구성을 도시하는 블록도.

도 3은 본 발명에 따른 정보 처리 장치의 일 실시예의 주요부를 도시하는 블록도.

도 4는 CPU의 소프트웨어 구성을 도시하는 도면.

도 5는 정보 처리 장치의 실시예의 주요부를 도시하는 회로도.

도 6은 정보 처리 장치의 하드웨어의 처리를 설명하는 흐름도.

도 7은 정보 처리 장치의 CPU의 소프트웨어의 처리를 설명하는 흐름도.

<도면의 주요 부분에 대한 부호의 설명>

10 : 컴퓨터 시스템

11, 12 : 시스템 보드

13 : 홈 시스템 보드

14 : CPU

15 : 에러 표시 레지스터

19 : 에러 회피 검출 회로

본 발명은 에러 통지 방법 및 정보 처리 장치에 관한 것으로, 특히 이중화 동작이 가능한 정보 처리 장치에서의 에러 통지 방법 및 그러한 에러 통지 방법을 이용하는 정보 처리 장치에 관한 것이다.

컴퓨터 시스템과 같은 정보 처리 장치에 있어서 에러가 발생하면, 에러를 검출한 회로가 에러 레벨(또는, 에러 강도)에 대응한 인터럽트 신호를 이용하여 컴퓨터 시스템 내의 CPU 등의 프로세서에 에러를 통지한다. 프로세서의 에러 처리를 행하기 위한 소프트웨어, 즉, 에러 처리 핸들러는 인터럽트 신호에 의해 통지된 에러의 에러 레벨에 따라서 컴퓨터 시스템을 셧 다운할지 또는 컴퓨터 시스템의 계속 운용을 허가할지 여부를 판단한다. 이에 따라, 컴퓨터 시스템은 에러 레벨이 높으면 셧 다운되고, 에러 레벨이 낮으면 계속 운용이 허가된다. 통상, 이러한 에러 처리 핸들러는 프로세서의 제조 메이커에 의해 사양이 정해져 있고, 그 소프트웨어의 변경은 행할 수 없는 구성으로 되어 있다.

한편, 복수의 프로세서 시스템으로 이루어지는 컴퓨터 시스템의 경우, 상기 인터럽트 신호는 컴퓨터 시스템 내의 모든 프로세서 시스템에 통지된다. 또한, 이러한 컴퓨터 시스템의 경우, 이중화 동작을 행함으로써 컴퓨터 시스템의 신뢰성을 향상시키도록 하고 있다. 이러한 이중화 동작은 미러링이라고도 불린다. 미러링의 경우, 2개의 프로세서 시스템이 동일한 처리를 행하고, 2개의 프로세서 시스템의 처리 결과를 비교하여 체크함으로써 처리 결과의 신뢰성을 향상시킬 수 있다.

도 1은 종래의 에러 통지 방법의 일례를 설명하는 도면이다. 컴퓨터 시스템은 통상 모드로 사용되는 시스템 보드(1)와, 미러 모드로 시스템 보드(1)와 함께 사용되는 시스템 보드(2)와, 시스템 보드(1, 2)로 검출된 에러를 처리하는 홈 시스템 보드(3)를 구비한다. 각 시스템 보드(1, 2)는 1 또는 복수의 CPU(도시하지 않음) 등을 포함하여 프로세서 시스템을 구성한다. 각 시스템 보드(1, 2)는 에러 표시 레지스터(5)와 OR 회로(6∼8)를 포함한다. 에러 표시 레지스터(5)는 에러가 발생된 개소에 대응시킨 레지스터부로 이루어지고, 에러 레벨이 각 레지스터부에 저장된다. 여기서는, 설명의 편의상 에러 레벨에는 치명적(Fatal)인 에러 레벨(Fat)과, 정정 불능(Uncorrectable)인 에러 레벨(Un)과, 정정 가능(Correctable)한 에러 레벨(Cor)이 있는 것으로 한다. 에러 레벨의 높이는 Fat>Un>Cor의 관계에 있다. 치명적인 에러 레벨(Fat)을 저장하는 레지스터부의 출력은, OR 회로(6)에 의해 에러 인터럽트 신호 ERR2로서 출력된다. 정정 불능인 에러 레벨(Un)을 저장하는 레지스터부의 출력은 OR 회로(7)에 의해 에러 인터럽트 신호 ERR1로서 출력된다. 또한, 정정 가능한 에러 레벨(Cor)을 저장하는 레지스터부의 출력은 OR 회로(8)에 의해 에러 인터럽트 신호 ERR0으로서 출력된다. 홈 시스템 보드(3)는 컴퓨터 시스템의 파티션을 결정함과 동시에, 상기 에러 인터럽트 신호 ERR2, ERR1, ERR0을 컴퓨터 시스템 내의 각 CPU에 통지하는 회로로 이루어진다.

컴퓨터 시스템 내의 각 CPU의 에러 처리 핸들러는 에러 인터럽트 신호 ERR2 또는 에러 인터럽트 신호 ERR1에 의한 에러 통지를 수신하면 컴퓨터 시스템을 셧 다운한다. 또한, 컴퓨터 시스템 내의 각 CPU의 에러 처리 핸들러는 에러 인터럽트 신호 ERR0에 의한 에러 통지를 수신하면 정정 가능한 에러(Cor)는 ECC 등에 의해 정정 가능하기 때문에 컴퓨터 시스템의 계속 운용을 허가한다.

또한, 어드레스 지수 및/또는 장해 요인 지수에 따른 장해 복구 동작에 관해서는 예컨대 일본 특허 공개 공보 2000-276364호에 기재되어 있다.

미러 모드의 경우, 시스템 보드(1)로부터는 에러 레벨이 높은 에러 인터럽트 신호 ERR2 또는 에러 인터럽트 신호 ERR1이 출력되어 있어도, 미러링에 의해 시스템 보드(2)에서는 에러를 회피할 수 있는 일이 있다. 즉, 시스템 보드(2)로부터는 에러 레벨이 낮은 에러 인터럽트 신호 ERR0이 출력되는 경우도 있고, 에러 인터럽트 신호가 출력되지 않는 경우도 있다. 그러나, 컴퓨터 시스템 내의 각 CPU의 에러 처리 핸들러는 상기한 바와 같이 통상은 변경할 수 없는 구성이며, 홈 시스템 보드(3)는 시스템 보드(1)로부터 높은 에러 레벨의 에러 통지를 수신하면 가령 시스템 보드(2)로부터는 낮은 에러 레벨의 에러 통지밖에 수신하고 있지 않거나 또는 시스템 보드(2)로부터는 에러 통지를 수신하고 있지 않더라도, 통상 모드와 마찬가지로 각 CPU에 대하여 높은 쪽의 에러 레벨의 에러 통지를 행하기 때문에 컴퓨터 시스템이 셧 다운된다는 문제가 있었다.

한편, 미러 모드 시에는 미러 모드 전용의 에러 처리 핸들러로 전환하는 것도 고려되고 있지만, CPU의 소프트웨어 설계를 변경해야 하기 때문에 바람직하지 않다.

따라서, 본 발명은 통상 모드 및 미러 모드에 있어서 최적의 에러 통지를 행할 수 있는 에러 통지 방법 및 정보 처리 장치를 제공하는 것을 목적으로 한다.

상기한 과제는 통상 모드로 동작 가능한 제1 프로세서 시스템 및 미러 모드로 상기 제1 프로세서와 함께 동작 가능한 제2 프로세서 시스템을 구비한 컴퓨터 시스템에서, 상기 제1 및 제2 프로세서 시스템에서 발생된 에러를 상기 제1 및 제2 프로세서 시스템 내의 각 프로세서로 통지하는 에러 통지 방법으로서, 상기 에러를 복수의 에러 레벨들 중 대응하는 에러 레벨로 나타내는 에러 인터럽트 신호를 생성하고, 상기 미러 모드 시에 상기 제1 프로세서 시스템 내의 에러를 회피할 수 있으면 대응하는 에러 인터럽트 신호의 에러 레벨을 감소시키며, 상기 에러 인터럽트 신호를 이용하여 상기 제1 및 제2 프로세서 시스템 내의 각 프로세서에 상기 에러를 통지하는 것을 특징으로 하는 에러 통지 방법에 의해서 달성할 수 있다.

상기한 과제는, 통상 모드로 동작 가능한 제1 프로세서 시스템과, 미러 모드로 상기 제1 프로세서와 함께 동작 가능한 제2 프로세서 시스템과, 상기 제1 및 제2 프로세서 시스템의 각각은 내부에서 발생된 에러를 복수의 에러 레벨들 중 대응하는 에러 레벨로 저장하는 저장 수단을 포함하며, 상기 저장 수단의 출력에 기초하여 대응하는 에러 레벨의 에러 인터럽트 신호를 생성하는 제1 회로와, 상기 미러 모드시에 상기 제1 프로세서 시스템 내의 에러를 회피할 수 있으면 대응하는 에러 인터럽트 신호의 에러 레벨을 감소시키는 제2 회로와, 상기 에러 인터럽트 신호를 이용하여 상기 제1 및 제2 프로세서 시스템 내의 각 프로세서에 상기 에러를 통지하는 제3 회로를 구비한 것을 특징으로 하는 정보 처리 장치에 의해서도 달성할 수 있다.

본 발명에 따르면, 통상 모드 및 미러 모드에 있어서 최적의 에러 통지를 행할 수 있는 에러 통지 방법 및 정보 처리 장치를 실현할 수 있다.

이하에, 본 발명에 따른 에러 통지 방법 및 정보 처리 장치의 각 실시예를 도 2 및 후속 도면들을 참조하여 설명한다.

도 2는 본 발명에 따른 정보 처리 장치의 개략 구성을 도시하는 블록도이다. 정보 처리 장치의 본 실시예는 본 발명에 따른 에러 통지 방법의 일 실시예를 채용한다. 본 실시예에서는 본 발명이 도 2에 도시하는 바와 같은 컴퓨터 시스템에 적용되어 있다.

도 2에 도시하는 컴퓨터 시스템(10)은 통상 모드로 사용되는 시스템 보드(11)와, 미러 모드로 시스템 보드(11)와 함께 사용되는 시스템 보드(12)와, 복수의 입출력(I/O) 포트로 이루어지는 I/O 보드(142)와, 시스템 보드(11, 12)에서 검출된 에러를 처리하는 홈 시스템 보드(13)로 이루어진다. 시스템 보드(11)는 복수의 CPU(14)와 복수의 메모리(141)로 이루어진다. 시스템 보드(12)도 시스템 보드(11)와 동일한 구성을 가진다. 또한, 홈 시스템 보드(13)도 시스템 보드(11)와 동일한 구성을 가져도 좋다. 각 시스템 보드(11, 12, 13)는 프로세서 시스템을 구성한다.

도 3은 본 발명에 따른 정보 처리 장치의 일 실시예의 주요부를 도시하는 블록도이다. 각 시스템 보드(11, 12)는 도 3에 도시하는 바와 같이 에러 표시 레지스터(15)와, OR 회로(16∼18)를 포함한다. 시스템 보드(12)는 후술하는 에러 회피 검출 회로(19)를 또한 포함한다.

에러 표시 레지스터(15)는 에러가 발생된 개소에 대응시킨 레지스터부로 이루어지고, 에러 레벨이 각 레지스터부에 저장된다. 여기서는 설명의 편의상 에러 레벨에는 치명적(Fatal)인 에러 레벨(Fat)과, 정정 불능(Uncorrectable)인 에러 레벨(Un)과, 정정 가능(Correctable)한 에러 레벨(Cor)이 있는 것으로 한다. 에러 레벨의 높이는 Fat > Un > Cor인 관계에 있다. 치명적인 에러 레벨(Fat)을 저장하는 레지스터부의 출력은 OR 회로(16)에 의해 에러 인터럽트 신호 ERR2로서 출력된다. 정정 불능인 에러 레벨(Un)을 저장하는 레지스터부의 출력은 OR 회로(17)에 의해 에러 인터럽트 신호 ERR1로서 출력된다. 또한, 정정 가능한 에러 레벨(Cor)를 저장하는 레지스터부의 출력은 OR 회로(18)에 의해 에러 인터럽트 신호 ERR0로서 출력된다. 한편, 에러 표시 레지스터(15)는 후술하는 미러 모드시에 사용되는 레지스터부(15A)를 또한 갖는다. 시스템 보드(11)측의 에러 표시 레지스터(15)의 레지스터부(15A)는 생략해도 좋다. 홈 시스템 보드(13)는 컴퓨터 시스템(10)의 파티션을 결정함과 동시에, 상기 에러 인터럽트 신호 ERR2, ERR1, ERR0을 컴퓨터 시스템(10) 내의 각 CPU(14)에 통지하는 회로로 이루어진다.

에러 회피 검출 회로(19)는 미러 모드 시에 프로세서 시스템(11) 내의 에러를 회피할 수 있으면, 대응하는 에러 인터럽트 신호의 에러 레벨을 컴퓨터 시스템(10)의 계속 운용을 허가하는 에러 레벨로 감소시키는 기능을 갖는다. 구체적으로는, 에러 회피 검출 회로(19)는 프로세서 시스템(11) 내의 에러 레벨 ERR2 또는 ERR1의 에러가 프로세서 시스템(12)의 미러링에 의해 회피할 수 있는 것을 검출하 면, 에러 인터럽트 신호 ERR2 또는 ERR1을 에러 인터럽트 신호 ERR0으로서 홈 시스템 보드(13)에 출력한다.

컴퓨터 시스템(10) 내의 각 CPU(14)의 에러 처리 핸들러(14A)는 에러 인터럽트 신호 ERR2 또는 에러 인터럽트 신호 ERR1에 의한 에러 통지를 수신하면, 컴퓨터 시스템(10)을 셧 다운한다. 또한, 각 CPU(14)의 에러 처리 핸들러(14A)는 에러 인터럽트 신호 ERR0에 의한 에러 통지를 수신하면, 정정 가능한 에러 Cor은 ECC 등에 의해 정정 가능하기 때문에 컴퓨터 시스템(10)의 계속 운용을 허가한다.

도 4는 CPU(14)의 소프트웨어 구성을 도시하는 도면이다. 동 도면에 도시하는 바와 같이 CPU(14)의 소프트웨어는 계층 구조를 가지고, 최상층의 오퍼레이팅 시스템(OS: Operating System)의 하부에 SAL(System Abstraction Layer), PAL(Processor Abstraction Layer) 등의 BIOS(Basic Input Output System)를 포함한다. 상기 에러 처리 핸들러(14A)는 SAL에 포함된다.

도 5는 정보 처리 장치의 실시예의 주요부를 도시하는 회로도이다. 동 도면에서 도 3과 동일 부분에는 동일 부호를 붙이고 그 설명은 생략한다.

도 5에 있어서, OR 게이트(16-1, 17-1)는 도 3에 도시하는 시스템 보드(12) 내의 OR 게이트(16, 17)에 대응하고, OR 게이트(16-2, 17-2)는 도 3에 도시하는 시스템 보드(11) 내의 OR 게이트(16, 17)에 대응한다. OR 게이트(18-1)는 도 3에 도시하는 시스템 보드(11, 12) 내의 양쪽의 OR 게이트(18)에 대응한다. AND 게이트(21∼24) 및 인버터(25)는 도 3에 도시하는 에러 회피 검출 회로(19)에 대응한다. 에러 회피 검출 회로(19)에는 컴퓨터 시스템(10)의 동작 모드를 도시하는 모드 신호(Mmode)가 CPU(14)로부터 입력된다. 모드 신호(Mmode)는 예컨대 미러 모드 시에는「1」이 되고, 통상 모드 시에는 「0」이 된다. 또한, 에러 표시 레지스터(15)의 레지스터부(15A)에는 미러 모드 시의 미러링이 에러의 발생에 의해 무너진 것을 나타내는 정보(Mb)가 CPU(14)로부터 설정된다. 이 정보(Mb)는 예컨대 미러링이 무너지면「1」이 되고 미러링이 유지되어 있으면「0」이 된다. 따라서, 모드 신호(Mmode)는 정보(Mb)가 「1」이 된 다음의 에러에서 「1」에서 「0」으로 천이한다. 한편, 시스템 보드(11)측의 에러 표시 레지스터(15)에도 레지스터부(15A)가 설치되는 경우에는 상기 정보(Mb)를 시스템 보드(11)측의 에러 표시 레지스터(15)의 레지스터부(15A)에 설정하고, 이 레지스터부(15A)의 출력을 OR 게이트(18-1)에 입력하도록 해도 좋다.

미러 모드의 경우, 시스템 보드(11)로부터는 에러 레벨이 높은 에러 인터럽트 신호 ERR2 또는 에러 인터럽트 신호 ERR1이 출력되어 있어도 미러링에 의해 시스템 보드(12)에서는 에러를 회피할 수 있는 경우가 있다. 즉, 시스템 보드(12)로부터는 에러 레벨이 낮은 에러 인터럽트 신호 ERR0이 출력된다. 에러가 검출되었다면 회피할 수 있었다고 해도, 에러 회피할 수 있던 것을 인터럽트 신호는 출력함으로써 통지한다. 다만, 에러 인터럽트 신호를 출력하지 않도록 제어할 수는 있다. 이 때문에, 컴퓨터 시스템(10) 내의 각 CPU(14)의 에러 처리 핸들러(14A)를 변경하지 않고 시스템 보드(11)로부터의 에러 통지를 그대로 홈 시스템 보드(13)에 출력하면, 홈 시스템 보드(13)는 시스템 보드(11)로부터 높은 에러 레벨의 에러 통지를 수신하면, 가령 시스템 보드(12)로부터는 낮은 에러 레벨의 에러 통지밖에 받고 있지 않더라도, 통상 모드와 마찬가지로 각 CPU(14)에 대하여 높은 쪽의 에러 레벨의 에러 통지를 행하기 때문에, 컴퓨터 시스템(10)이 셧 다운된다. 그러나, 본 실시예에서는 에러 회피 검출 회로(19)가 프로세서 시스템(11) 내의 에러 레벨 ERR2 또는 ERR1의 에러가 프로세서 시스템(12)의 미러링에 의해 회피할 수 있는 것을 검출하면, 에러 인터럽트 신호 ERR2 또는 ERR1을 에러 인터럽트 신호 ERR0으로서 홈 시스템 보드(13)에 출력하기 때문에, 통상 모드와는 상이한 에러 통지가 행해지게 된다. 따라서, 에러가 발생하더라도 미러링에 의해 컴퓨터 시스템(10)을 셧 다운할 필요가 없게 되면 컴퓨터 시스템의 계속 운용이 가능해진다.

한편, 상기 게이트(16∼18) 및 에러 회피 검출 회로(19)의 적어도 일부를 홈 시스템 보드(13)측에 설치하는 구성으로 해도 되는 것은 물론이다.

도 6은 정보 처리 장치의 하드웨어[시스템 보드(11, 12) 및 홈 시스템 보드(13)]의 처리를 설명하는 흐름도이다. 동 도면에서 단계 S1은 에러가 검출되었는지 여부를 판정한다. 단계 S1의 판정 결과가 YES가 되면, 단계 S2는 에러 표시 레지스터(15) 내의 에러가 발생된 개소에 대응시킨 레지스터부에 검출된 에러 레벨을 설정한다. 단계 S3은 검출된 에러 레벨을 나타내는 에러 인터럽트 신호에 의해 CPU(14)의 에러 처리 핸들러(14A)에 인터럽트를 발생함으로써 에러 통지를 행하고 처리는 종료한다.

한편, 미러 모드는 시스템 보드 단위로 설정해도 좋고, 파티션 단위로 설정해도 좋다.

도 7은 정보 처리 장치의 CPU(14)의 소프트웨어[에러 처리 핸들러(14A)]의 처리를 설명하는 흐름도이다. 동 도면에서 단계 S11은 홈 시스템 보드(13)로부터 에러 인터럽트 신호에 의한 인터럽트가 발생했는지 여부, 즉 에러 통지가 입력되었는지 여부를 판정한다. 단계 S11의 판정 결과가 YES가 되면, 단계 S12는 주지의 방법으로 에러 로그를 입수함과 동시에 에러 개소를 특정한다. 단계 S13은 에러 인터럽트 신호가 ERR0인지 여부를 판정한다. 단계 S13의 판정 결과가 NO이면 단계 S14는 에러 인터럽트 신호가 ERR1 또는 ERR2인지 여부를 판정한다. 단계 S14의 판정 결과가 NO이면 처리는 에러 인터럽트 신호에 대응하는 다른 에러 처리로 진행한다. 한편, 단계 S14의 판정 결과가 YES이면 단계 S15는 컴퓨터 시스템(10)을 셧 다운하고 처리는 종료된다. 또한, 단계 S13의 판정 결과가 YES이면 단계 S16은 에러 표시 레지스터(15)의 레지스터부를 클리어하고 처리는 통상의 에러 처리로 진행함으로써 정정 가능(Correctable)한 에러 레벨(Cor)의 에러가 주지의 방법으로 정정된다.

(산업상 이용 가능성)

본 발명은 통상 모드 및 미러 모드를 갖는 컴퓨터 시스템 등의 정보 처리 장치에서의 에러 통지에 적합하다.

한편, 본 발명은 이하에 부기하는 발명도 포함하는 것이다.

(부기 1)

통상 모드로 동작 가능한 제1 프로세서 시스템 및 미러 모드로 상기 제1 프로세서와 함께 동작 가능한 제2 프로세서 시스템을 구비한 컴퓨터 시스템에서, 상기 제1 및 제2 프로세서 시스템에서 발생된 에러를 상기 제1 및 제2 프로세서 시스템 내의 각 프로세서로 통지하는 에러 통지 방법으로서,

상기 에러를 복수의 에러 레벨들 중 대응하는 에러 레벨로 나타내는 에러 인터럽트 신호를 생성하고,

상기 미러 모드 시에 상기 제1 프로세서 시스템 내의 에러를 회피할 수 있으면 대응하는 에러 인터럽트 신호의 에러 레벨을 감소시키며,

상기 에러 인터럽트 신호를 이용하여 상기 제1 및 제2 프로세서 시스템 내의 각 프로세서에 상기 에러를 통지하는 것을 특징으로 하는 에러 통지 방법.

(부기 2)

상기 미러 모드 시에 상기 에러를 회피할 수 있으면 상기 제2 프로세서 시스템에서 발생된 에러를 나타내는 에러 인터럽트 신호에 기초하여 상기 에러 레벨을 감소시키는 것을 특징으로 하는 부기 1에 기재된 에러 통지 방법.

(부기 3)

상기 미러 모드 시에 상기 에러를 회피할 수 있으면 상기 에러 인터럽트 신호의 에러 레벨을 상기 컴퓨터 시스템의 계속 운용을 허가하는 에러 레벨로 감소시키는 것을 특징으로 하는 부기 1 또는 2에 기재된 에러 통지 방법.

(부기 4)

상기 에러 인터럽트 신호의 생성, 상기 에러 레벨의 감소 및 상기 에러 인터럽트 신호에 의한 에러 통지는 하드웨어에 의해 실행되고, 상기 에러 통지는 각 CPU의 소프트웨어에 대하여 행해지는 것을 특징으로 하는 부기 1∼3 중 어느 하나에 기재된 에러 통지 방법.

(부기 5)

상기 소프트웨어는 시스템 추상화 계층(SAL: System Abstraction Layer) 내의 에러 처리 핸들러인 것을 특징으로 하는 부기 4에 기재된 에러 통지 방법.

(부기 6)

통상 모드로 동작 가능한 제1 프로세서 시스템과,

미러 모드로 상기 제1 프로세서와 함께 동작 가능한 제2 프로세서 시스템과,

상기 제1 및 제2 프로세서 시스템의 각각은 내부에서 발생된 에러를 복수의 에러 레벨들 중 대응하는 에러 레벨로 저장하는 저장 수단을 포함하며,

상기 저장 수단의 출력에 기초하여 대응하는 에러 레벨의 에러 인터럽트 신호를 생성하는 제1 회로와,

상기 미러 모드 시에 상기 제1 프로세서 시스템 내의 에러를 회피할 수 있으면, 대응하는 에러 인터럽트 신호의 에러 레벨을 감소시키는 제2 회로와,

상기 에러 인터럽트 신호를 이용하여 상기 제1 및 제2 프로세서 시스템 내의 각 프로세서에 상기 에러를 통지하는 제3 회로를 구비한 것을 특징으로 하는 정보 처리 장치.

(부기 7)

상기 제2 회로는 상기 미러 모드 시에 상기 에러를 회피할 수 있으면 상기 제2 프로세서 시스템에서 발생된 에러를 나타내는 에러 인터럽트 신호에 기초하여 상기 에러 레벨을 감소시키는 것을 특징으로 하는 부기 6에 기재된 정보 처리 장치.

(부기 8)

상기 제2 회로는 상기 미러 모드 시에 상기 에러를 회피할 수 있으면 상기 에러 인터럽트 신호의 에러 레벨을 상기 컴퓨터 시스템의 계속 운용을 허가하는 에러 레벨로 감소시키는 것을 특징으로 하는 부기 6 또는 7에 기재된 정보 처리 장치.

(부기 9)

상기 저장 수단은 상기 미러 모드 시의 미러링이 에러의 발생에 의해 무너진 것을 나타내는 정보도 저장하는 것을 특징으로 하는 부기 6 내지 8 중 어느 하나에 기재된 정보 처리 장치.

(부기 10)

상기 제2 회로는 상기 저장 수단의 출력과 상기 미러 모드를 나타내는 모드 신호에 기초하여 상기 대응하는 에러 인터럽트 신호의 에러 레벨을 감소시키는 것을 특징으로 하는 부기 6 내지 9 중 어느 하나에 기재된 정보 처리 장치.

(부기 11)

상기 제3 회로는 상기 에러 통지를 각 CPU의 소프트웨어에 대하여 행하는 것을 특징으로 하는 부기 6 내지 10 중 어느 하나에 기재된 정보 처리 장치.

(부기 12)

상기 소프트웨어는 시스템 추상화 계층(SAL: System Abstraction Layer) 내의 에러 처리 핸들러인 것을 특징으로 하는 부기 11에 기재된 정보 처리 장치.

(부기 13)

상기 제3 회로는 상기 컴퓨터 시스템의 파티션을 결정하는 것을 특징으로 하 는 부기 6 내지 12 중 어느 하나에 기재된 정보 처리 장치.

이상, 본 발명을 실시예에 따라 설명하였지만, 본 발명은 상기 실시예로 한정되는 것은 아니며, 여러 가지의 변형 및 개량이 가능한 것은 말할 것도 없다.

이상, 발명에 따르면 통상 모드 및 미러 모드에 있어서 최적의 에러 통지를 행할 수 있는 에러 통지 방법 및 정보 처리 장치를 실현할 수 있다.

Claims

통상 모드로 동작 가능한 제1 프로세서 시스템 및 미러 모드로 상기 제1 프로세서와 함께 동작 가능한 제2 프로세서 시스템을 구비한 컴퓨터 시스템에서, 상기 제1 및 제2 프로세서 시스템에서 발생된 에러를 상기 제1 및 제2 프로세서 시스템 내의 각 프로세서로 통지하는 에러 통지 방법으로서,

상기 에러를 복수의 에러 레벨들 중 대응하는 에러 레벨로 나타내는 에러 인터럽트 신호를 생성하는 단계와;

상기 미러 모드 시에 상기 제1 프로세서 시스템 내의 에러를 회피할 수 있으면 대응하는 에러 인터럽트 신호의 에러 레벨을 감소시키는 단계와;

상기 에러 인터럽트 신호를 이용하여 상기 제1 및 제2 프로세서 시스템 내의 각 프로세서에 상기 에러를 통지하는 단계

를 포함하는 것을 특징으로 하는 에러 통지 방법.
제1항에 있어서, 상기 미러 모드 시에 상기 에러를 회피할 수 있으면 상기 제2 프로세서 시스템에서 발생된 에러를 나타내는 에러 인터럽트 신호에 기초하여 상기 에러 레벨을 감소시키는 것을 특징으로 하는 에러 통지 방법.
제1항 또는 제2항에 있어서, 상기 미러 모드 시에 상기 에러를 회피할 수 있으면 상기 에러 인터럽트 신호의 에러 레벨을 상기 컴퓨터 시스템의 계속 운용을 허가하는 에러 레벨로 감소시키는 것을 특징으로 하는 에러 통지 방법.
제1항 또는 제2항에 있어서, 상기 에러 인터럽트 신호의 생성, 상기 에러 레벨의 감소 및 상기 에러 인터럽트 신호에 의한 에러 통지는 하드웨어에 의해 실행되고, 상기 에러 통지는 각 CPU의 소프트웨어에 대하여 행해지는 것을 특징으로 하는 에러 통지 방법.
통상 모드로 동작 가능한 제1 프로세서 시스템과;

미러 모드로 상기 제1 프로세서와 함께 동작 가능한 제2 프로세서 시스템과;

상기 제1 및 제2 프로세서 시스템의 각각은 내부에서 발생된 에러를 복수의 에러 레벨들 중 대응하는 에러 레벨로 저장하는 저장 수단을 포함하며,

상기 저장 수단의 출력에 기초하여 대응하는 에러 레벨의 에러 인터럽트 신호를 생성하는 제1 회로와;

상기 미러 모드 시에 상기 제1 프로세서 시스템 내의 에러를 회피할 수 있으면 대응하는 에러 인터럽트 신호의 에러 레벨을 감소시키는 제2 회로와;

상기 에러 인터럽트 신호를 이용하여 상기 제1 및 제2 프로세서 시스템 내의 각 프로세서에 상기 에러를 통지하는 제3 회로

를 구비하는 것을 특징으로 하는 정보 처리 장치.
제5항에 있어서, 상기 제2 회로는 상기 미러 모드 시에 상기 에러를 회피할 수 있으면 상기 제2 프로세서 시스템에서 발생된 에러를 나타내는 에러 인터럽트 신호에 기초하여 상기 에러 레벨을 감소시키는 것을 특징으로 하는 정보 처리 장치.
제5항 또는 제6항에 있어서, 상기 제2 회로는 상기 미러 모드 시에 상기 에러를 회피할 수 있으면 상기 에러 인터럽트 신호의 에러 레벨을 컴퓨터 시스템의 계속 운용을 허가하는 에러 레벨로 감소시키는 것을 특징으로 하는 정보 처리 장치.
제5항 또는 제6항에 있어서, 상기 저장 수단은 상기 미러 모드 시의 미러링이 에러의 발생에 의해 무너진 것을 나타내는 정보도 저장하는 것을 특징으로 하는 정보 처리 장치.
제5항 또는 제6항에 있어서, 상기 제2 회로는 상기 저장 수단의 출력과 상기 미러 모드를 나타내는 모드 신호에 기초하여 상기 대응하는 에러 인터럽트 신호의 에러 레벨을 감소시키는 것을 특징으로 하는 정보 처리 장치.
제5항 또는 제6항에 있어서, 상기 제3 회로는 상기 에러 통지를 각 CPU의 소프트웨어에 대하여 행하는 것을 특징으로 하는 정보 처리 장치.