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KR100745681B1 - Apparatus and method for making broadcast stream data into Internet Protocol packet - Google Patents

Apparatus and method for making broadcast stream data into Internet Protocol packet Download PDF

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KR100745681B1
KR100745681B1 KR1020060049070A KR20060049070A KR100745681B1 KR 100745681 B1 KR100745681 B1 KR 100745681B1 KR 1020060049070 A KR1020060049070 A KR 1020060049070A KR 20060049070 A KR20060049070 A KR 20060049070A KR 100745681 B1 KR100745681 B1 KR 100745681B1
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한국전자통신연구원
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Abstract

본 발명은 홈서버에서 튜너를 통해 수신되는 방송 스트림을 IP 네트워크가 구축되어 있는 홈네트워크 환경에서 댁내의 여러 방으로 다수 채널의 방송 스트림을 IP 패킷화하여 전달하기 위한 방송 스트림 데이터를 인터넷 프로토콜 패킷화하는 장치 및 그 방법에 관한 것으로서, 다수의 방송 채널로부터 방송 스트림을 수신하는 방송 수신 튜너부; 상기 방송 수신 튜너부로부터 수신되는 방송 스트림들을 각각 IP(Internet Protocol) 패킷화를 수행하고, 다수 튜너에서의 방송 채널 선택을 위한 튜너의 제어 신호를 출력하는 프로세싱부; 상기 방송 수신 튜너부로부터 수신한 방송 스트림을 튜너의 채널 제어 메시지에 따라 해당 처리부에서 수신하도록 제어하는 인터페이스 변환 FPGA(Field Programmable Gate Array)부; 및 PCI(Peripheral Component Interconnect) 인터페이스만을 갖는 상기 프로세싱부와 SPI 인터페이스 및 I2C 인터페이스만을 지원하는 상기 방송 수신 튜너부간의 인터페이싱을 제공하는 PCI 버스/로컬버스 변환부를 포함하여 구성된다.The present invention provides an internet protocol packetization of broadcast stream data for delivering a broadcast packet received through a tuner from a home server to an IP packet in a home network environment in which an IP network is established. An apparatus and method thereof, comprising: a broadcast reception tuner unit configured to receive broadcast streams from a plurality of broadcast channels; A processing unit which performs IP (Internet Protocol) packetization of the broadcast streams received from the broadcast receiving tuner unit and outputs a control signal of a tuner for selecting a broadcast channel in a plurality of tuners; An interface conversion field programmable gate array (FPGA) unit configured to control a broadcast stream received from the broadcast reception tuner unit to be received by a corresponding processor according to a channel control message of the tuner; And a PCI bus / local bus converter for providing an interface between the processing unit having only a Peripheral Component Interconnect (PCI) interface and the broadcast reception tuner unit supporting only an SPI interface and an I2C interface.

튜너, IP화, 패킷, 방송, 홈서버, 홈네트워크 Tuner, IPization, Packet, Broadcasting, Home Server, Home Network

Description

방송 스트림 데이터를 인터넷 프로토콜 패킷화하는 장치 및 그 방법 {Apparatus and method for making broadcast stream data into Internet Protocol packet} Apparatus and method for making broadcast stream data into Internet Protocol packet

도 1은 본 발명의 바람직한 실시예에 따라 방송 스트림 데이터를 IP 패킷화 하는 장치에 관한 블록도,1 is a block diagram of an apparatus for IP packetizing broadcast stream data according to a preferred embodiment of the present invention;

도 2는 도 1에 도시된 인터페이스 변환을 위해 사용되는 프로그램 가능 소자(FPGA)의 내부 구성에 관한 상세 블록도,FIG. 2 is a detailed block diagram of an internal configuration of a programmable element (FPGA) used for the interface conversion shown in FIG. 1;

도 3은 본 발명에 따라 방송 스트림 데이터를 IP 패킷화하는 방법에 관한 흐름도.3 is a flowchart of a method for IP packetizing broadcast stream data according to the present invention;

*도면의 주요 부분에 대한 부호의 설명** Description of the symbols for the main parts of the drawings *

100 : 프로세싱부 200 : PCI 버스/로컬 버스 변환부100: processing unit 200: PCI bus / local bus conversion unit

300 : 인터페이스 변환 FPGA부 400 : 방송 수신 튜너부300: interface conversion FPGA unit 400: broadcast receiving tuner unit

410, 420, 430 : 튜너 500 : PCI 버스 인터페이스410, 420, 430: Tuner 500: PCI bus interface

501 : 로컬 버스 인터페이스501 local bus interface

502, 503, 504 : SPI 인터페이스502, 503, 504: SPI interface

502-1, 503-1, 504-1 : I2C 시리얼 제어 신호들502-1, 503-1, 504-1: I2C serial control signals

본 발명은 홈서버에서 튜너를 통해 수신되는 방송 스트림을 IP(Internet Protocol; 이하 ‘IP'라 칭함) 네트워크가 구축되어 있는 홈네트워크 환경에서 댁내의 여러 방으로 다수 채널의 방송 스트림을 IP 패킷화하여 전달하기 위한 방송 스트림 데이터 인터넷 프로토콜 패킷화 장치 및 그 방법에 관한 것이다.According to the present invention, a broadcast stream received through a tuner in a home server is IP packetized to a plurality of channels in a home network environment in a home network environment in which an IP (Internet Protocol) network is constructed. An apparatus and method for packetizing broadcast stream data internet protocol for delivery.

홈 네트워크 방송 스트리밍 전송 기술 분야에서의 종래기술 현황은 튜너로부터 수신되는 방송 스트림은 동일한 시스템 내에서만 디코딩과정을 통해 시청할 수 있도록 되어 있다. 그리고, 방송 분배를 위한 기능을 갖는 다수 튜너로 구성된 홈서버 시스템은 해당 튜너의 수 만큼 PCI 리소스 및 방송 스트림 획득을 위한 별도의 디코더 칩들이 사용되어 방송 스트림 획득 및 튜너를 제어하고 있는 실정이다.The state of the art in the field of home network broadcast streaming transmission technology is that the broadcast stream received from the tuner can be viewed through the decoding process only in the same system. In addition, a home server system including a plurality of tuners having a function for broadcasting distribution is used to control broadcast stream acquisition and tuners by using separate decoder chips for acquiring PCI resources and broadcast streams as many tuners as the corresponding tuners.

따라서 튜너 별로 디코더 칩들을 구비해야 함에 따라 제작원가가 상승되고, 시스템에 불필요한 부하를 주게 되어 성능을 떨어뜨리는 문제점이 있다.Therefore, as the decoder chips need to be provided for each tuner, the manufacturing cost is increased, and an unnecessary load is placed on the system, thereby degrading performance.

본 발명은 상기의 문제점을 해결하기 위한 것으로서, 본 발명의 제 1 목적은 다수의 튜너로부터 수신되는 방송 스트림 데이터를 인터넷 프로토콜 패킷화하는 장치를 제공하는데 있다.SUMMARY OF THE INVENTION The present invention has been made to solve the above problems, and a first object of the present invention is to provide an apparatus for packetizing broadcast protocol data received from a plurality of tuners.

본 발명의 제 2 목적은 다수의 튜너로부터 수신되는 방송 스트림 데이터를 인터넷 프로토콜 패킷화하는 방법을 제공하는데 있다.A second object of the present invention is to provide a method of packetizing broadcast protocol data received from a plurality of tuners.

상기의 목적을 달성하기 위한 본 발명의 제 1 목적에 따른 방송 스트림 데이터 인터넷 프로토콜 패킷화 장치는 다수의 방송 채널로부터 방송 스트림을 수신하는 방송 수신 튜너부; 상기 방송 수신 튜너부로부터 수신되는 방송 스트림들을 각각 IP(Internet Protocol) 패킷화를 수행하고, 다수 튜너에서의 방송 채널 선택을 위한 튜너의 제어 신호를 출력하는 프로세싱부; 상기 방송 수신 튜너부로부터 수신한 방송 스트림을 튜너의 채널 제어 메시지에 따라 해당 처리부에서 수신하도록 제어하는 인터페이스 변환 FPGA(Field Programmable Gate Array)부; 및 PCI(Peripheral Component Interconnect) 인터페이스만을 갖는 상기 프로세싱부와 SPI 인터페이스 및 I2C 인터페이스만을 지원하는 상기 방송 수신 튜너부간의 인터페이싱을 제공하는 PCI 버스/로컬버스 변환부를 포함한다.In accordance with a first aspect of the present invention, there is provided a broadcast stream data internet protocol packetization apparatus comprising: a broadcast reception tuner unit configured to receive broadcast streams from a plurality of broadcast channels; A processing unit which performs IP (Internet Protocol) packetization of the broadcast streams received from the broadcast receiving tuner unit and outputs a control signal of a tuner for selecting a broadcast channel in a plurality of tuners; An interface conversion field programmable gate array (FPGA) unit configured to control a broadcast stream received from the broadcast reception tuner unit to be received by a corresponding processor according to a channel control message of the tuner; And a PCI bus / local bus converter for providing an interface between the processing unit having only a Peripheral Component Interconnect (PCI) interface and the broadcast reception tuner unit supporting only an SPI interface and an I2C interface.

상기 프로세싱부와 상기 PCI 버스/로컬 버스 변환부는 PCI 버스 인터페이스에 의해 정합되는 것을 특징으로 한다.The processing unit and the PCI bus / local bus converter may be matched by a PCI bus interface.

상기 PCI 버스/로컬 버스 변환부와 상기 인터페이스 변환 FPGA부는 로컬 버스 인터페이스에 의해 정합되는 것을 특징으로 한다.The PCI bus / local bus converter and the interface converter FPGA may be matched by a local bus interface.

상기 인터페이스 변환 FPGA부와 상기 방송 수신 튜너부는 SPI(Synchronous Parallel Interface)인터페이스에 의해 정합되는 것을 특징으로 한다.The interface conversion FPGA unit and the broadcast reception tuner unit is matched by a synchronous parallel interface (SPI) interface.

상기 인터페이스 변환 FPGA부는 다수의 튜너를 제어하기 위해 입력되는 제어 신호를 I2C(IIC, Inter-Integrated Circuit) 정합부를 통해 수신하여 튜너에서 인식할 수 있는 신호로 변환하여 다수의 튜너부로 송신하는 것을 특징으로 한다.The interface conversion FPGA unit receives an input control signal for controlling a plurality of tuners through an I2C (IIC, Inter-Integrated Circuit) matching unit, converts the signal into a signal that can be recognized by the tuner, and transmits it to the plurality of tuners. do.

상기 인터페이스 변환 FPGA부는 PCI 버스/로컬 버스 변환부로부터 수신되는 해당 튜너 채널 선택신호에 대해 각각의 레지스터에 기록된 정보를 바탕으로 I2C 버스를 구동시켜 채널 선택을 위한 튜너 내부의 레지스터 값을 변경하는 것을 특징으로 한다.The interface conversion FPGA unit drives the I2C bus based on the information recorded in each register for the corresponding tuner channel selection signal received from the PCI bus / local bus conversion unit to change the register value inside the tuner for channel selection. It features.

상기 인터페이스 변환 FPGA부는 방송 스트림 버퍼링을 위한 내부 메모리; 8비트의 방송 스트림을 32비트 내부 메모리에 쌓기 위한 비트 변환 및 버퍼 제어기; 다수의 튜너부로부터 데이터를 8비트로 수신하는 8비트 SPI 정합부; 채널 제어를 위한 값이 저장되는 I2C 제어 레지스터들; 및 I2C 레지스터들 및 각 칩들을 정합하는 I2C 정합부를 더 포함함을 특징으로 한다.The interface conversion FPGA unit internal memory for buffering the broadcast stream; A bit conversion and buffer controller for stacking 8-bit broadcast streams in 32-bit internal memory; An 8-bit SPI matching unit receiving 8 bits of data from the plurality of tuners; I2C control registers storing a value for channel control; And an I2C matching unit for matching the I2C registers and the respective chips.

상기 목적 달성하기 위한 본 발명의 제 2 목적에 따른 방송 스트림 데이터를 인터넷 프로토콜 패킷화하는 방법은 해당 채널이 설정된 튜너들로부터 8비트 단위로 방송 스트림을 전송받는 단계; 입력된 8비트의 방송 스트림 데이터를 8비트/32비트 변환 및 버퍼 제어기의 제어신호에 따라 32비트의 내부 메모리에 쌓는 단계; 일정 량(1 프레임)의 방송 스트림이 32비트 내부 메모리에 쌓이면, 인터페이스 변환 FPGA부의 메모리로 저장하는 단계; 인터페이스 변환 FPGA부의 내부 메모리에서 저장된 방송 스트림을 읽는 단계; 및 읽은 방송 스트림을 IP 패킷화하는 단계를 포함한다.According to a second aspect of the present invention, there is provided a method of packetizing broadcast protocol data into an Internet protocol packet, the method comprising: receiving a broadcast stream in units of 8 bits from tuners having corresponding channels; Stacking the input 8-bit broadcast stream data into a 32-bit internal memory according to 8-bit / 32-bit conversion and a control signal of a buffer controller; Storing a predetermined amount (1 frame) of broadcast streams in a 32-bit internal memory, storing them in a memory of an interface conversion FPGA unit; Reading a broadcast stream stored in an internal memory of the interface conversion FPGA unit; And IP packetizing the read broadcast stream.

상기 일정 량(1 프레임)의 방송 스트림이 32비트 내부 메모리에 쌓이면, 인 터페이스 변환 FPGA부의 메모리로 저장하는 단계에서, 32비트 내부 메모리에 방송 스트림이 1 프레임 쌓이면 PCI/로컬 버스 변환부로 알리는 단계; 로컬 버스 인터럽트 및 PCI 버스 인터럽트를 통하여 프로세싱부에 읽어갈 방송 스트림이 저장되었음을 알리는 단계; 및 인터페이스 변환 FPGA부의 내부 레지스터를 읽어 인터럽트를 발생시킨 로컬 버스 스페이스를 찾는 단계를 더 포함함을 특징으로 한다.When the predetermined amount (1 frame) of the broadcast stream is stored in the 32-bit internal memory, storing in the memory of the interface conversion FPGA unit, if the broadcast stream is accumulated 1 frame in the 32-bit internal memory to notify the PCI / local bus converter ; Notifying, by the local bus interrupt and the PCI bus interrupt, that the broadcast stream to be read is stored in the processing unit; And reading an internal register of the interface conversion FPGA unit to find a local bus space that has generated an interrupt.

이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다.Hereinafter, with reference to the accompanying drawings, it will be described in detail a preferred embodiment of the present invention.

본 발명은 멀티 룸 환경의 홈네트워크 환경에서 통신, 방송 융합 서비스를 위하여 홈서버에서 수신되는 방송 스트림을 다수의 방으로 IP 네트워크를 통하여 전달하도록 하며, 이를 위해 다수 튜너로 구성된 홈서버에서 방송 스트림을 수신하기 위한 시스템 구성 및 그 제어 방법에 관한 것이다. The present invention transmits a broadcast stream received from a home server to a plurality of rooms through an IP network for communication and broadcast convergence services in a home network environment of a multi-room environment. It relates to a system configuration for receiving and a control method thereof.

본 발명의 방송 스트림 획득을 위한 시스템은 홈서버의 프로세서에서 하나의 PCI 버스 리소스만을 사용하여 다수 튜너로부터의 방송 스트림의 획득이 가능하도록 한다. The system for acquiring broadcast streams of the present invention enables the acquisition of broadcast streams from multiple tuners using only one PCI bus resource in the processor of the home server.

도 1은 본 발명의 바람직한 실시예에 따른 방송 스트림 데이터 IP 패킷화 장치에 관한 블록도이다. 도 1을 참조하면, 본 발명에 따른 방송 미디어 보드는 프로세싱부(100), PCI(Peripheral Component Interconnect) 버스/로컬 버스 변환부(200), 인터페이스 변환 FPGA(Field Programmable Gate Array)부(300), 방송 수신 튜너부(400)를 포함한다.1 is a block diagram of an apparatus for packetizing broadcast stream data IP according to an embodiment of the present invention. Referring to FIG. 1, the broadcasting media board according to the present invention includes a processing unit 100, a Peripheral Component Interconnect (PCI) bus / local bus converter 200, an interface conversion Field Programmable Gate Array (FPGA) unit 300, And a broadcast reception tuner unit 400.

상기 프로세싱부(100)와 PCI 버스/로컬 버스 변환부(200)는 PCI 버스 인터페이스(500)를 통해 정합된다.The processing unit 100 and the PCI bus / local bus converter 200 are matched through the PCI bus interface 500.

상기 PCI 버스/로컬 버스 변환부(200)와 인터페이스 변환 FPGA부(300)는 로컬 버스 인터페이스(501)를 통해 정합된다.The PCI bus / local bus converter 200 and the interface converter FPGA 300 are matched through a local bus interface 501.

상기 인터페이스 변환 FPGA부(300)와 방송 수신 튜너부(400)는 각 채널별로 SPI 인터페이스(502,503,504)를 통해 정합된다.The interface conversion FPGA unit 300 and the broadcast reception tuner unit 400 are matched through SPI interfaces 502, 503, 504 for each channel.

프로세싱부(100)는 방송 수신 튜너부(400)로부터 수신되는 방송 스트림의 댁내 분배를 위하여 IP 패킷화를 수행하고, 다수 튜너에서의 방송 채널 선택을 위한 튜너의 제어 신호를 출력한다.The processing unit 100 performs IP packetization for premises distribution of a broadcast stream received from the broadcast reception tuner unit 400, and outputs a control signal of a tuner for selecting a broadcast channel in a plurality of tuners.

PCI 버스/로컬 버스 변환부(200)는 PCI 인터페이스만을 갖는 프로세싱부(100)와 SPI 인터페이스 및 I2C 인터페이스만을 지원하는 방송 수신 튜너부(400)간의 정합을 위해 필요하다. 즉, PCI 버스 인터페이스(500)를 갖고 있는 프로세싱부(100)의 신호를 로컬 버스 인터페이스(501)로 변환하여 주소 공간(321, 331, 341)에 따라 여러 개의 로컬 버스 주소 공간을 이용하여 각각의 디바이스 제어가 가능하도록 한다.The PCI bus / local bus converter 200 is required for matching between the processing unit 100 having only the PCI interface and the broadcast receiving tuner unit 400 supporting only the SPI interface and the I2C interface. That is, the signal of the processing unit 100 having the PCI bus interface 500 is converted into the local bus interface 501 and each of the plurality of local bus address spaces is used according to the address spaces 321, 331, and 341. Enable device control.

인터페이스 변환 FPGA부(300)는 다수의 방송 수신 튜너(410,420,430)로 구성되는 방송 수신 튜너부(400)로부터 SPI(Synchronous Parallel Interface)인터페이스(502,503,504)를 통해 입력되는 방송 스트림을 로컬 버스 인터페이스(501)를 통해 PCI/로컬버스 변환부(200)로 정합시키는데 필요하다. 또한 로컬 버스를 통해 다수 튜너를 제어하기 위해 입력되는 제어 신호를 I2C(IIC, Inter-Integrated Circuit 이하 ??I2C'라 칭함) 정합부(360)를 통해 튜너에서 인식할 수 있는 신호로 변환하여 다수 튜너로 송신한다. The interface conversion FPGA unit 300 converts the broadcast stream inputted through the SPI (Synchronous Parallel Interface) interface 502, 503, 504 from the broadcast reception tuner 400 including a plurality of broadcast reception tuners 410, 420, 430 to the local bus interface 501. It is necessary to match to the PCI / local bus converter 200 through. In addition, the control signal input to control the multiple tuners through the local bus is converted into a signal recognizable by the tuner through an I2C (IIC, Inter-Integrated Circuit hereinafter ?? I2C ') matching unit 360. Send to the tuner.

I2C는 Inter-IC라고도 불리는 I2C는 집적회로들 간의 통신 링크를 제공하는 두 가닥 선의 양방향 직렬 버스이다. I2C는 오늘날, 내장 응용을 위한 사실상의 표준 솔루션이 되었다. I2C 버스에는 표준, 고속 및 초고속 등 속도에 따라 세 가지 데이터 전송 모드가 있는데, 표준 모드는 100 Kbps, 고속은 400 Kbps, 그리고 초고속 모드에서는 최고 3.4 Mbps의 속도를 지원한다. 이 세 가지 모두 하위 호환성을 갖는다. I2C, also called Inter-IC, is a two-wire, bidirectional serial bus that provides a communication link between integrated circuits. I2C is today the de facto standard solution for embedded applications. There are three data transfer modes on the I2C bus, including standard, high speed and ultra high speed, with 100 Kbps for standard mode, 400 Kbps for high speed, and up to 3.4 Mbps in ultra high speed mode. All three have backward compatibility.

방송 수신 튜너부(400)는 다수의 방송 스트림 수신을 위한 튜너 1, 튜너 2, 튜너 3(410, 420, 430)로 구성된다.The broadcast reception tuner unit 400 includes a tuner 1, a tuner 2, and a tuner 3 410, 420, and 430 for receiving a plurality of broadcast streams.

상기 인터페이스 변환 FPGA부(300)에 관하여 상세히 설명하면 다음과 같다.The interface conversion FPGA unit 300 will be described in detail as follows.

도 2는 도 1에 도시된 인터페이스 변환을 위해 사용되는 프로그램 가능 소자(FPGA)의 내부 구성에 관한 상세 블록도이다.FIG. 2 is a detailed block diagram of an internal configuration of a programmable device (FPGA) used for the interface conversion shown in FIG. 1.

도 2를 참조하면, 인터페이스 변환 FPGA부(300)는 내부적으로 로컬 버스 인터페이스 제어부(310)와, 방송 스트림 버퍼링을 위한 내부 메모리(321-1, 331-1, 343-1), 8비트의 방송 스트림을 32비트 내부 메모리에 쌓기 위한 비트 변환 및 버퍼 제어기(322, 332, 342), 8비트 SPI 정합부(323, 333, 343), 및 I2C 제어를 위한 레지스터들(350)및 I2C 정합부(360)를 더 포함한다.Referring to FIG. 2, the interface conversion FPGA unit 300 internally includes a local bus interface controller 310, internal memories 321-1, 331-1, and 343-1 for broadcasting stream buffering, and 8-bit broadcasting. Bit conversion and buffer controllers 322, 332 and 342 for stacking streams in 32-bit internal memory, 8-bit SPI matching units 323, 333 and 343, and registers 350 and I2C matching units for I2C control ( 360).

상기 인터페이스 변환 FPGA부(300)는 외부적으로 로컬 버스 인터페이스(501) 및 SPI 인터페이스(502, 503, 504) 및 I2C 시리얼 버스 인터페이스(502-1, 503-1, 504-1)를 지원한다.The interface conversion FPGA unit 300 externally supports the local bus interface 501, the SPI interfaces 502, 503, and 504 and the I2C serial bus interfaces 502-1, 503-1, and 504-1.

프로세싱부(100)에서 방송 스트림의 분배를 위해 특정 튜너를 선택하여 해당 튜너의 채널을 선택하기 위해서는 PCI 버스, 로컬 버스를 거쳐 인터페이스 변환 FPGA부(300)의 I2C용 제어 레지스터들에 채널 제어를 위한 필요한 값을 기록한다.In order to select a specific tuner for distribution of a broadcast stream and select a channel of the tuner, the processing unit 100 controls a channel for I2C control registers of the interface conversion FPGA unit 300 through a PCI bus and a local bus. Record the required value.

그러면, FPGA부(300)에서는 이 레지스터에 기록된 정보를 바탕으로 I2C 버스를 구동시켜 채널 선택을 위한 튜너 내부의 레지스터 값을 변경할 수 있다.Then, the FPGA unit 300 may change the register value inside the tuner for channel selection by driving the I2C bus based on the information recorded in this register.

상세한 동작을 살펴보면, SPI 버스 인터페이스(502, 503, 504)를 통해 튜너로부터 획득된 방송 스트림을 튜너별로 할당된 로컬 버스 인터페이스의 주소 공간을 갖는 내부 메모리(321-1, 331-1, 341-1)에 저장한 후, 일정한 량의 방송 스트림이 쌓이면 프로세서부터 알려 PCI 버스 및 로컬 버스로 이어지는 인터페이스를 통해 방송 스트림이 프로세싱부(100)에 전달하도록 한다.Looking at the detailed operation, the internal memory (321-1, 331-1, 341-1) having the address space of the local bus interface assigned to each tuner broadcast stream obtained from the tuner through the SPI bus interface (502, 503, 504) After storing a predetermined amount of broadcast streams, the broadcast streams are transmitted to the processing unit 100 through an interface leading to the PCI bus and the local bus when a predetermined amount of broadcast streams are accumulated.

튜너 제어를 위해 별도의 로컬 버스를 통해 입력되는 프로세싱부(100)로부터의 제어 메시지가 내부 I2C 제어 레지스터(351), 어드레스 레지스터(352) 및 데이터 레지스터(353)에 저장되면 이를 바탕으로 I2C 시리얼 인터페이스(502-1, 503-1, 504-1) 신호를 통해 튜너들(410, 420, 430)의 채널 제어를 한다.When the control message from the processing unit 100 input through the separate local bus for tuner control is stored in the internal I2C control register 351, the address register 352, and the data register 353, the I2C serial interface is based on this. Channel control of the tuners 410, 420, and 430 is performed through the signals 502-1, 503-1, and 504-1.

상기와 같은 구성을 갖는 본 발명의 방송 스트림을 획득하여 IP 패킷화하는 과정은 다음과 같이 수행된다.The process of acquiring and IP packetizing the broadcast stream of the present invention having the above configuration is performed as follows.

도 3은 본 발명에 따른 방송 스트림 데이터 IP 패킷화 방법에 관한 흐름도이다. 3 is a flowchart illustrating a broadcast stream data IP packetization method according to the present invention.

도 3을 참조하면, 해당 채널이 설정된 튜너(410,420,430 중 410이라고 가정) 로부터 방송 스트리임을 전송받아 SPI 인터페이스(502)를 통해 8비트 SPI 정합부(323)에 의해 정합되어 방송 스트림이 인터페이스 변환 FPGA부로 입력된다(S10).Referring to FIG. 3, a broadcast stream is received from a tuner (assuming 410 of 410, 420, and 430) of a corresponding channel, is matched by an 8-bit SPI matching unit 323 through an SPI interface 502, and a broadcast stream is transferred to an interface conversion FPGA unit. It is input (S10).

SPI 인터페이스(502)로부터 입력된 8비트의 방송 스트림 데이터를 FIFO 또는 DPRAM(321-1)으로 구성되는 32비트의 내부 메모리(321)에 8비트/32비트 변환 및 버퍼 제어기(322)의 제어에 따라 쌓는다(S20).The 8-bit broadcast stream data input from the SPI interface 502 is converted into an 8-bit / 32-bit conversion and buffer controller 322 into a 32-bit internal memory 321 composed of FIFO or DPRAM 321-1. Stack along (S20).

일정한 량(1 프레임)의 방송 스트림이 32비트 내부 메모리(321)에 쌓이면 PCI/로컬 버스 변환부(200)로 인터럽트를 발생시켜 알리게 된다(S30).  When a predetermined amount (1 frame) of broadcast streams are accumulated in the 32-bit internal memory 321, the PCI / local bus converter 200 generates an interrupt and notifies (S30).

다음으로 로컬 버스 인터럽트 및 PCI 버스 인터럽트를 통하여 프로세싱부(100)에 읽어갈 방송 스트림이 저장되었음을 알린다(S40).Next, it notifies that the broadcast stream to be read to the processing unit 100 is stored through the local bus interrupt and the PCI bus interrupt (S40).

이후, 인터페이스 변환 FPGA부(300)의 내부 레지스터(370)를 읽어 인터럽트를 발생시킨 로컬 버스 스페이스를 찾고(S50), 이를 바탕으로 인터페이스 변환 FPGA부(300)의 내부 메모리(321)에서 저장된 방송 스트림을 읽어간다(S60).Subsequently, the local bus space where the interrupt is generated by reading the internal register 370 of the interface conversion FPGA unit 300 is found (S50), and the broadcast stream stored in the internal memory 321 of the interface conversion FPGA unit 300 is based on this. Read (S60).

이어서, 프로세싱부(100)에서는 읽은 방송 스트림을 IP 패킷화하여 댁내의 다른 방송 클라이언트에 IP 네트워크를 통하여 전달한다(S70).Subsequently, the processing unit 100 converts the read broadcast stream into IP packets and delivers them to other broadcast clients in the home via the IP network (S70).

따라서 방송 스트림 데이터 인터넷 프로토콜 패킷화 장치 및 그 방법은 프로세서 기반의 홈서버 시스템에서 방송 분배를 위한 방송 스트림의 IP 화를 위하여 PCI버스 인터페이스만을 갖는 프로세서에서 I2C 인터페이스를 갖는 다수의 튜너들의 제어가 가능하도록 하고, PCI 버스 인터페이스만을 갖는 프로세서에서 PCI 리소스를 하나만 사용하여 SPI 인터페이스를 통해 입력되는 다수의 튜너로부터의 방송 스트림을 획득하는 방법을 제공하며 이를 통해 댁내에서의 IP 네트워크를 통한 방 송 스트림의 댁내 분배가 가능하도록 한다.Accordingly, the apparatus and method for packetizing a broadcast stream data internet protocol enable control of a plurality of tuners having an I2C interface in a processor having only a PCI bus interface for IP conversion of a broadcast stream for broadcast distribution in a processor-based home server system. In addition, the present invention provides a method for acquiring broadcast streams from a plurality of tuners input through an SPI interface using only one PCI resource in a processor having only a PCI bus interface. To make it possible.

이상 본 발명에 대하여 그 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 기술적 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시켜 실시할 수 있음을 이해할 수 있을 것이다. 따라서, 본 발명의 앞으로의 실시예들의 변경은 본 발명의 기술을 벗어날 수 없을 것이다.Although the present invention has been described above with reference to its preferred embodiments, those skilled in the art will variously modify the present invention without departing from the spirit and scope of the invention as set forth in the claims below. And can be practiced with modification. Accordingly, modifications to future embodiments of the present invention will not depart from the technology of the present invention.

이상 설명한 바와 같이 본 발명은 기존의 홈서버의 프로세싱부와의 인터페이싱이 가능하고 방송 스트림을 획득하여 IP 패킷화 한 후 각 방으로 분배 방송해주므로써 다수의 튜너들로부 방송 스트림을 전달 받을 수 있도록 해준다.As described above, the present invention is capable of interfacing with a processing unit of an existing home server, obtaining a broadcast stream, packetizing an IP packet, and distributing it to each room so that the broadcast stream can be delivered from a plurality of tuners. Do it.

Claims (9)

다수의 방송 채널로부터 방송 스트림을 수신하는 방송 수신 튜너부;A broadcast reception tuner unit configured to receive broadcast streams from a plurality of broadcast channels; 상기 방송 수신 튜너부로부터 수신되는 방송 스트림들을 각각 IP(Internet Protocol) 패킷화를 수행하고, 다수 튜너에서의 방송 채널 선택을 위한 튜너의 제어 신호를 출력하는 프로세싱부;A processing unit which performs IP (Internet Protocol) packetization of the broadcast streams received from the broadcast receiving tuner unit and outputs a control signal of a tuner for selecting a broadcast channel in a plurality of tuners; 상기 방송 수신 튜너부로부터 수신한 방송 스트림을 튜너의 채널 제어 메시지에 따라 해당 처리부에서 수신하도록 제어하는 인터페이스 변환 FPGA(Field Programmable Gate Array)부; 및An interface conversion field programmable gate array (FPGA) unit configured to control a broadcast stream received from the broadcast reception tuner unit to be received by a corresponding processor according to a channel control message of the tuner; And PCI(Peripheral Component Interconnect) 인터페이스만을 갖는 상기 프로세싱부와 SPI 인터페이스 및 I2C 인터페이스만을 지원하는 상기 방송 수신 튜너부간의 인터페이싱을 제공하는 PCI 버스/로컬버스 변환부를 포함하는 방송 스트림 데이터 인터넷 프로토콜 패킷화 장치.And a PCI bus / local bus converter for providing interfacing between the processing unit having only a Peripheral Component Interconnect (PCI) interface and the broadcast receiving tuner unit supporting only an SPI interface and an I2C interface. 제1 항에 있어서, 상기 프로세싱부와 상기 PCI 버스/로컬 버스 변환부는,The method of claim 1, wherein the processing unit and the PCI bus / local bus converter, PCI 버스 인터페이스에 의해 정합되는 것을 특징으로 하는 방송 스트림 데이터 인터넷 프로토콜 패킷화 장치.An apparatus for packetizing broadcast stream data internet protocols, which is matched by a PCI bus interface. 제1 항에 있어서, 상기 PCI 버스/로컬 버스 변환부와 상기 인터페이스 변환 FPGA부는,The method of claim 1, wherein the PCI bus / local bus converter and the interface conversion FPGA unit, 로컬 버스 인터페이스에 의해 정합되는 것을 특징으로 하는 방송 스트림 데이터 인터넷 프로토콜 패킷화 장치.An apparatus for packetizing broadcast stream data internet protocols, which is matched by a local bus interface. 제1 항에 있어서, 상기 인터페이스 변환 FPGA부와 상기 방송 수신 튜너부는,The method of claim 1, wherein the interface conversion FPGA unit and the broadcast reception tuner unit, SPI(Synchronous Parallel Interface)인터페이스에 의해 정합되는 것을 특징으로 하는 방송 스트림 데이터 인터넷 프로토콜 패킷화 장치.An apparatus for packetizing broadcast stream data internet protocols, which is matched by an SPI (Synchronous Parallel Interface) interface. 제1 항에 있어서, 상기 인터페이스 변환 FPGA부는,The method of claim 1, wherein the interface conversion FPGA unit, 다수의 튜너를 제어하기 위해 입력되는 제어 신호를 I2C(IIC, Inter-Integrated Circuit) 정합부를 통해 수신하여 튜너에서 인식할 수 있는 신호로 변환하여 다수의 튜너부로 송신하는 것을 특징으로 하는 방송 스트림 데이터 인터넷 프로토콜 패킷화 장치.Broadcast stream data Internet, characterized in that to receive a control signal input to control a plurality of tuners through the I2C (IIC, Inter-Integrated Circuit) matching unit, converts it into a signal that can be recognized by the tuner and transmits it to the plurality of tuners Protocol packetizer. 제1 항 또는 제5 항에 있어서, 상기 인터페이스 변환 FPGA부는,The method according to claim 1 or 5, wherein the interface conversion FPGA unit, PCI 버스/로컬 버스 변환부로부터 수신되는 해당 튜너 채널 선택신호에 대해 각각의 레지스터에 기록된 정보를 바탕으로 I2C 버스를 구동시켜 채널 선택을 위한 튜너 내부의 레지스터 값을 변경하는 것을 특징으로 하는 방송 스트림 데이터 인터넷 프로토콜 패킷화 장치.A broadcast stream comprising changing a register value in a tuner for channel selection by driving an I2C bus based on information recorded in each register for a corresponding tuner channel selection signal received from a PCI bus / local bus converter. Data Internet Protocol Packetizer. 제6 항에 있어서, 상기 인터페이스 변환 FPGA부는, The method of claim 6, wherein the interface conversion FPGA unit, 방송 스트림 버퍼링을 위한 내부 메모리;Internal memory for broadcast stream buffering; 8비트의 방송 스트림을 32비트 내부 메모리에 쌓기 위한 비트 변환 및 버퍼 제어기;A bit conversion and buffer controller for stacking 8-bit broadcast streams in 32-bit internal memory; 다수의 튜너부로부터 데이터를 8비트로 수신하는 8비트 SPI 정합부;An 8-bit SPI matching unit receiving 8 bits of data from the plurality of tuners; 채널 제어를 위한 값이 저장되는 I2C 제어 레지스터들; 및I2C control registers storing a value for channel control; And I2C 레지스터들 및 각 칩들을 정합하는 I2C 정합부를 더 포함함을 특징으로 하는 방송 스트림 데이터 인터넷 프로토콜 패킷화 장치.And an I2C matcher for matching the I2C registers and the respective chips. 해당 채널이 설정된 튜너들로부터 8비트 단위로 방송 스트림을 전송받는 단계;Receiving a broadcast stream in units of 8 bits from tuners in which corresponding channels are set; 입력된 8비트의 방송 스트림 데이터를 8비트/32비트 변환 및 버퍼 제어기의 제어신호에 따라 32비트의 내부 메모리에 쌓는 단계;Stacking the input 8-bit broadcast stream data into a 32-bit internal memory according to 8-bit / 32-bit conversion and a control signal of a buffer controller; 일정 량(1 프레임)의 방송 스트림이 32비트 내부 메모리에 쌓이면, 인터페이 스 변환 FPGA부의 메모리로 저장하는 단계;Storing a predetermined amount (1 frame) of broadcast streams in a 32-bit internal memory, storing them in a memory of an interface conversion FPGA unit; 인터페이스 변환 FPGA부의 내부 메모리에서 저장된 방송 스트림을 읽는 단계; 및Reading a broadcast stream stored in an internal memory of the interface conversion FPGA unit; And 읽은 방송 스트림을 IP 패킷화하는 단계를 포함하는 방송 스트림 데이터를 인터넷 프로토콜 패킷화하는 방법.IP packetizing the read broadcast stream. 제8 항에 있어서, 상기 일정 량(1 프레임)의 방송 스트림이 32비트 내부 메모리에 쌓이면, 인터페이스 변환 FPGA부의 메모리로 저장하는 단계에서,The method according to claim 8, wherein when the predetermined amount (1 frame) of broadcast streams is accumulated in 32-bit internal memory, the storage is stored in a memory of an interface conversion FPGA unit. 32비트 내부 메모리에 방송 스트림이 1 프레임 쌓이면 PCI/로컬 버스 변환부로 알리는 단계;Notifying the PCI / local bus converter when broadcast frames are accumulated in one frame in 32-bit internal memory; 로컬 버스 인터럽트 및 PCI 버스 인터럽트를 통하여 프로세싱부에 읽어갈 방송 스트림이 저장되었음을 알리는 단계; 및Notifying, by the local bus interrupt and the PCI bus interrupt, that the broadcast stream to be read is stored in the processing unit; And 인터페이스 변환 FPGA부의 내부 레지스터를 읽어 인터럽트를 발생시킨 로컬 버스 스페이스를 찾는 단계를 더 포함함을 특징으로 하는 방송 스트림 데이터를 인터넷 프로토콜 패킷화하는 방법.And converting an internal register of the interface conversion FPGA unit to find a local bus space that caused an interrupt.
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