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KR100735527B1 - 2개의 패드 행을 포함하는 반도체 메모리 장치 - Google Patents

2개의 패드 행을 포함하는 반도체 메모리 장치 Download PDF

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KR100735527B1
KR100735527B1 KR1020060013767A KR20060013767A KR100735527B1 KR 100735527 B1 KR100735527 B1 KR 100735527B1 KR 1020060013767 A KR1020060013767 A KR 1020060013767A KR 20060013767 A KR20060013767 A KR 20060013767A KR 100735527 B1 KR100735527 B1 KR 100735527B1
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KR
South Korea
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pad
pad row
data
Prior art date
Application number
KR1020060013767A
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Inventor
김두열
배원일
주용규
김준형
Original Assignee
삼성전자주식회사
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Publication date
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Abstract

반도체 메모리 장치가 제공된다. 반도체 메모리 장치는 반도체 메모리 장치는 서로 이격되어 배치되고, 각각 행 방향으로 배치된 다수의 데이터 입출력 패드를 포함하는 제1 및 제2 패드 행, 제1 패드 행에 대응되어 배치되고, 데이터 입출력 모드가 변하더라도 출력되는 데이터를 제1 패드 행 중 적어도 일부 패드로만 할당하는 제1 입출력 멀티플렉서, 및 제2 패드 행에 대응되어 배치되고, 데이터 입출력 모드가 변하더라도 출력되는 데이터를 제2 패드 행 중 적어도 일부 패드로만 할당하는 제2 입출력 멀티플렉서를 포함한다.
반도체 메모리 장치, 수직 버스, 로딩, 입출력 멀티플렉서

Description

2개의 패드 행을 포함하는 반도체 메모리 장치{Semiconductor memory device comprising 2 pad rows}
도 1은 종래의 반도체 메모리 장치의 데이터 입출력 모드를 설명하기 위한 개념도이다.
도 2는 본 발명의 일 실시예에 따른 반도체 메모리 장치의 데이터 입출력 모드를 설명하기 위한 개념도이다.
도 3은 본 발명의 일 실시예에 따른 반도체 메모리 장치를 설명하기 위한 블록도이다.
도 4는 도 3의 입출력 멀티플렉서의 동작을 설명하기 위한 도면이다.
도 5는 본 발명의 일 실시예에 따른 반도체 메모리 장치에서, 데이터 입출력 모드 제어 신호를 제공하는 데이터 입출력 모드 제어 회로를 설명하기 위한 회로도이다.
(도면의 주요부분에 대한 부호의 설명)
100 : 반도체 메모리 장치 110 : 제1 패드 행
120 : 제2 패드 행 130 : 제1 입출력 멀티플렉서
140 : 제2 입출력 멀티플렉서 150 : 비트 라인 센스 앰프
160 : 스위칭부 170 : 데이터 입출력 선택 회로
200 : 데이터 입출력 모드 제어 회로
210 : 제1 입출력 모드 설정부 220 : 제2 입출력 모드 설정부
본 발명은 반도체 메모리 장치에 관한 것으로, 보다 상세하게는 2개의 패드 행을 포함하는 반도체 메모리 장치에 관한 것이다.
반도체 메모리 장치는 데이터 입출력 모드에 따라, 내부의 메모리 셀 어레이로부터 다수의 데이터를 동시에 입출력할 수 있다. 예를 들어, 데이터 입출력 모드가 ×4 모드인 경우에는 동시에 입출력되는 데이터는 4개이며, 입출력 모드가 ×8 모드인 경우에는 동시에 입출력되는 데이터는 8개이다. 이러한 다수의 데이터 입출력 모드는 하나의 반도체 메모리 장치 내에 구비되고, 반도체 메모리 장치의 제조시에 메모리 칩의 패드와 패키지 핀 사이의 본딩을 통해서 데이터 입출력 모드가 결정될 수 있다.
도 1은 종래의 반도체 메모리 장치의 데이터 입출력 모드를 설명하기 위한 개념도이다.
도 1을 참조하면, 종래의 반도체 메모리 장치(1)는 제1 및 제2 패드 행(10, 20), 제1 패드 행(10)에 대응되는 제1 입출력 멀티플렉서(30), 제2 패드 행(20)에 대응되는 제2 입출력 멀티플렉서(40)를 포함한다. 제1 및 제2 입출력 멀티플렉서(30, 40)는 입출력 모드 제어 신호(PX)에 응답하여 데이터 입출력 모드가 변경된 다.
그런데, 종래에는 메모리 셀 어레이 내 소정 위치의 데이터(DATA0)가 출력되는 패드 행(10, 20)이 데이터 입출력 모드에 따라 변경될 수 있다. 예를 들어, 도면에서와 같이, 데이터(DATA0)가 ×4 모드에서는 제1 패드 행(10)으로 출력되고 제2 패드 행(20)으로 출력될 수 있다.
따라서, 종래의 반도체 메모리 장치(1)는 제1 입출력 멀티플렉서(30)는 제1 패드 행(10)뿐만 아니라 제2 패드 행(20)에도 전기적으로 연결되어 있어야 하고, 제2 입출력 멀티플렉서(40)는 제2 패드 행(20)뿐만 아니라 제1 패드 행(10)에도 전기적으로 연결되어 있어야 한다. 예를 들어, 제1 입출력 멀티플렉서(30)와 제2 입출력 멀티플렉서(40) 사이에는 서로를 연결하는 수직 버스(vertical bus)(50)가 형성되어 있을 수 있다. 이로 인해, 수직 버스(50)를 거쳐야 하는 데이터(DATA0)는 수직 버스(50)를 거치지 않는 데이터에 비해, 부가적인 로딩(loading)이 증가될 수 밖에 없으므로, 데이터(DATA0)의 입출력 특성(예를 들어, 주파수 특성)이 나빠지게 된다.
본 발명이 이루고자 하는 기술적 과제는, 데이터 입출력 특성이 향상된 반도체 메모리 장치를 제공하는 것이다.
본 발명의 기술적 과제는 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 반도체 메모리 장치는 서로 이격되어 배치되고, 각각 행 방향으로 배치된 다수의 데이터 입출력 패드를 포함하는 제1 및 제2 패드 행, 제1 패드 행에 대응되어 배치되고, 데이터 입출력 모드가 변하더라도 출력되는 데이터를 제1 패드 행 중 적어도 일부 패드로만 할당하는 제1 입출력 멀티플렉서, 및 제2 패드 행에 대응되어 배치되고, 데이터 입출력 모드가 변하더라도 출력되는 데이터를 제2 패드 행 중 적어도 일부 패드로만 할당하는 제2 입출력 멀티플렉서를 포함한다.
상기 기술적 과제를 달성하기 위한 본 발명의 다른 실시예에 따른 반도체 메모리 장치는 서로 이격되어 배치되고, 각각 행 방향으로 배치된 다수의 데이터 입출력 패드를 포함하는 제1 및 제2 패드 행, 외부에서 제공된 전압 신호에 응답하여 데이터 입출력 모드 제어 신호를 제공하는 데이터 입출력 모드 제어 회로, 및 데이터 입출력 모드 제어 신호를 각각 제공받아, 데이터가 출력되는 데이터 입출력 패드를 변경하는 제1 및 제2 입출력 멀티플렉서를 포함하되, 제1 입출력 멀티플렉서는 제1 패드 행 내에서만 변경하고, 제2 입출력 멀티플렉서는 제2 패드 행 내에서만 변경한다.
상기 기술적 과제를 달성하기 위한 본 발명의 또 다른 실시예에 따른 반도체 메모리 장치는 서로 이격되어 배치되고, 각각 행 방향으로 배치된 다수의 데이터 입출력 패드를 포함하는 제1 및 제2 패드 행, 제1 패드 행과 전기적으로 연결되고 제2 패드 행과 전기적으로 분리된 제1 입출력 멀티플렉서, 및 제2 패드 행과 전기 적으로 연결되고 제1 패드 행과 전기적으로 분리된 제2 입출력 멀티플렉서를 포함한다.
본 발명의 기타 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
도 2는 본 발명의 일 실시예에 따른 반도체 메모리 장치의 데이터 입출력 모드를 설명하기 위한 개념도이다.
도 2를 참조하면, 본 발명의 일 실시예에 따른 반도체 메모리 장치(100)는 제1 및 제2 패드 행(110, 120), 제1 및 제2 입출력 멀티플렉서(130, 140)를 포함한다.
제1 및 제2 패드 행(110, 120)은 서로 이격되어 배치되고, 각각 행 방향으로 배치된 다수의 데이터 입출력 패드를 포함한다.
제1 입출력 멀티플렉서(130)는 제1 패드 행(110)에 대응되어 배치된다. 또한, 제1 입출력 멀티플렉서(130)는 데이터 입출력 모드 제어 신호(PX)를 제공받아 데이터 입출력 모드가 변경되고, 이에 따라 메모리 셀 어레이 내의 소정 위치의 데 이터(DATA0)가 출력되는 데이터 출력 패드를 변경할 수 있다. 다만, 제1 입출력 멀티플렉서(130)는 데이터 입출력 패드를 변경하더라도, 제1 패드 행(110) 중 적어도 일부 패드로만 할당한다. 예를 들어, 도 2에서와 같이, ×4 모드에서 데이터(DATA0)를 제1 데이터 출력 패드(110a)에 할당하고, ×8 모드에서는 데이터(DATA0)를 제1 패드 행(110) 내의 제2 데이터 출력 패드(110b)에 할당할 수 있다.
제2 입출력 멀티플렉서(140)는 제2 패드 행(120)에 대응되어 배치된다. 또한, 제2 입출력 멀티플렉서(140)는 데이터 입출력 모드 제어 신호(PX)를 제공받아 데이터 입출력 모드가 변경되고, 이에 따라 메모리 셀 어레이 내의 소정 위치의 데이터(DATA1)가 출력되는 데이터 출력 패드를 변경할 수 있다. 다만, 제2 입출력 멀티플렉서(140)는 데이터 입출력 패드를 변경하더라도, 제2 패드 행(120) 중 적어도 일부 패드로만 할당한다. 예를 들어, 도 2에서와 같이, ×4 모드에서 데이터(DATA1)를 제3 데이터 출력 패드(120a)에 할당하고, ×8 모드에서는 데이터(DATA1)를 제2 패드 행(120) 내의 제4 데이터 출력 패드(120b)에 할당할 수 있다.
이와 같이 제1 및 제2 입출력 멀티플렉서(130, 140)가 동작함으로써, 본 발명에서는 제1 및 제2 입출력 멀티플렉서(130, 140)를 서로 연결하는 수직 버스(vertical bus)이 없다. 따라서, 출력되는 데이터(DATA0, DATA1)가 수직 버스를 거침으로써 발생될 수 있는 부가적인 로딩이 없어, 데이터(DATA0, DATA1)의 입출력 특성(예를 들어, 주파수 특성)이 향상된다.
도 3은 본 발명의 일 실시예에 따른 반도체 메모리 장치를 설명하기 위한 블록도이고, 도 2의 개념도를 보다 자세히 설명하기 위한 것이다. 도 4는 도 3의 입 출력 멀티플렉서의 동작을 설명하기 위한 도면이다.
우선 도 3을 참조하면, 본 발명의 일 실시예에 따른 반도체 메모리 장치(100)의 메모리 셀(MC)의 데이터는 비트 라인쌍(LBL0, LBL1, RBL0, RBL1), 입출력 라인쌍(IO0, IOB0, IO1, IOB1), 데이터 입출력 라인쌍(DIO0, DIOB0, DIO1, DIOB1)을 통해서, 제1 및 제2 입출력 멀티플렉서(130, 140)에 전달된다.
다수의 메모리 셀(MC)은 워드 라인(WL0, WL1, WLm-1, WLm)과 비트 라인(LBL0, LBL1, RBL0, RBL1)의 교차부에 각각 대응하여 배치되고, 도면에 자세히 도시하지 않았으나 데이터를 기억하는 메모리 셀 커패시터와, 메모리 셀 커패시터와 비트 라인(LBL0, LBL1, RBL0, RBL1) 사이에 형성되어 워드 라인(WL0, WL1, WLm-1, WLm)의 신호에 의해 게이팅되는 억세스 트랜지스터를 포함한다.
비트 라인쌍(LBL0, LBL1, RBL0, RBL1)에는 비트 라인 센스 앰프(150)이 연결된다. 도면에는 자세히 도시하지 않았으나, 비트 라인 센스 앰프(150)는 PMOS형 센스 앰프와 NMOS형 센스 앰프를 포함하여, 비트 라인쌍(LBL0, LBL1, RBL0, RBL1)의 데이터를 디벨로프(develop)하는 역할을 할 수 있는데, 이 때, PMOS형 센스 앰프는 하이 레벨의 데이터를 디벨로프하고, NMOS형 센스 앰프는 로우 레벨의 데이터를 디벨로프할 수 있다.
스위칭부(160)는 다수의 스위칭 트랜지스터들(NM1, NM2, NM3, NM4)을 포함하고, 컬럼 선택 라인 신호(CSL0, CSL1)에 응답하여 비트 라인쌍(LBL0, LBL1, RBL0, RBL1)과 입출력 라인쌍(IO0, IOB0, IO1, IOB1)을 전기적으로 연결한다.
데이터 입출력 선택 회로(170)는 내부에 데이터 기입 드라이버와 센스 앰프 를 구비하여, 라이트(write) 동작 시에는 데이터 기입 드라이버가 동작하여 입력되는 데이터를 입출력 라인쌍(IO0, IOB0, IO1, IOB1)에 전달하고, 리드(read) 동작 시에는 센스 앰프가 동작하여 출력되는 데이터를 데이터 입출력 라인쌍(DIO0, DIOB0, DIO1, DIOB1)에 전달한다.
제1 입출력 멀티플렉서(130)는 데이터 입출력 라인쌍(DIO0, DIOB0)에 전기적으로 연결되고, 제1 패드 행(110)과 전기적으로 연결되고 제2 패드 행(120)과 전기적으로 분리된다. 또한, 제1 입출력 멀티플렉서(130)는 데이터 입출력 모드 제어 신호(PX)에 따라 데이터 입출력 모드가 변화더라도, 출력되는 데이터를 제1 패드 행(110) 중 적어도 일부 패드로만 할당하게 된다.
제2 입출력 멀티플렉서(140)는 데이터 입출력 라인쌍(DIO1, DIOB1)에 전기적으로 연결되고, 제2 패드 행(120)과 전기적으로 연결되고 제1 패드 행(110)과는 전기적으로 분리된다. 또한, 제2 입출력 멀티플렉서(140)는 데이터 입출력 모드 제어 신호(PX)에 따라 데이터 입출력 모드가 변화더라도, 출력되는 데이터를 제2 패드 행(120) 중 적어도 일부 패드로만 할당하게 된다.
도 3 및 도 4를 참조하여, 리드 동작을 설명하면 다음과 같다. 이하에서는 워드 라인(WL1)과 비트 라인(LBL0) 사이에 연결된 메모리 셀(MC)에 저장된 데이터를 출력하는 것을 예로 든다.
스탠바이 기간에는, 워드 라인(WL1)도 비선택 상태에 있고, 컬럼 선택 라인 신호(CSL0)도 로우 레벨이 된다.
리드 커맨드가 입력되어 리드 동작이 시작되면, 워드 라인 드라이버(미도시) 는 소정 타이밍에 맞추어 워드 라인(WL1)을 선택 상태로 구동한다. 따라서, 메모리 셀(MC)에 저장된 전하가 비트 라인(LBL0)으로 전달된다. 메모리 셀(MC)에 축적된 전하가 비트 라인(LBL0)으로 전달되어, 비트 라인(LBL0)과 상보 비트 라인(LBL1)의 전위차가 충분히 확대되면, 비트 라인 센스 앰프(150)는 상기 전위차를 디벨로프한다.
비트 라인 센스 앰프(150)에 의해 비트 라인쌍(LBL0, LBL1)의 전위차가 충분히 디벨로프되면, 컬럼 선택 라인 신호(CSL0)가 하이 레벨이 된다. 따라서, 스위칭부(160)의 스위칭 트랜지스터들(NM1, NM2)이 턴온되어 비트 라인쌍(LBL0, LBL1)과 입출력 라인쌍(IO0, IOB0)이 전기적으로 연결된다.
이어서, 데이터 입출력 선택 회로(170) 내의 센스 앰프가 입출력 라인쌍(IO0, IOB0) 사이의 전위차를 증폭시켜 데이터 입출력 라인쌍(DIO0, DIOB0)으로 전달한다.
이어서, 제1 입출력 멀티플렉서(130)는 도 4에서와 같이, ×4 모드에서는 출력되는 데이터를 제1 데이터 출력 패드(110a)에 할당하고, ×8 모드에서는 출력되는 데이터를 제2 데이터 출력 패드(110b)에 할당할 수 있다. 이와 같이, 제1 입출력 멀티플렉서(130)는 데이터 입출력 모드에 따라 출력되는 데이터 입출력 패드를 변경할 수 있으나, 제1 패드 행(110) 내에서만 변경하게 된다.
도 5는 본 발명의 일 실시예에 따른 반도체 메모리 장치에서, 데이터 입출력 모드 제어 신호를 제공하는 데이터 입출력 모드 제어 회로를 설명하기 위한 회로도이다.
도 5를 참조하면, 데이터 입출력 모드 제어 회로(200)는 제1 입출력 모드 설정부(210), 제2 입출력 모드 설정부(220)를 포함한다.
우선, 입출력 모드 제어 신호(P16, P4)의 논리 레벨에 따른 데이터 입출력 모드를 정리하면 표 1과 같다. 예를 들어, 신호(P16)이 하이 레벨이고, 신호(P4)가 로우 레벨이면, 데이터 입출력 모드는 ×16 모드가 된다.
Figure 112006010478864-pat00001
이와 같은 데이터 입출력 모드 제어 신호(P16, P4)를 제공하기 위해서, 제1 입출력 모드 설정부(210)는 패드(pad1)와 전원 전압(VCC) 사이에 연결된 풀업 소자(PM1)와, 다수의 인버터가 연결된 인버터 체인(212)를 포함한다. 제2 입출력 모드 설정부(220)는 패드(pad2)와 전원 전압(VCC) 사이에 연결된 풀업 소자(PM2)와, 다수의 인버터가 연결된 인버터 체인(222)를 포함한다. 여기서, 풀업 소자(MP1, MP2)의 구동 능력(driving capability)은 작을 수 있다.
본 발명의 일 실시예에서 데이터 입출력 모드 제어 회로(200)는 외부에서 제공된 전압 신호에 응답하여 데이터 입출력 모드 제어 신호(P16, P4)의 논리 레벨이 결정된다.
구체적으로, 반도체 메모리 장치의 제조시, 패드(pad1)가 접지 전압이 인가되는 패키지 핀과 본딩되면, 노드(N1)는 접지 전압 레벨로 낮아지게 되어 입출력 모드 제어 신호(P16)는 하이 레벨이 된다. 그러나, 패드(pad1)가 본딩되지 않으면, 풀업 소자(PM1)의 동작에 의해 노드(N1)는 전원 전압 레벨로 높아지게 되어 입출력 모드 제어 신호(P16)는 로우 레벨이 된다.
패드(pad2)가 접지 전압이 인가되는 패키지 핀과 본딩되면, 노드(N2)는 접지 전압 레벨로 낮아지게 되어 입출력 모드 제어 신호(P4)는 하이 레벨이 된다. 그러나, 패드(pad2)가 본딩되지 않으면, 풀업 소자(PM2)의 동작에 의해 노드(N2)는 전원 전압 레벨로 높아지게 되어 입출력 모드 제어 신호(P4)는 로우 레벨이 된다.
도 1 내지 도 4의 PX 신호는 P16, P4 신호 또는 이들의 조합 신호일 수 있다.
데이터 입출력 모드 제어 신호(P4, P16)는 도 5에서와 같이 반도체 메모리 장치의 제조시 패드(pad1, pad2)와 패키지 핀의 본딩 여부에 따라 생성될 수도 있고, 외부에서 제공된 별도의 제어 신호에 응답하여 생성될 수도 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
상기한 바와 같은 반도체 메모리 장치에 따르면 다음과 같은 효과가 하나 혹은 그 이상 있다.
데이터 입출력 모드가 변하더라도, 제1 입출력 멀티플렉서는 제1 패드 행에만 할당하고 제2 입출력 멀티플렉서는 제2 패드 행에만 할당하기 때문에, 출력되는 데이터가 수직 버스를 거치지 않아도 된다. 따라서, 수직 버스를 거침으로 발생할 수 있는 부가적인 로딩이 없어서 데이터의 입출력 특성이 향상된다.

Claims (16)

  1. 행 방향으로 배치된 다수의 데이터 입출력 패드를 포함하는 제1 패드 행;
    행 방향으로 배치된 다수의 데이터 입출력 패드를 포함하고, 상기 제1 패드 행과 물리적으로 분리되어 배치된 제2 패드 행;
    상기 제1 패드 행에 대응되어 배치되고, 데이터 입출력 모드가 변하더라도 출력되는 데이터를 상기 제1 패드 행 중 적어도 일부 패드로만 할당하는 제1 입출력 멀티플렉서; 및
    상기 제2 패드 행에 대응되어 배치되고, 상기 데이터 입출력 모드가 변하더라도 출력되는 데이터를 상기 제2 패드 행 중 적어도 일부 패드로만 할당하는 제2 입출력 멀티플렉서를 포함하는 반도체 메모리 장치.
  2. 제 1항에 있어서,
    상기 제1 입출력 멀티플렉서는 상기 제1 패드 행과 전기적으로 연결되고 상기 제2 패드 행과 전기적으로 분리된 반도체 메모리 장치.
  3. 제 1항에 있어서,
    상기 제2 입출력 멀티플렉서는 상기 제2 패드 행과 전기적으로 연결되고 상기 제1 패드 행과 전기적으로 분리된 반도체 메모리 장치.
  4. 제 2항 또는 제 3항에 있어서,
    상기 제1 및 제2 입출력 멀티플렉서는 서로 전기적으로 분리된 반도체 메모리 장치.
  5. 행 방향으로 배치된 다수의 데이터 입출력 패드를 포함하는 제1 패드 행;
    행 방향으로 배치된 다수의 데이터 입출력 패드를 포함하고, 상기 제1 패드 행과 물리적으로 분리되어 배치된 제2 패드 행; 및
    상기 데이터 입출력 모드 제어 신호를 각각 제공받아, 데이터가 출력되는 상기 데이터 입출력 패드를 변경하는 제1 및 제2 입출력 멀티플렉서를 포함하되,
    상기 제1 입출력 멀티플렉서는 상기 제1 패드 행 내에서만 변경하고, 상기 제2 입출력 멀티플렉서는 상기 제2 패드 행 내에서만 변경하는 반도체 메모리 장치.
  6. 제 5항에 있어서,
    상기 제1 입출력 멀티플렉서는 상기 제1 패드 행과 전기적으로 연결되고 상기 제2 패드 행과 전기적으로 분리된 반도체 메모리 장치.
  7. 제 5항에 있어서,
    상기 제2 입출력 멀티플렉서는 상기 제2 패드 행과 전기적으로 연결되고 상기 제1 패드 행과 전기적으로 분리된 반도체 메모리 장치.
  8. 제 6항 또는 제 7항에 있어서,
    상기 제1 및 제2 입출력 멀티플렉서는 서로 전기적으로 분리된 반도체 메모리 장치.
  9. 서로 이격되어 배치되고, 각각 행 방향으로 배치된 다수의 데이터 입출력 패드를 포함하는 제1 및 제2 패드 행;
    상기 제1 패드 행과 전기적으로 연결되고 상기 제2 패드 행과 전기적으로 분리되고, 데이터 입출력 모드가 변하더라도 출력되는 데이터를 상기 제1 패드 행의 적어도 일부 패드로만 할당하는 제1 입출력 멀티플렉서; 및
    상기 제2 패드 행과 전기적으로 연결되고 상기 제1 패드 행과 전기적으로 분리되고,되고, 데이터 입출력 모드가 변하더라도 출력되는 데이터를 상기 제2 패드 행의 적어도 일부 패드로만 할당하는 제2 입출력 멀티플렉서를 포함하는 반도체 메모리 장치.
  10. 삭제
  11. 삭제
  12. 삭제
  13. 제 5항에 있어서,
    상기 데이터 입출력 모드 제어 회로는 상기 제1 및 제2 입출력 멀티플렉서에 데이터 입출력 모드 제어 신호를 제공하는 제1 및 제2 입출력 모드 설정부를 포함하는 반도체 메모리 장치.
  14. 제 13항에 있어서,
    상기 제1 입출력 모드 설정부는 제1 패드에 연결된 제1 풀업 소자를 포함하고,
    상기 제2 입출력 모드 설정부는 제2 패드에 연결된 제2 풀업 소자를 포함하는 반도체 메모리 장치.
  15. 제 14항에 있어서,
    상기 제1 패드는 접지 전압이 인가되는 패키지 핀과 본딩된 반도체 메모리 장치.
  16. 제 15항에 있어서,
    상기 제2 패드는 접지 전압이 인가되는 패키지 핀과 본딩된 반도체 메모리 장치.
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