[go: up one dir, main page]
More Web Proxy on the site http://driver.im/

KR100713916B1 - Method of manufacturing semiconductor device - Google Patents

Method of manufacturing semiconductor device Download PDF

Info

Publication number
KR100713916B1
KR100713916B1 KR1020050106427A KR20050106427A KR100713916B1 KR 100713916 B1 KR100713916 B1 KR 100713916B1 KR 1020050106427 A KR1020050106427 A KR 1020050106427A KR 20050106427 A KR20050106427 A KR 20050106427A KR 100713916 B1 KR100713916 B1 KR 100713916B1
Authority
KR
South Korea
Prior art keywords
film
carbon nanotubes
metal
forming
wiring
Prior art date
Application number
KR1020050106427A
Other languages
Korean (ko)
Inventor
이영진
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020050106427A priority Critical patent/KR100713916B1/en
Application granted granted Critical
Publication of KR100713916B1 publication Critical patent/KR100713916B1/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B82—NANOTECHNOLOGY
    • B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
    • B82Y40/00—Manufacture or treatment of nanostructures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76871—Layers specifically deposited to enhance or enable the nucleation of further layers, i.e. seed layers

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Nanotechnology (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

본 발명은 반도체 소자의 제조방법을 개시한다. 개시된 본 발명의 방법은, 하부 구조물이 형성된 반도체 기판을 제공하는 단계와, 상기 기판 상에 층간절연막을 형성하는 단계와, 상기 층간절연막을 식각하여 하부 구조물을 노출시키는 콘택홀을 형성하는 단계와, 상기 콘택홀 표면을 포함한 층간절연막 상에 금속촉매막을 형성하는 단계와, 상기 콘택홀을 매립하도록 금속촉매막 상에 탄소나노튜브를 형성하는 단계와, 상기 탄소나노튜브 상에 금속막을 형성하는 단계와, 상기 금속막, 탄소나노튜브 및 금속촉매막을 식각하여 하부 구조물과 콘택되는 금속배선을 형성하는 단계를 포함하는 것을 특징으로 한다. The present invention discloses a method for manufacturing a semiconductor device. The disclosed method includes providing a semiconductor substrate having a lower structure, forming an interlayer insulating film on the substrate, forming a contact hole to expose the lower structure by etching the interlayer insulating film; Forming a metal catalyst film on the interlayer insulating film including the contact hole surface, forming a carbon nanotube on the metal catalyst film to fill the contact hole, and forming a metal film on the carbon nanotube; And etching the metal film, the carbon nanotubes, and the metal catalyst film to form a metal wiring contacting the lower structure.

Description

반도체 소자의 제조방법{METHOD OF MANUFACTURING SEMICONDUCTOR DEVICE}Manufacturing method of semiconductor device {METHOD OF MANUFACTURING SEMICONDUCTOR DEVICE}

도 1a 내지 도 1d는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도. 1A to 1D are cross-sectional views illustrating processes for manufacturing a semiconductor device in accordance with an embodiment of the present invention.

도 2는 본 발명의 다른 실시예에 따라 제조한 반도체 소자의 단면도. 2 is a cross-sectional view of a semiconductor device manufactured in accordance with another embodiment of the present invention.

* 도면의 주요부분에 대한 부호의 설명 *Explanation of symbols on the main parts of the drawings

100 : 반도체 기판 110 : 하부 구조물100 semiconductor substrate 110 lower structure

120 : 층간절연막 130 : 금속촉매막120: interlayer insulating film 130: metal catalyst film

140 : 탄소나노튜브 140a : 혼합막140: carbon nanotube 140a: mixed film

150 : 배선용 금속막 160 : 상부 금속배선150: wiring metal film 160: upper metal wiring

H : 콘택홀H: contact hole

본 발명은 반도체 소자의 제조방법에 관한 것으로, 보다 상세하게는, 콘택플러그의 전기 전도도 및 신뢰성을 개선할 수 있는 반도체 소자의 제조방법에 관한 것이다. The present invention relates to a method for manufacturing a semiconductor device, and more particularly, to a method for manufacturing a semiconductor device that can improve the electrical conductivity and reliability of the contact plug.

주지된 바와 같이, 반도체 소자의 전기적 연결 통로를 제공하는 콘택홀의 매 립 플러그 물질을 비롯한 배선의 재료로서는 전기 전도도가 우수한 알루미늄(Al)이나 텅스텐(W) 등이 주로 이용되어 왔다. 그러나, 반도체 소자의 집적도 향상에 기인해서 콘택홀의 폭이 감소함에 따라, 콘택플러그의 폭 및 콘택면적이 감소하여 콘택플러그의 저항 및 열발생량이 증가하게 되므로, 배선의 신뢰성이 열화되는 문제가 발생한다. As is well known, aluminum (Al), tungsten (W), and the like, which have excellent electrical conductivity, have been mainly used as a material for wiring including a buried plug material of a contact hole providing an electrical connection passage of a semiconductor device. However, as the width of the contact hole decreases due to the increase in the degree of integration of the semiconductor device, the width and the contact area of the contact plug decrease so that the resistance and heat generation amount of the contact plug increase, resulting in a problem of deterioration of wiring reliability. .

이러한 문제를 극복하기 위해, 알루미늄이나 텅스텐 보다 저항이 낮고 및 신뢰성이 우수한 구리(Cu)를 배선 재료로 이용하고자 하는 연구가 이루어지고 있다. 그런데, 상기 구리(Cu)의 경우 식각이 용이하지 않고 불순물 침투에 기인하는 오염(contamination)의 문제가 있어서 실제 공정에 적용하는데 어려움이 있다. In order to overcome this problem, studies have been made to use copper (Cu), which has lower resistance and higher reliability than aluminum or tungsten, as a wiring material. However, the copper (Cu) is not easy to etch and there is a problem of contamination due to impurity penetration, which makes it difficult to apply to an actual process.

또한, 구리를 콘택플러그로 적용하더라도, 콘택홀의 크기가 50nm 이하로 축소되는 경우, 소망하는 배선의 신뢰성을 얻기 힘들 것으로 예견되고 있다. 이것은 콘택홀의 크기가 50nm 이하로 감소함에 따라, 구리 재질의 콘택플러그의 저항 및 열발생량이 증가되고, EM(Electro-migration)을 유발시키는 표면 산란(surface scattering) 효과가 증가되기 때문이다. In addition, even when copper is used as a contact plug, it is predicted that if the size of the contact hole is reduced to 50 nm or less, it is difficult to obtain the desired wiring reliability. This is because as the size of the contact hole decreases to 50 nm or less, the resistance and heat generation amount of the copper contact plug are increased, and the surface scattering effect causing the electro-migration (EM) is increased.

따라서, 본 발명은 상기와 같은 종래의 문제점을 해결하기 위하여 안출된 것으로서, 반도체 소자의 고집적화로 인한 콘택홀의 크기 감소에 따른 배선의 전기전도성 및 신뢰성 저하 문제를 개선할 수 있는 반도체 소자의 제조방법을 제공함에 그 목적이 있다. Accordingly, the present invention has been made to solve the above-mentioned conventional problems, a method of manufacturing a semiconductor device that can improve the electrical conductivity and reliability degradation of the wiring due to the reduction in the size of the contact hole due to the high integration of the semiconductor device The purpose is to provide.

상기와 같은 목적을 달성하기 위한 본 발명의 제조방법은, 하부 구조물이 형성된 반도체 기판을 제공하는 단계; 상기 기판 상에 층간절연막을 형성하는 단계; 상기 층간절연막을 식각하여 하부 구조물을 노출시키는 콘택홀을 형성하는 단계; 상기 콘택홀 표면을 포함한 층간절연막 상에 금속촉매막을 형성하는 단계; 상기 콘택홀을 매립하도록 금속촉매막 상에 탄소나노튜브를 형성하는 단계; 상기 탄소나노튜브 상에 금속막을 형성하는 단계; 및 상기 금속막, 탄소나노튜브 및 금속촉매막을 식각하여 하부 구조물과 콘택되는 금속배선을 형성하는 단계;를 포함한다. The manufacturing method of the present invention for achieving the above object comprises the steps of providing a semiconductor substrate having a lower structure; Forming an interlayer insulating film on the substrate; Etching the interlayer insulating layer to form a contact hole exposing a lower structure; Forming a metal catalyst film on the interlayer insulating film including the contact hole surface; Forming carbon nanotubes on the metal catalyst layer to fill the contact holes; Forming a metal film on the carbon nanotubes; And etching the metal film, the carbon nanotubes, and the metal catalyst film to form a metal wiring contacting the lower structure.

여기서, 상기 금속촉매막은 Fe, Ti, Ni, W, Co, Cr, Al, Cu 및 폴리실리콘으로 구성된 그룹으로부터 선택되는 어느 하나의 물질로 형성한다. Here, the metal catalyst film is formed of any one material selected from the group consisting of Fe, Ti, Ni, W, Co, Cr, Al, Cu and polysilicon.

상기 금속막은 Ti, TiN, Ni, W, Al, Cu 및 Co로 구성된 그룹으로부터 선택되는 어느 하나의 물질로 형성한다. The metal film is formed of any one material selected from the group consisting of Ti, TiN, Ni, W, Al, Cu, and Co.

(실시예)(Example)

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다. Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.

먼저, 본 발명의 기술적 배경을 설명하면 다음과 같다. First, the technical background of the present invention will be described.

최근, 탄소화합물중 내부가 빈 봉상 구조를 갖는 탄소나노튜브(carbon nano tube : CNT)라는 물질이 새로운 도전 물질로서 제안되었고, 그에 대한 연구가 이루어지고 있다. Recently, a material called carbon nanotubes (CNTs) having a rod-like structure inside the carbon compound has been proposed as a new conductive material, and studies have been made.

상기 탄소나노튜브는 구리의 수백배에 달하는 전기 전도성을 가지며, 구리의 15배에 달하는 열전도도를 가질 뿐만 아니라, 표면 산란이나 입계 산란(grain boundary scattering)이 전혀 발생하지 않는다. 또한, 옴성 산란(ohmic scattering)에 따른 거리 의존성(length dependency)이 없어 전기적 신호를 별 다른 저항 없이 이동시킬 수 있다. The carbon nanotubes have electrical conductivity up to several hundred times that of copper, have thermal conductivity up to 15 times that of copper, and do not generate surface scattering or grain boundary scattering at all. In addition, there is no length dependency due to ohmic scattering so that the electrical signal can be moved without any resistance.

이러한 우수한 도전 특성을 갖는 탄소나노튜브만이 2013년 이후 차세대 고집적 소자에서의 배선재료로서의 요구조건을 만족시킬 수 있을 것으로 전망된다.[2001년도 반도체 로드맵(2001 International Technology Roadmap for Semiconductors) 참조]Only carbon nanotubes with such excellent conductive properties are expected to meet the requirements of wiring materials in next-generation highly integrated devices after 2013. [See 2001 International Technology Roadmap for Semiconductors.]

그러나, 전술한 탄소나노튜브에 대한 연구는 아직까지 초기 단계에 머물러 있이며, 반도체 소자 공정에서 콘택플러그 물질로서의 탄소나노튜브의 적용은 이루어지지 않고 있다. However, the research on the carbon nanotubes described above is still at an early stage, and the application of carbon nanotubes as a contact plug material in the semiconductor device process has not been made.

본 발명은 상기 탄소나노튜브를 반도체 소자의 콘택플러그 물질로 적용함으로써, 종래의 구리(Cu)를 사용하는 경우와 비교해도 저항 특성 및 EM 특성이 획기적으로 개선된 반도체 소자의 금속배선을 구현하고자 한다. The present invention is to implement the metal wiring of the semiconductor device with the improved resistance and EM properties significantly compared to the case of using copper (Cu) by applying the carbon nanotubes as a contact plug material of the semiconductor device .

상기 탄소나노튜브를 실제 반도체 소자 공정에서 콘택플러그 물질로 적용하기 위해서는, 탄소나노튜브의 형성을 위한 씨드막(seed layer)으로서 촉매 물질막이 필요하고, 아울러, 탄소나노튜브 재질의 콘택플러그와 상부 금속배선 간의 접촉 저항을 개선해야 한다. In order to apply the carbon nanotubes as a contact plug material in an actual semiconductor device process, a catalyst material film is required as a seed layer for forming carbon nanotubes, and a carbon nanotube contact plug and an upper metal may be used. The contact resistance between the wires must be improved.

본 발명은 반도세 소자의 인터커넥션(vertical interconnection)을 위한 콘택홀을 형성한 후, 콘택홀 표면을 포함한 결과물 전면 상에 탄소나노튜브 형성을 위한 금속촉매막을 형성하고, 금속촉매막 상에 콘택홀을 매립하도록 탄소나노튜브 를 형성한 다음, 탄소나노튜브 상에 배선용 금속막을 형성함으로써, 탄소나노튜브 재질의 콘택플러그를 갖는 반도체 소자를 제조한다. The present invention forms a contact hole for the vertical interconnection of the semiconductor device, and then forms a metal catalyst film for forming carbon nanotubes on the entire surface of the resultant including the contact hole surface, and the contact hole on the metal catalyst film. After the carbon nanotubes are formed to fill the gap, a metal film for wiring is formed on the carbon nanotubes, thereby manufacturing a semiconductor device having a contact plug made of carbon nanotubes.

자세하게, 도 1a 내지 도 1d는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도로서, 이를 설명하면 다음과 같다. 1A to 1D are cross-sectional views illustrating processes for manufacturing a semiconductor device according to an embodiment of the present invention, which will be described below.

도 1a를 참조하면, 하부 금속배선과 같은 하부 구조물(110)이 형성된 반도체 기판(100)을 마련한 후, 상기 하부 구조물(110)을 덮도록 결과물 상에 층간절연막(120)을 형성한다. 그런 다음, 상기 층간절연막(120)을 식각하여 하부 구조물(110)을 노출시키는 콘택홀(H)을 형성하고, 이어서, 상기 콘택홀(H) 내에 잔류하는 불순물들을 제거하는 세정공정을 수행한다. 여기서, 상기 콘택홀(H)의 지름은 50nm 이하이다. Referring to FIG. 1A, after preparing a semiconductor substrate 100 on which a lower structure 110, such as a lower metal wiring, is formed, an interlayer insulating layer 120 is formed on a resultant to cover the lower structure 110. Thereafter, the interlayer insulating layer 120 is etched to form a contact hole H exposing the lower structure 110, and then a cleaning process of removing impurities remaining in the contact hole H is performed. Here, the diameter of the contact hole (H) is 50nm or less.

도 1b를 참조하면, 상기 콘택홀(H) 표면을 포함한 층간절연막(120) 상에 CVD(chemical vaporization deposition), PVD(physical vaporization deposition) 또는 금속도금법과 같은 증착법을 사용하여 금속촉매막(130)을 형성한다. 여기서, 상기 금속촉매막(130)은 후속의 탄소나노튜브 형성을 위한 씨드(seed) 역할을 하는 막으로서, Fe, Ti, Ni, W, Co, Cr, Al, Cu 및 폴리실리콘으로 구성된 그룹으로부터 선택되는 어느 하나의 물질로 형성한다. Referring to FIG. 1B, the metal catalyst layer 130 is deposited on the interlayer insulating layer 120 including the contact hole H surface by using a deposition method such as chemical vapor deposition deposition (PVD), physical vaporization deposition (PVD), or metal plating. To form. Here, the metal catalyst film 130 is a film that serves as a seed (seed) for the subsequent carbon nanotube formation, from the group consisting of Fe, Ti, Ni, W, Co, Cr, Al, Cu and polysilicon It is formed of any one material selected.

그런 다음, 상기 콘택홀(H)을 매립하도록 금속촉매막(130) 상에 탄소나노튜브(140)를 형성한다. 여기서, 상기 탄소나노튜브(140)는 CVD 공정으로 형성하며, 필요에 따라, CVD 공정 대신에 플라즈마 합성법이나 액상법 또는 레이저 기상법으로도 형성할 수 있다. Thereafter, carbon nanotubes 140 are formed on the metal catalyst layer 130 to fill the contact holes H. Herein, the carbon nanotubes 140 may be formed by a CVD process, and may be formed by a plasma synthesis method, a liquid phase method, or a laser vapor deposition method, if necessary, instead of the CVD process.

도 1c를 참조하면, 상기 탄소나노튜브(140) 상에 배선용 금속막(150)을 CVD, PVD 또는 금속도금법으로 형성한다. 상기 배선용 금속막(150)은 Ti, TiN, Ni, W, Al, Cu 및 Co로 구성된 그룹으로부터 선택되는 어느 하나의 물질로 형성할 수 있다. Referring to FIG. 1C, a wiring metal film 150 is formed on the carbon nanotubes 140 by CVD, PVD, or metal plating. The wiring metal film 150 may be formed of any one material selected from the group consisting of Ti, TiN, Ni, W, Al, Cu, and Co.

한편, 상기 배선용 금속막(150) 형성시 탄소나노튜브(140) 내에 금속 물질이 침투하여 배선용 금속막(150)과 탄소나노튜브(140)의 계면에 탄소나노튜브와 금속의 혼합막(140a)이 형성된다. 상기 혼합막(140a)은 수 내지 수십 나노미터의 기공을 갖는 다공질의 탄소나노튜브 내에 금속이 침투한 치밀한 구조를 가지며 탄소나노튜브(140)와 배선용 금속막(150)간의 옴성 접합(ohmic contact)을 가능하게 하여 접촉 저항을 낮춰주는 역할을 한다. On the other hand, a metal material penetrates into the carbon nanotubes 140 when the wiring metal film 150 is formed, and the mixed film 140a of the carbon nanotubes and the metal at the interface between the wiring metal film 150 and the carbon nanotubes 140 is formed. Is formed. The mixed film 140a has a dense structure in which metal penetrates into porous carbon nanotubes having pores of several tens to several tens of nanometers, and an ohmic contact between the carbon nanotubes 140 and the wiring metal film 150. It enables to lower the contact resistance.

도 1d를 참조하면, 공지의 리소그라피(lithography) 공정에 따라, 상기 배선용 금속막(150), 혼합막(140a)을 포함하는 탄소나노튜브(140) 및 금속촉매막(130)을 식각하여 하부 구조물(110)과 콘택되는 상부 금속배선(160)을 형성한다. Referring to FIG. 1D, a lower structure is etched by etching the carbon nanotube 140 and the metal catalyst layer 130 including the wiring metal layer 150 and the mixed layer 140a according to a known lithography process. An upper metal wiring 160 in contact with 110 is formed.

이후, 도시하지는 않았지만, 상기 금속배선(160)을 덮도록 결과물 상에 절연막을 증착하고, 계속해서 공지된 후속 공정을 차례로 수행하여 본 발명의 반도체 소자를 제조한다. Subsequently, although not shown, an insulating film is deposited on the resultant to cover the metal wiring 160, and the subsequent successive known processes are sequentially performed to manufacture the semiconductor device of the present invention.

이와 같이, 본 발명은 층간절연막 내에 하부 구조물을 노출시키는 콘택홀을 형성한 후, 상기 콘택홀 표면을 포함한 층간절연막 전면 상에 탄소나노튜브 형성을 위한 금속촉매막을 형성하고, 금속촉매막 상에 콘택홀을 매립하도록 탄소나노튜브를 형성한 다음, 탄소나노튜브 상에 배선용 금속막을 형성하고나서, 상기 배선용 금속막, 탄소나노튜브 및 금속촉매막을 배선 형태로 식각함으로써, 탄소나노튜브 재질의 콘택플러그를 포함하는 반도체 소자의 배선을 형성할 수 있다. 이 경우, 앞서 설명했듯이, 상기 탄소나노튜브는 종래의 텅스텐, 알루미늄 및 구리 보다 전기전도도, 열전도도 및 EM 특성이 매우 우수하기 때문에, 배선의 저항 및 신뢰성을 획기적으로 개선할 수 있다. As described above, in the present invention, after forming a contact hole exposing a lower structure in the interlayer insulating film, a metal catalyst film for forming carbon nanotubes is formed on the entire surface of the interlayer insulating film including the contact hole surface, and the contact is formed on the metal catalyst film. After the carbon nanotubes are formed to fill the holes, a wiring metal film is formed on the carbon nanotubes, and then the wiring metal film, the carbon nanotubes, and the metal catalyst film are etched in the form of wiring to form a contact plug made of carbon nanotubes. The wiring of the semiconductor element containing it can be formed. In this case, as described above, the carbon nanotubes have much better electrical conductivity, thermal conductivity, and EM characteristics than conventional tungsten, aluminum, and copper, and can significantly improve the resistance and reliability of the wiring.

특별히, 본 발명은 콘택홀 내부의 배선용 콘택플러그 물질로서 탄소나노튜브를 사용할 뿐만 아니라, 배선 물질의 일부로서도 탄소나노튜브를 이용하기 때문에, 콘택플러그 뿐만 아니라 배선 자체의 저항 및 신뢰성 특성을 개선할 수 있다. In particular, the present invention not only uses carbon nanotubes as the contact plug material for wiring inside the contact hole, but also uses carbon nanotubes as part of the wiring material, thereby improving resistance and reliability characteristics of the wiring itself as well as the contact plugs. have.

아울러, 본 발명은 상기 탄소나노튜브(140) 형성 후, 그에 대한 CMP(chemical mechanical polishing) 공정을 수행하지 않으므로, 공정이 단순화 되는 잇점이 있다. In addition, since the present invention does not perform a CMP (chemical mechanical polishing) process for the carbon nanotubes 140, there is an advantage that the process is simplified.

한편, 전술한 본 발명의 실시예에서는 하부 구조물(110)이 하부 금속배선인 경우에 대해서 도시하고 설명하였지만, 본 발명은 이에 국한되지 아니하고, 도 2에 도시된 바와 같이, 하부 구조물이 접합영역(105) 상에 형성된 비트라인 콘택용 랜딩플러그(110a)인 경우에 대해서도 동일하게 적용될 수 있다. 이 경우 형성되는 상부 배선은 비트라인(bit line)(160a)에 해당하며, 미설명된 도면부호 115는 게이트를 나타낸다. Meanwhile, in the above-described embodiment of the present invention, the lower structure 110 is illustrated and described in the case of the lower metal wiring, but the present invention is not limited thereto, and as shown in FIG. 2, the lower structure is a junction region ( The same applies to the case of the landing plug 110a for the bit line contact formed on the 105. In this case, the upper wiring formed corresponds to a bit line 160a, and reference numeral 115 denotes a gate.

이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.As mentioned above, although the present invention has been illustrated and described with reference to specific embodiments, the present invention is not limited thereto, and the following claims are not limited to the scope of the present invention without departing from the spirit and scope of the present invention. It can be easily understood by those skilled in the art that can be modified and modified.

이상에서와 같이, 본 발명은 층간절연막 내에 하부 구조물을 노출시키는 콘택홀을 형성한 후, 상기 콘택홀 표면을 포함한 층간절연막 전면 상에 탄소나노튜브 형성을 위한 금속촉매막을 형성하고, 금속촉매막 상에 콘택홀을 매립하도록 탄소나노튜브를 형성한 다음, 탄소나노튜브 상에 배선용 금속막을 형성하고나서, 상기 배선용 금속막, 탄소나노튜브 및 금속촉매막을 배선 형태로 식각함으로써, 탄소나노튜브 재질의 콘택플러그를 포함하는 반도체 소자의 배선을 형성할 수 있다. 그러므로, 본 발명은 콘택플러그 재질인 탄소나노튜브의 우수한 전기전도도, 열전도도 및 EM 특성에 기인하여 종래의 텅스텐, 알루미늄 및 구리를 콘택플러그 재질로 이용한 경우에 비해 배선의 저항 및 신뢰성을 획기적으로 개선할 수 있다. As described above, in the present invention, after forming a contact hole exposing a lower structure in the interlayer insulating film, a metal catalyst film for forming carbon nanotubes is formed on the entire surface of the interlayer insulating film including the contact hole surface, After forming the carbon nanotubes to fill the contact holes in the carbon nanotubes, and forming a wiring metal film on the carbon nanotubes, and then etching the wiring metal film, carbon nanotubes and metal catalyst film in the form of wiring, the contact of the carbon nanotube material The wiring of the semiconductor element including a plug can be formed. Therefore, the present invention significantly improves the resistance and reliability of wiring as compared to the case of using conventional tungsten, aluminum, and copper as contact plug materials due to the excellent electrical conductivity, thermal conductivity, and EM characteristics of carbon nanotubes, which are contact plug materials. can do.

특히, 본 발명은 콘택홀 내부의 배선용 콘택플러그 물질로서 탄소나노튜브를 사용할 뿐만 아니라, 배선 물질의 일부로서도 탄소나노튜브를 이용하기 때문에, 콘택플러그 뿐만 아니라 배선 자체의 저항 및 신뢰성 특성을 개선할 수 있다. In particular, the present invention not only uses carbon nanotubes as the contact plug material for wiring inside the contact hole, but also uses carbon nanotubes as part of the wiring material, thereby improving resistance and reliability characteristics of the wiring itself as well as the contact plug. have.

아울러, 본 발명은 탄소나노튜브에 대한 CMP 공정을 수행하지 않으므로, 공정이 단순화되는 효과를 얻을 수 있다. In addition, the present invention does not perform a CMP process for the carbon nanotubes, it is possible to obtain an effect that the process is simplified.

Claims (3)

하부 구조물이 형성된 반도체 기판을 제공하는 단계; Providing a semiconductor substrate having a lower structure formed thereon; 상기 기판 상에 층간절연막을 형성하는 단계; Forming an interlayer insulating film on the substrate; 상기 층간절연막을 식각하여 하부 구조물을 노출시키는 콘택홀을 형성하는 단계; Etching the interlayer insulating layer to form a contact hole exposing a lower structure; 상기 콘택홀 표면을 포함한 층간절연막 상에 금속촉매막을 형성하는 단계; Forming a metal catalyst film on the interlayer insulating film including the contact hole surface; 상기 콘택홀을 매립하도록 금속촉매막 상에 탄소나노튜브를 형성하는 단계; Forming carbon nanotubes on the metal catalyst layer to fill the contact holes; 상기 탄소나노튜브 상에 금속막을 형성하는 단계; 및Forming a metal film on the carbon nanotubes; And 상기 금속막, 탄소나노튜브 및 금속촉매막을 식각하여 하부 구조물과 콘택되는 금속배선을 형성하는 단계;를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법. And etching the metal film, the carbon nanotubes, and the metal catalyst film to form metal wires in contact with the underlying structure. 제 1 항에 있어서, 상기 금속촉매막은 Fe, Ti, Ni, W, Co, Cr, Al, Cu 및 폴리실리콘으로 구성된 그룹으로부터 선택되는 어느 하나의 물질로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법. The method of claim 1, wherein the metal catalyst film is formed of any one material selected from the group consisting of Fe, Ti, Ni, W, Co, Cr, Al, Cu, and polysilicon. . 제 1 항에 있어서, 상기 금속막은 Ti, TiN, Ni, W, Al, Cu 및 Co로 구성된 그룹으로부터 선택되는 어느 하나의 물질로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법. The method of claim 1, wherein the metal film is formed of any one material selected from the group consisting of Ti, TiN, Ni, W, Al, Cu, and Co.
KR1020050106427A 2005-11-08 2005-11-08 Method of manufacturing semiconductor device KR100713916B1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020050106427A KR100713916B1 (en) 2005-11-08 2005-11-08 Method of manufacturing semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020050106427A KR100713916B1 (en) 2005-11-08 2005-11-08 Method of manufacturing semiconductor device

Publications (1)

Publication Number Publication Date
KR100713916B1 true KR100713916B1 (en) 2007-05-07

Family

ID=38269511

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020050106427A KR100713916B1 (en) 2005-11-08 2005-11-08 Method of manufacturing semiconductor device

Country Status (1)

Country Link
KR (1) KR100713916B1 (en)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100791347B1 (en) * 2006-10-26 2008-01-03 삼성전자주식회사 Method of fabricating semiconductor integrated circuit device and semiconductor integrated circuit device by the same

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20040008632A (en) * 2002-07-19 2004-01-31 주식회사 하이닉스반도체 Method for forming metal wire using CNT

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20040008632A (en) * 2002-07-19 2004-01-31 주식회사 하이닉스반도체 Method for forming metal wire using CNT

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100791347B1 (en) * 2006-10-26 2008-01-03 삼성전자주식회사 Method of fabricating semiconductor integrated circuit device and semiconductor integrated circuit device by the same

Similar Documents

Publication Publication Date Title
CN105206561B (en) The forming method and semiconductor structure of interconnection structure
CN103515304B (en) Without the dual damascene metal interconnection part of etch damage and Department of Electronics's irrespective of size (ESL)
TWI749098B (en) Interconnect structure for semiconductor device and method for producing the same
US9818644B2 (en) Interconnect structure and manufacturing method thereof
US7084507B2 (en) Integrated circuit device and method of producing the same
KR100827524B1 (en) Method for manufacturing semiconductor device
TWI465389B (en) Deposition and selective removal of conducting helplayer for nanostructure processing
US9484302B2 (en) Semiconductor devices and methods of manufacture thereof
US20030211724A1 (en) Providing electrical conductivity between an active region and a conductive layer in a semiconductor device using carbon nanotubes
US8598708B2 (en) Carbon nanotube-based interconnection element
US20060163746A1 (en) Barrier structure for semiconductor devices
TW201221466A (en) Carbon nanotube wire and manufacturing method thereof
US9799552B2 (en) Low resistance metal contacts to interconnects
US20100096619A1 (en) electronic devices using carbon nanotubes having vertical structure and the manufacturing method thereof
KR101721060B1 (en) elctronic device comprising electric connections and method according to the same
TWI474973B (en) Selective nanotube growth inside vias using an ion beam
KR100713916B1 (en) Method of manufacturing semiconductor device
US8624396B2 (en) Apparatus and method for low contact resistance carbon nanotube interconnect
JP2008172250A (en) Electrical wire structure having carbon nanotube and method for forming structure
US20240014071A1 (en) Cmos-compatible graphene structures, interconnects and fabrication methods
KR100791347B1 (en) Method of fabricating semiconductor integrated circuit device and semiconductor integrated circuit device by the same
US7824946B1 (en) Isolated metal plug process for use in fabricating carbon nanotube memory cells
WO2008069485A1 (en) The electronic devices using carbon nanotubes having vertical structure and the manufacturing method thereof
KR20080032518A (en) Contact structure filled nano materials and methods of forming the same
JP2001274159A (en) Method of manufacturing semiconductor device

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20110325

Year of fee payment: 5

LAPS Lapse due to unpaid annual fee