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KR100713067B1 - Method for manufacturing semiconductor device using recessd gate process - Google Patents

Method for manufacturing semiconductor device using recessd gate process Download PDF

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KR100713067B1
KR100713067B1 KR1020050058881A KR20050058881A KR100713067B1 KR 100713067 B1 KR100713067 B1 KR 100713067B1 KR 1020050058881 A KR1020050058881 A KR 1020050058881A KR 20050058881 A KR20050058881 A KR 20050058881A KR 100713067 B1 KR100713067 B1 KR 100713067B1
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gate
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semiconductor device
conditioning
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박형순
정종구
박점용
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주식회사 하이닉스반도체
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Abstract

본 발명은 리세스드 게이트 공정을 적용할 때 자기정렬콘택페일 억제를 위한 CMP 공정을 도입하면서도 웨이퍼의 에지부분에서 실리콘기판 어택이 발생하는 것을 방지할 수 있는 반도체소자의 제조 방법을 제공하기 위한 것으로, 리세스드 패턴에 게이트폴리실리콘을 증착한 후 CMP 공정을 진행할 때, 연마압력을 4psi 이하로 하고, 연마헤드와 플레이튼의 회전속도를 50rpm 이하로 하며, 컨디셔닝 방법을 엑시튜 컨디셔닝 방법으로 바꾸고, 연마헤드의 스윕을 픽스조건으로 바꾸어 진행하므로써, 웨이퍼의 에지 부분에서의 에지 패스트 현상을 방지하여 웨이퍼의 중앙과 에지에서 균일한 연마특성을 얻을 수 있는 효과가 있다.The present invention is to provide a method for manufacturing a semiconductor device that can prevent the occurrence of silicon substrate attack at the edge portion of the wafer while introducing a CMP process for suppressing self-aligned contact fail when the recessed gate process is applied, When depositing the gate polysilicon on the recessed pattern and performing the CMP process, the polishing pressure is 4psi or less, the rotational speed of the polishing head and the platen is 50rpm or less, and the conditioning method is changed to the exciter conditioning method. By proceeding by changing the sweep of the head to the fix condition, there is an effect of preventing the edge fast phenomenon at the edge portion of the wafer to obtain uniform polishing characteristics at the center and the edge of the wafer.

리세스드 게이트, CMP, 연마압력, 컨디셔닝, 엑시튜, 스윕 Recessed gate, CMP, polishing pressure, conditioning, exciter, sweep

Description

리세스드 게이트 공정을 이용한 반도체소자의 제조 방법{METHOD FOR MANUFACTURING SEMICONDUCTOR DEVICE USING RECESSD GATE PROCESS}Method of manufacturing semiconductor device using recessed gate process {METHOD FOR MANUFACTURING SEMICONDUCTOR DEVICE USING RECESSD GATE PROCESS}

도 1은 종래기술에 따른 리세스드 게이트 공정을 적용한 반도체소자의 제조 방법을 간략히 도시한 도면,1 is a view schematically illustrating a method of manufacturing a semiconductor device to which a recessed gate process according to the prior art is applied;

도 2는 게이트텅스텐실리사이드의 이상 성장(Abnormal growth)에 의해 유발된 결함의 FIB-TEM 분석을 통해 관찰한 TEM 사진,FIG. 2 is a TEM image observed through FIB-TEM analysis of defects caused by abnormal growth of gate tungsten silicide,

도 3은 게이트패터닝후 실리콘 기판 어택 현상이 관찰된 KLA 맵 및 실리콘기판 어택지역을 CD-SEM으로 관찰한 이미지,3 is an image of a KLA map and a silicon substrate attack region in which a silicon substrate attack phenomenon is observed after gate patterning, using an CD-SEM image;

도 4는 에지 패스트 현상을 나타낸 도면,4 is a diagram illustrating an edge fast phenomenon;

도 5a 내지 도 5c는 본 발명의 실시예에 따른 리세스드 게이트 공정을 이용한 반도체소자의 제조 방법을 도시한 공정 단면도,5A through 5C are cross-sectional views illustrating a method of manufacturing a semiconductor device using a recessed gate process according to an embodiment of the present invention;

도 6은 통상적인 화학적기계적연마장치의 구조를 도시한 도면,6 is a view showing the structure of a conventional chemical mechanical polishing apparatus,

도 7은 연마압력 및 연마헤드와 플레이튼의 회전속도에 따른 웨이퍼 에지의 연마특성을 나타낸 도면,7 is a view showing the polishing characteristics of the wafer edge according to the polishing pressure and the rotational speed of the polishing head and platen,

도 8은 연마헤드의 스윕 조건(스윕 또는 픽스)에 따른 웨이퍼 에지 프로파일을 도시한 도면,8 shows a wafer edge profile according to the sweep condition (sweep or fix) of a polishing head;

도 9는 컨디셔닝방법 및 압력에 따른 웨이퍼 에지 프로파일을 도시한 도면.9 shows wafer edge profiles with conditioning methods and pressures.

* 도면의 주요 부분에 대한 부호의 설명* Explanation of symbols for the main parts of the drawings

21 : 반도체기판 22 : 소자분리막21 semiconductor substrate 22 device isolation film

23 : 리세스드 패턴 24 : 게이트절연막23 recessed pattern 24 gate insulating film

25 : 제1게이트전극막 26 : 제2게이트전극막25: first gate electrode film 26: second gate electrode film

27 : 게이트하드마스크27: gate hard mask

본 발명은 반도체 제조 기술에 관한 것으로, 특히 리세스드 게이트 공정을 이용한 반도체소자의 제조 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to semiconductor manufacturing technology, and more particularly, to a method of manufacturing a semiconductor device using a recessed gate process.

반도체소자의 디자인룰이 점차 감소함에 따라 제조 공정의 마진이 점점 부족하게 되고, DRAM의 경우 특히 리프레시 특성의 열화로 소자형성이 어렵게 되어 이를 해결하고자 통상의 2차원적인 게이트 구조 대신 3차원적으로 게이트구조를 형성하는 이른바 리세스드 게이트 공정이 도입되었다.As the design rules of semiconductor devices decrease gradually, the margins of manufacturing processes become increasingly insufficient, and in the case of DRAM, it is difficult to form devices due to deterioration of refresh characteristics, so that gates are three-dimensional instead of conventional two-dimensional gate structures. So-called recessed gate processes that form structures have been introduced.

도 1은 종래기술에 따른 리세스드 게이트 공정을 적용한 반도체소자의 제조 방법을 간략히 도시한 도면이다.1 is a view schematically illustrating a method of manufacturing a semiconductor device to which a recessed gate process according to the related art is applied.

도 1을 참조하면, 반도체기판(11)의 소자분리영역에 트렌치 구조의 소자분리 막(12)을 형성한 후, 게이트가 형성될 반도체기판의 소정 영역을 식각하여 리세스드 패턴(13)을 형성한다.Referring to FIG. 1, after forming a device isolation film 12 having a trench structure in a device isolation region of a semiconductor substrate 11, a predetermined region of a semiconductor substrate on which a gate is to be formed is etched to form a recessed pattern 13. do.

이어서, 리세스드 패턴(13)을 포함한 반도체기판(11)의 표면 상에 게이트절연막(14)을 형성한다.Subsequently, a gate insulating film 14 is formed on the surface of the semiconductor substrate 11 including the recessed pattern 13.

다음으로, 리세스드 패턴(13)을 채울때까지 게이트절연막(14) 상에 게이트폴리실리콘(15)을 증착한 후, 게이트폴리실리콘(15) 상에 게이트텅스텐실리사이드(16)를 형성하고, 게이트텅스텐실리사이드(16) 상에 게이트하드마스크질화막(17)을 형성한다.Next, after the gate polysilicon 15 is deposited on the gate insulating layer 14 until the recessed pattern 13 is filled, the gate tungsten silicide 16 is formed on the gate polysilicon 15, and the gate A gate hard mask nitride film 17 is formed on the tungsten silicide 16.

이어서, 게이트패터닝을 진행하여 게이트폴리실리콘(15), 게이트텅스텐실리사이드(16) 및 게이트하드마스크질화막(17)의 순서로 적층된 구조의 리세스드 게이트(100)를 완성한다.Subsequently, gate patterning is performed to complete the recessed gate 100 having the stacked structure in the order of the gate polysilicon 15, the gate tungsten silicide 16, and the gate hard mask nitride film 17.

그러나, 종래기술은 게이트폴리실리콘(15) 증착시 발생된 계곡(V), 즉 하부 토폴로지(Topology)에 의해 후속 게이트텅스텐실리사이드(16) 증착시 스텝커버리지(step coverage)가 불량하여 게이트패터닝후에 진행하는 산화공정(예, 라이트산화)시 게이트텅스텐실리사이드(16)의 노출 측면에서 이상 성장이 초래되고, 이에 따라 게이트전극의 단선을 초래하거나, 후속 랜딩플러그콘택 공정 진행시 자기정렬콘택 페일(SAC Fail)을 초래하고 있다.However, the prior art proceeds after gate patterning due to poor step coverage in depositing the subsequent gate tungsten silicide 16 due to the valley V generated during the deposition of the gate polysilicon 15, that is, the lower topology. In the oxidation process (eg, light oxidation), abnormal growth is caused in the exposed side of the gate tungsten silicide 16, thereby causing a disconnection of the gate electrode, or a self-aligning contact fail during a subsequent landing plug contact process. ).

도 2는 게이트텅스텐실리사이드의 이상 성장(Abnormal growth)에 의해 유발된 결함의 FIB-TEM 분석을 통해 관찰한 TEM 사진이다.FIG. 2 is a TEM photograph observed through FIB-TEM analysis of defects caused by abnormal growth of gate tungsten silicide. FIG.

이러한 문제를 해결하고자 게이트폴리실리콘 증착후에 CMP(Chemical Mechanical Polishing)를 도입하여 평탄화 공정을 진행하였다. 예컨대, 산화막용 슬러리를 이용하여 CMP 공정을 진행하므로써 게이트텅스텐실리사이드의 이상 성장에 의한 게이트텅스텐실리사이드의 심(seam)을 제거하여 자기정렬콘택 페일을 감소시킨다.In order to solve this problem, CMP (Chemical Mechanical Polishing) was introduced after the gate polysilicon deposition to proceed the planarization process. For example, by performing the CMP process using the slurry for the oxide film, the seam of the gate tungsten silicide due to abnormal growth of the gate tungsten silicide is removed to reduce the self-aligned contact fail.

그러나, CMP 공정시 웨이퍼 에지 부분의 과도한 연마에 의해 후속 게이트패터닝시 실리콘 기판 어택(Si substrate attack)이 발생하여 소자의 수율을 저하시키는 문제를 초래한다.However, excessive polishing of the wafer edge portion in the CMP process results in a Si substrate attack during subsequent gate patterning, resulting in a problem of lowering device yield.

도 3은 게이트패터닝후 실리콘 기판 어택 현상이 관찰된 KLA 맵 및 실리콘기판 어택지역을 CD-SEM으로 관찰한 이미지이다.FIG. 3 is a CD-SEM image of a KLA map and a silicon substrate attack region where a silicon substrate attack phenomenon is observed after gate patterning.

도 3에 도시된 바에 따르면, 웨이퍼의 에지부분에서 어택(D)이 다량 발생하고 있음을 알 수 있다. 이처럼 웨이퍼의 에지 부분에서 어택이 발생하는 이유는, CMP 공정을 진행할 때 웨이퍼 에지 부분이 빠르게 연마되어[에지 패스트(Edge fast) 현상] 웨이퍼 에지 부분에서 게이트폴리실리콘이 적게 남기 때문이며, 이 상태에서 게이트패터닝을 진행함에 따라 웨이퍼의 에지부분에서 실리콘기판 어택이 발생한다.As shown in FIG. 3, it can be seen that a large amount of attack D occurs at the edge portion of the wafer. The attack occurs at the edge portion of the wafer because the wafer edge portion is polished quickly during the CMP process (edge fast phenomenon), and fewer gate polysilicon remains at the wafer edge portion. As the patterning proceeds, a silicon substrate attack occurs at the edge of the wafer.

도 4는 에지 패스트 현상을 나타낸 도면으로서, 웨이퍼의 중앙에 비해 웨이퍼의 에지에서 연마제거량이 훨씬 많음을 알 수 있다.4 is a view showing the edge fast phenomenon, it can be seen that the removal amount is much higher at the edge of the wafer than the center of the wafer.

본 발명은 상기한 종래기술의 문제점을 해결하기 위해 제안된 것으로, 리세 스드 게이트 공정을 적용할 때 자기정렬콘택페일 억제를 위한 CMP 공정을 도입하면서도 웨이퍼의 에지부분에서 실리콘기판 어택이 발생하는 것을 방지할 수 있는 반도체소자의 제조 방법을 제공하는데 그 목적이 있다.The present invention has been proposed to solve the above-mentioned problems of the prior art, and prevents the occurrence of silicon substrate attack at the edge of the wafer while introducing a CMP process for suppressing self-aligned contact fail when applying the recessed gate process. It is an object of the present invention to provide a method for manufacturing a semiconductor device.

상기 목적을 달성하기 위한 본 발명의 반도체소자의 제조 방법은 반도체기판의 소정영역을 식각하여 리세스드패턴을 형성하는 단계, 상기 리세스드패턴을 채울때까지 전면에 게이트폴리실리콘을 형성하는 단계, 웨이퍼의 중앙과 에지부분에서 균일한 연마제거량을 갖는 연마조건으로 화학적기계적연마 공정을 진행하여 상기 게이트폴리실리콘의 표면을 평탄화시키는 단계, 상기 평탄화된 게이트폴리실리콘 상에 게이트텅스텐실리사이드와 게이트하드마스크를 차례로 형성하는 단계, 및 상기 게이트하드마스크, 게이트텅스텐실리사이드 및 게이트폴리실리콘을 패터닝하여 리세스드 게이트를 형성하는 단계를 포함하는 것을 특징으로 하며, 상기 화학적기계적연마 공정시, 연마압력을 4psi 이하로 하고, 연마헤드와 플레이튼의 회전속도를 50rpm 이하로 하며, 컨디셔닝 방법을 엑시튜 컨디셔닝 방법으로 바꾸고, 연마헤드의 스윕을 픽스조건으로 바꾸어 진행하는 것을 특징으로 하고, 상기 연마압력은 2Psi∼3Psi 영역의 연마압력을 사용하는 것을 특징으로 하며, 상기 연마헤드와 플레이튼의 회전 속도를 20rpm∼40rpm 영역으로 사용하는 것을 특징으로 하고, 상기 엑시튜 컨디셔닝 방법을 이용할 때, 압력은 3lbf/in2∼12lbf/in2 영역을 사용하고, 컨디셔닝 디스크의 회전 속도는 30rpm∼160rpm을 사용하는 것을 특징으로 하고, 상기 연마헤드의 스윕을 픽스시킬 때, 상기 연마헤드는 연마패드의 중앙을 중심으로 4.2∼5.8인치 영역에 픽스시키는 것을 특징으로 한다.A method of manufacturing a semiconductor device of the present invention for achieving the above object is to form a recessed pattern by etching a predetermined region of the semiconductor substrate, forming a gate polysilicon on the entire surface until the recessed pattern is filled, a wafer Planarizing the surface of the gate polysilicon by performing a chemical mechanical polishing process under a polishing condition having a uniform removal amount at the center and an edge of the gate polysilicon, and then a gate tungsten silicide and a gate hard mask on the planarized gate polysilicon And forming a recessed gate by patterning the gate hard mask, the gate tungsten silicide, and the gate polysilicon. In the chemical mechanical polishing process, the polishing pressure is 4 psi or less, The rotation speed of the polishing head and platen is less than 50rpm And changing the conditioning method to an exciter conditioning method and changing the sweep of the polishing head to fix conditions. The polishing pressure is characterized by using a polishing pressure in a region of 2 Psi to 3 Psi. And the rotational speed of the platen in the range of 20rpm to 40rpm, and when using the exsitu conditioning method, the pressure is in the range of 3lbf / in 2 to 12lbf / in 2 and the rotational speed of the conditioning disk is It is characterized by using 30rpm to 160rpm, and when fixing the sweep of the polishing head, the polishing head is characterized in that it is fixed in the 4.2 to 5.8 inches area around the center of the polishing pad.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.Hereinafter, the preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings so that those skilled in the art may easily implement the technical idea of the present invention. .

도 5a 내지 도 5c는 본 발명의 실시예에 따른 리세스드 게이트 공정을 이용한 반도체소자의 제조 방법을 도시한 공정 단면도이다.5A through 5C are cross-sectional views illustrating a method of manufacturing a semiconductor device using a recessed gate process according to an embodiment of the present invention.

도 5a에 도시된 바와 같이, 반도체기판(21)의 소자분리영역에 트렌치 구조의 소자분리막(22)을 형성한 후, 게이트가 형성될 반도체기판의 소정 영역을 식각하여 리세스드 패턴(23)을 형성한다. 이때, 리세스드 패턴(23)은 500Å∼2500Å의 깊이로 형성하고, 소자분리막(22)이 매립되는 트렌치의 깊이는 1500Å∼3000Å로 한다.As shown in FIG. 5A, after forming the device isolation film 22 having the trench structure in the device isolation region of the semiconductor substrate 21, a predetermined region of the semiconductor substrate on which the gate is to be formed is etched to form the recessed pattern 23. Form. At this time, the recessed pattern 23 is formed to a depth of 500 kPa to 2500 kPa, and the depth of the trench in which the element isolation film 22 is embedded is 1500 kPa to 3000 kPa.

이어서, 리세스드 패턴(23)을 포함한 반도체기판(21)의 표면 상에 게이트절연막(24)을 형성한다.Subsequently, a gate insulating film 24 is formed on the surface of the semiconductor substrate 21 including the recessed pattern 23.

다음으로, 리세스드 패턴(23)을 채울때까지 게이트절연막(24) 상에 게이트폴리실리콘(25)을 증착한다. 이때, 게이트폴리실리콘(25)은 SiH4 또는 Si2H6 중에서 선택되는 실리콘소스를 이용하고 PH3 또는 AsH3 중에서 선택되는 도핑가스를 사용하여 도우프드 실리콘 또는 폴리실리콘으로 증착하고, 그 증착두께는 500Å∼2000Å 으로 한다.Next, the gate polysilicon 25 is deposited on the gate insulating film 24 until the recessed pattern 23 is filled. At this time, the gate polysilicon 25 is deposited with doped silicon or polysilicon using a silicon source selected from SiH 4 or Si 2 H 6 and a doping gas selected from PH 3 or AsH 3 , and the deposition thickness thereof. Is 500Å to 2000Å.

한편, 게이트폴리실리콘(25)은 도우프드 폴리실리콘(Doped polysilicon)과 언도우프드 폴리실리콘(Undoped polysilicon)의 이중층으로 형성할 수도 있다.Meanwhile, the gate polysilicon 25 may be formed of a double layer of doped polysilicon and undoped polysilicon.

상기 게이트폴리실리콘(25) 증착시 리세스드 패턴(23)에 의한 하부의 토폴로지에 의해 계곡(V)이 발생하는 것을 피할 수 없다.When the gate polysilicon 25 is deposited, the valleys V may not be generated due to the topology of the lower part of the recessed pattern 23.

따라서, 본 발명은 게이트폴리실리콘(25) 증착후에 발생된 계곡(V)의 제거를 위해 화학적기계적연마(CMP) 공정을 진행한다.Accordingly, the present invention performs a chemical mechanical polishing (CMP) process to remove the valleys V generated after the deposition of the gate polysilicon 25.

도 5b에 도시된 바와 같이, 하부 토폴로지에 의한 계곡을 제거하기 위해 게이트폴리실리콘(25)에 대해 화학적기계적연마(CMP) 공정을 진행하여 평탄화시킨다. 이때, 화학적기계적연마 공정후에 잔류하는 반도체기판(21) 상부의 게이트폴리실리콘(25a)의 두께(d)는 200Å∼1500Å으로 한다.As shown in FIG. 5B, the gate polysilicon 25 is subjected to a chemical mechanical polishing (CMP) process to planarize to remove valleys due to the lower topology. At this time, the thickness d of the gate polysilicon 25a on the upper portion of the semiconductor substrate 21 remaining after the chemical mechanical polishing process is set to 200 kPa to 1500 kPa.

상기 게이트폴리실리콘(25a)의 화학적기계적연마(CMP) 공정시 웨이퍼의 에지 지역에서 빠르게 연마되어[에지 패스트(Edge fast) 현상이라고 함] 잔류 게이트폴리실리콘이 적게 남는 현상을 방지하기 위해 화학적기계적연마(CMP) 공정의 조건을 다음과 같이 조절한다.In the chemical mechanical polishing (CMP) process of the gate polysilicon 25a, it is rapidly polished at the edge region of the wafer (called an edge fast phenomenon) so as to prevent the residual gate polysilicon from remaining. The conditions of the (CMP) process are adjusted as follows.

도 6은 통상적인 화학적기계적연마장치의 구조를 도시한 도면으로서, 연마패드, 연마헤드에 장착된 웨이퍼, 컨디셔너를 구비한다.6 shows the structure of a conventional chemical mechanical polishing apparatus, which includes a polishing pad, a wafer mounted on a polishing head, and a conditioner.

첫째, 화학적기계적연마(CMP) 공정시 연마압력을 4Psi 이하로 설정한다. 바람직하게는, 2Psi∼3Psi 영역의 연마압력을 사용한다.First, the polishing pressure is set to 4 Psi or less during the chemical mechanical polishing (CMP) process. Preferably, the polishing pressure in the region of 2Psi to 3Psi is used.

둘째, 연마헤드(Polishing head)와 플레이튼(Platen)의 회전 속도를 50rpm 이하로 설정한다. 바람직하게는, 20rpm∼40rpm 영역의 회전속도를 사용한다.Second, the rotation speed of the polishing head and the platen is set to 50 rpm or less. Preferably, the rotation speed in the range of 20 rpm to 40 rpm is used.

셋째, 산화막용 슬러리를 이용한 연마시 연마패드의 포로시티(porosity)를 일정하게 유지하기 위한 패드 드레싱(Pad dressing) 방법, 즉 컨디셔닝 방법을 인시튜컨디셔닝(Insitu conditioning method) 방법에서 엑시튜 컨디셔닝(Exsitu conditioning method) 방법으로 적용한다.Third, the pad dressing method for maintaining the porosity of the polishing pad at the time of polishing using the slurry for the oxide film, that is, the conditioning method is performed by the insitu conditioning method in the insitu conditioning method. conditioning method).

통상적으로 CMP 공정시 CMP 공정을 진행하면서 연마패드(Polishing Pad)의 표면에 연마된 물질 혹은 연마된 이물질이 끼게 되는 데 이 이물질 등을 제거하여 항상 깨끗한 연마패드 표면을 유지하기 위하여 연마패드 표면을 다이아몬드 디스크등의 컨디셔너(Conditioner)로 조금씩 갈아내는 컨디셔닝(Conditioning)이라고 하는 과정을 거치게 된다. In general, during the CMP process, the polished surface or the polished foreign matter gets stuck on the surface of the polishing pad. To remove the foreign matter and keep the surface of the polishing pad clean at all times, Conditioning is a process that is gradually changed into a conditioner such as a disk.

통상적으로 CMP 공정시 컨디셔닝은 인시튜컨디셔닝 방법, 즉 웨이퍼를 연마하면서 계속 함께 컨디셔닝을 진행하는 방법을 이용하는데, 본 발명은 엑시튜컨디셔닝 방법, 즉 웨이퍼 연마와 별도로 컨디셔닝 과정을 진행한다.In general, in the CMP process, conditioning is performed using an in-situ conditioning method, that is, a method of continuously conditioning together while polishing a wafer, and the present invention performs an conditioning process separately from an exsitu conditioning method, that is, polishing a wafer.

본 발명에서 엑시튜 컨디셔닝을 진행할 때, 압력은 3lbf/in2∼12lbf/in2 영역(제곱 인치당 파운드힘)을 사용하고, 컨디셔닝 디스크의 회전 속도는 30rpm∼160rpm을 사용한다.In the present invention, when proceeding with exciter conditioning, the pressure is used in the 3lbf / in 2 ~ 12lbf / in 2 region (pound force per square inch), the rotational speed of the conditioning disk is used from 30rpm to 160rpm.

넷째, 산화막용 슬러리를 사용한 연마시 헤드스윕(Head sweep)을 종래 스윕조건에서 스윕하지 않는 픽스(Fix) 조건으로 하는 방법으로 에지부분에 접촉되는 연마패드를 프레시하지 않게 하여 연마량을 감소시켜 웨이퍼 에지 지역의 실리콘기 판 어택현상을 방지한다.Fourth, when polishing with an oxide film slurry, a head sweep is a fix condition that does not sweep under a conventional sweep condition, so that the polishing pad in contact with the edge portion is not refreshed, thereby reducing the amount of polishing. It prevents silicon substrate attack in the edge area.

통상적으로 CMP 공정시 연마패드의 중앙을 중심으로 4.2∼5.8인치 영역을 연마헤드의 중앙이 스윕하고 있으며, 이렇게 하므로써 컨디셔닝에 의해 프레시한 연마패드를 접촉하게 하여 연마가 진행되며, 이로 인하여 프레시한 연마패드에 접속되는 웨이퍼 에지 부분의 연마속도가 증가하게 된다.In general, during the CMP process, the center of the polishing head is swept from 4.2 to 5.8 inches around the center of the polishing pad. In this way, the polishing is brought into contact with the fresh polishing pad by conditioning. The polishing rate of the portion of the wafer edge connected to the pad is increased.

본 발명은 연마헤드 스윕을 픽스 조건으로 하므로써 웨이퍼 에지에서의 연마량을 감소시키고자 한다. 픽스조건시, 연마헤드는 연마패드의 중앙을 중심으로 4.2∼5.8인치 영역에 위치한다.The present invention seeks to reduce the amount of polishing at the wafer edge by making the polishing head sweep a fix condition. Under fix conditions, the polishing head is located in the 4.2-5.8 inch region around the center of the polishing pad.

위와 같은 조건에 의해 진행하는 게이트폴리실리콘의 CMP 공정시, 슬러리(Slurry)로는 pH 9∼12 영역의 염기성 슬러리를 사용한다. 바람직하게, 염기성 슬러리는 SiO2, CeO2, Al2O3 연마제(abrasive)를 사용하고, 그 사이즈(size)는 500nm 이하이다. 그리고, 슬러리의 유량은 300ml/분(min) 이하를 사용하는데, 바람직하게는 50ml/분∼200ml/분을 사용한다.In the CMP process of the gate polysilicon proceeding under the above conditions, a basic slurry having a pH of 9 to 12 is used as a slurry. Preferably, the basic slurry uses SiO 2 , CeO 2 , Al 2 O 3 abrasive, and its size is 500 nm or less. The flow rate of the slurry is 300 ml / min or less, preferably 50 ml / min to 200 ml / min.

상술한 바에 따르면, 게이트폴리실리콘(25)의 CMP 공정시, 연마압력 및 연마헤드와 플레이튼의 회전속도를 각각 4Psi 이하 및 50rpm 이하로 설정해주고, 컨디셔닝 방법을 엑시튜 컨디셔닝 방법으로 바꾸고, 연마헤드의 스윕을 픽스조건으로 바꾸므로써, 웨이퍼 에지에서 에지 패스트 현상이 발생되는 것을 방지할 수 있다.As described above, in the CMP process of the gate polysilicon 25, the polishing pressure and the rotational speed of the polishing head and the platen are set to 4 Psi or less and 50 rpm or less, respectively, and the conditioning method is changed to the exciter conditioning method and the polishing head is By changing the sweep to the fix condition, the edge fast phenomenon can be prevented from occurring at the wafer edge.

도 7은 연마압력 및 연마헤드와 플레이튼의 회전속도에 따른 웨이퍼 에지의 연마특성을 나타낸 도면이다. 여기서, 가로축은 웨이퍼 중앙으로부터의 거리이고, 세로축은 연마제거량을 나타낸다.7 is a view showing the polishing characteristics of the wafer edge according to the polishing pressure and the rotational speed of the polishing head and platen. Here, the horizontal axis represents the distance from the center of the wafer, and the vertical axis represents the polishing removal amount.

도 7을 참조하면, 연마압력/회전속도를 각각 2psi/33rpm, 3psi/43rpm, 4psi/53rpm, 5psi/63rpm, 6psi/73rpm인 조건으로 측정한 결과, 연마압력이 4psi이하 경우와 회전속도가 50rpm 이하인 경우에 웨이퍼 에지에서 웨이퍼의 중앙과 유사한 연마특성을 얻을 수 있다. 즉, 웨이퍼의 중앙과 에지에서 동일한 수준(300Å)의 연마제거량(Removal amounts)을 얻을 수 있다. 특히, 2psi/33rpm, 3psi/43rpm으로 진행한 경우가 4psi/53rpm, 5psi/63rpm으로 진행한 경우에 비해 웨이퍼의 중앙과 에지에서 연마제거율의 차이가 거의 없다. 그러나, 연마압력/회전속도가 6psi/73rpm인 경우에는 웨이퍼의 중앙과 웨이퍼의 에지에서 연마제거량의 차이가 크게 발생한다.Referring to FIG. 7, the polishing pressure / rotational speed was measured at 2psi / 33rpm, 3psi / 43rpm, 4psi / 53rpm, 5psi / 63rpm, 6psi / 73rpm, respectively, and the polishing pressure was less than 4psi and the rotational speed was 50rpm. In the following cases, polishing characteristics similar to the center of the wafer at the wafer edge can be obtained. That is, the same removal amount (Removal amounts) at the center and the edge of the wafer can be obtained. In particular, there is little difference in removal rate at the center and the edge of the wafer compared to the case of proceeding at 2psi / 33rpm, 3psi / 43rpm 4psi / 53rpm, 5psi / 63rpm. However, when the polishing pressure / rotational speed is 6 psi / 73 rpm, a large difference in removal amount occurs at the center of the wafer and the edge of the wafer.

도 8은 연마헤드의 스윕 조건(스윕 또는 픽스)에 따른 웨이퍼 에지 프로파일을 도시한 도면이다. 여기서, 가로축은 웨이퍼 중앙으로부터의 거리이고, 세로축은 연마제거량(Removal amounts)을 나타낸다.8 shows a wafer edge profile according to the sweep condition (sweep or fix) of the polishing head. Here, the horizontal axis represents the distance from the center of the wafer, and the vertical axis represents the removal amounts.

도 8에 도시된 바와 같이, 연마헤드의 스윕조건을 스윕에서 픽스조건(4.2∼5.8, 4.5∼5.5)으로 바꾸는 경우, 웨이퍼 에지에서의 연마량이 현저히 감소함을 알 수 있다.As shown in Fig. 8, it can be seen that when the sweep condition of the polishing head is changed from sweep to fix conditions (4.2 to 5.8, 4.5 to 5.5), the amount of polishing at the wafer edge is significantly reduced.

도 9는 컨디셔닝방법 및 압력에 따른 웨이퍼 에지 프로파일을 도시한 도면이다. 여기서, 가로축은 웨이퍼 중앙으로부터의 거리이고, 세로축은 연마제거량(Removal amounts)을 나타낸다.9 illustrates a wafer edge profile according to a conditioning method and pressure. Here, the horizontal axis represents the distance from the center of the wafer, and the vertical axis represents the removal amounts.

도 9에 도시된 바와 같이, 컨디셔닝방법을 엑시튜로 바꾸는 경우 인시튜 방 법에 비해 웨이퍼 에지에서의 연마량이 현저히 감소하고 있음을 알 수 있다.As shown in FIG. 9, it can be seen that the polishing amount at the wafer edge is significantly reduced compared to the in-situ method when the conditioning method is changed to exsitu.

또한, 컨디셔닝방법을 엑시튜로 바꾸는 경우 압력에 의해서는 그다지 연마량 차이를 보이지 않는다.In addition, when the conditioning method is changed to exitu, there is no difference in polishing amount depending on the pressure.

따라서, 연마헤드의 스윕을 픽스조건으로 바꾸고, 컨디셔닝 방법을 인시튜 방법에서 엑시튜 방법으로 바꾸어주면 웨이퍼의 에지부분에서 연마량을 감소시킬 수 있다.Therefore, the polishing amount can be reduced at the edge portion of the wafer by changing the sweep head sweep condition to fix condition and changing the conditioning method from the in-situ method to the ex-situ method.

도 5c에 도시된 바와 같이, 평탄화된 게이트폴리실리콘(25a) 상에 게이트텅스텐실리사이드(26)와 게이트하드마스크(27)를 차례로 형성한다. As shown in FIG. 5C, a gate tungsten silicide 26 and a gate hard mask 27 are sequentially formed on the planarized gate polysilicon 25a.

다음으로, 게이트패터닝 공정을 진행하여, 게이트폴리실리콘(25a), 게이트텅스텐실리사이드(26) 및 게이트하드마스크(27)의 순서로 적층되고, 리세스드 패턴(24)에 일부가 매립되는 형태의 리세스드 게이트(200)를 완성한다.Next, the gate patterning process is performed, and the gate polysilicon 25a, the gate tungsten silicide 26, and the gate hard mask 27 are stacked in this order and partially recessed in the recessed pattern 24. Complete the gate 200.

상술한 실시예에 따르면, 리세스드 게이트 공정 적용시 자기정렬콘택페일 억제를 위해 화학적기계적연마(CMP) 공정을 도입하되, 연마조건의 조절을 통해 에지패스트 현상을 방지한다.According to the above-described embodiment, the chemical mechanical polishing (CMP) process is introduced to suppress the self-aligned contact fail when the recessed gate process is applied, and the edge fast phenomenon is prevented by adjusting the polishing conditions.

연마조건의 조절은 연마압력을 4Psi 이하로 하고, 연마헤드와 플레이튼의 회전속도를 50rpm 이하로 하며, 컨디셔닝 방법을 엑시튜 컨디셔닝 방법으로 바꾸고, 연마헤드의 스윕을 픽스조건으로 바꾼다. 여기서, 컨디셔닝 방법과 연마헤드의 스윕은 산화막용 슬러리를 적용하는 경우에 조절한다.To adjust the polishing conditions, the polishing pressure is 4Psi or less, the rotational speed of the polishing head and the platen is 50rpm or less, the conditioning method is changed to the exciter conditioning method, and the sweep head sweep is changed to the fix condition. Here, the conditioning method and the sweep of the polishing head are adjusted when applying the slurry for the oxide film.

위와 같은 연마조건의 각각을 조절하여 에지패스트 현상을 방지할 수 있고, 또한 위 네가지 연마조건을 모두 조절하면 에지패스트 현상은 더욱 억제된다.The edge fast phenomenon can be prevented by adjusting each of the above polishing conditions, and the edge fast phenomenon is further suppressed by adjusting all four polishing conditions.

본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.Although the technical idea of the present invention has been described in detail according to the above preferred embodiment, it should be noted that the above-described embodiment is for the purpose of description and not of limitation. In addition, those skilled in the art will understand that various embodiments are possible within the scope of the technical idea of the present invention.

상술한 본 발명은 리세스드 게이트 공정시 화학적기계적연마(CMP)를 적용하므로써 토폴로지 문제를 해결하여 자기정렬콘택 페일을 방지할 수 있는 효과가 있다.The present invention described above has the effect of solving the topology problem by applying chemical mechanical polishing (CMP) in the recessed gate process to prevent self-aligned contact fail.

또한, 본 발명은 게이트폴리실리콘의 CMP 공정시 조건을 조절하므로써 웨이퍼의 에지 부분에서의 에지 패스트 현상을 방지하여 웨이퍼의 중앙과 에지에서 균일한 연마특성을 얻을 수 있는 효과가 있다.In addition, the present invention is effective to obtain a uniform polishing characteristics at the center and the edge of the wafer by preventing the edge fast phenomenon in the edge portion of the wafer by adjusting the conditions during the CMP process of the gate polysilicon.

Claims (15)

반도체기판의 소정영역을 식각하여 리세스드패턴을 형성하는 단계;Etching a predetermined region of the semiconductor substrate to form a recessed pattern; 상기 리세스드패턴을 채울때까지 전면에 게이트폴리실리콘을 형성하는 단계;Forming gate polysilicon on the entire surface until the recessed pattern is filled; 웨이퍼의 중앙과 에지부분에서 균일한 연마제거량을 갖는 연마조건으로 화학적기계적연마 공정을 진행하여 상기 게이트폴리실리콘의 표면을 평탄화시키는 단계; Planarizing the surface of the gate polysilicon by performing a chemical mechanical polishing process under polishing conditions having a uniform removal amount at the center and the edge of the wafer; 상기 평탄화된 게이트폴리실리콘 상에 게이트텅스텐실리사이드와 게이트하드마스크를 차례로 형성하는 단계; 및Sequentially forming a gate tungsten silicide and a gate hard mask on the planarized gate polysilicon; And 상기 게이트하드마스크, 게이트텅스텐실리사이드 및 게이트폴리실리콘을 패터닝하여 리세스드 게이트를 형성하는 단계Patterning the gate hard mask, gate tungsten silicide, and gate polysilicon to form a recessed gate 를 포함하는 반도체소자의 제조 방법.Method for manufacturing a semiconductor device comprising a. 제1항에 있어서,The method of claim 1, 상기 화학적기계적연마 공정은,The chemical mechanical polishing process, 2Psi∼3Psi 영역의 연마압력을 사용하는 것을 특징으로 하는 반도체소자의 제조 방법.A method of manufacturing a semiconductor device, characterized by using a polishing pressure in the region of 2Psi to 3Psi. 제2항에 있어서,The method of claim 2, 상기 화학적기계적연마공정은,The chemical mechanical polishing process, 연마헤드와 플레이튼의 회전 속도를 20rpm∼40rpm 영역으로 사용하는 것을 특징으로 하는 반도체소자의 제조 방법.A method of manufacturing a semiconductor device, characterized in that the rotational speed of the polishing head and the platen is used in a range of 20 rpm to 40 rpm. 제1항에 있어서,The method of claim 1, 상기 화학적기계적연마 공정은,The chemical mechanical polishing process, 엑시튜 컨디셔닝 방법을 이용하는 것을 특징으로 하는 반도체소자의 제조 방법.A method for manufacturing a semiconductor device, characterized by using an exciter conditioning method. 제4항에 있어서,The method of claim 4, wherein 상기 엑시튜 컨디셔닝 방법을 이용할 때, 압력은 3lbf/in2∼12lbf/in2 영역을 사용하고, 컨디셔닝 디스크의 회전 속도는 30rpm∼160rpm을 사용하는 것을 특징으로 하는 반도체소자의 제조 방법.When using the exciter conditioning method, the pressure is used in the region of 3lbf / in 2 ~ 12lbf / in 2 , the rotation speed of the conditioning disk is 30rpm to 160rpm characterized in that the manufacturing method. 제1항에 있어서,The method of claim 1, 상기 화학적기계적연마 공정시,In the chemical mechanical polishing process, 연마헤드의 스윕을 픽스시키는 것을 특징으로 하는 반도체소자의 제조 방법.A method of manufacturing a semiconductor device, characterized in that to fix the sweep of the polishing head. 제6항에 있어서,The method of claim 6, 상기 연마헤드는 연마패드의 중앙을 중심으로 4.2∼5.8인치 영역에 픽스시키는 것을 특징으로 하는 반도체소자의 제조 방법.And the polishing head is fixed to a region of 4.2 to 5.8 inches around the center of the polishing pad. 제1항에 있어서,The method of claim 1, 상기 화학적기계적연마 공정시,In the chemical mechanical polishing process, 연마압력을 4psi 이하로 하고, 연마헤드와 플레이튼의 회전속도를 50rpm 이하로 하며, 컨디셔닝 방법을 엑시튜 컨디셔닝 방법으로 바꾸고, 연마헤드의 스윕을 픽스조건으로 바꾸어 진행하는 것을 특징으로 하는 반도체소자의 제조 방법.The polishing pressure is 4psi or less, the rotational speed of the polishing head and the platen is 50rpm or less, the conditioning method is changed to the exciter conditioning method, and the sweep head is changed to fix condition to proceed. Manufacturing method. 제8항에 있어서,The method of claim 8, 상기 연마압력은 2Psi∼3Psi 영역의 연마압력을 사용하는 것을 특징으로 하는 반도체소자의 제조 방법.The polishing pressure is a manufacturing method of a semiconductor device, characterized in that the polishing pressure of 2Psi ~ 3Psi region is used. 제8항에 있어서,The method of claim 8, 상기 연마헤드와 플레이튼의 회전 속도를 20rpm∼40rpm 영역으로 사용하는 것을 특징으로 하는 반도체소자의 제조 방법.And a rotation speed of the polishing head and the platen in a range of 20 rpm to 40 rpm. 제8항에 있어서,The method of claim 8, 상기 엑시튜 컨디셔닝 방법을 이용할 때, 압력은 3lbf/in2∼12lbf/in2 영역을 사용하고, 컨디셔닝 디스크의 회전 속도는 30rpm∼160rpm을 사용하는 것을 특징으로 하는 반도체소자의 제조 방법.When using the exciter conditioning method, the pressure is used in the region of 3lbf / in 2 ~ 12lbf / in 2 , the rotation speed of the conditioning disk is 30rpm to 160rpm characterized in that the manufacturing method. 제8항에 있어서,The method of claim 8, 상기 연마헤드의 스윕을 픽스시킬 때, 상기 연마헤드는 연마패드의 중앙을 중심으로 4.2∼5.8인치 영역에 픽스시키는 것을 특징으로 하는 반도체소자의 제조 방법.When fixing the sweep of the polishing head, the polishing head is fixed to a region of 4.2 to 5.8 inches around the center of the polishing pad. 제1항 내지 제12항 중 어느 한 항에 있어서,The method according to any one of claims 1 to 12, 상기 화학적기계적연마공정은,The chemical mechanical polishing process, pH 9∼12 영역의 염기성 슬러리를 사용하는 것을 특징으로 하는 반도체소자의 제조 방법.A method of manufacturing a semiconductor device, wherein a basic slurry having a pH of 9 to 12 is used. 제13항에 있어서,The method of claim 13, 상기 염기성 슬러리는 SiO2, CeO2 또는 Al2O3 중에서 선택되는 연마제를 사용하고, 그 사이즈는 100nm∼500nm로 하는 것을 특징으로 하는 반도체소자의 제조 방법.The basic slurry uses a polishing agent selected from SiO 2 , CeO 2 or Al 2 O 3 , the size of which is 100 nm to 500 nm. 제13항에 있어서,The method of claim 13, 상기 염기성 슬러리의 유량은 50ml/분∼200ml/분으로 사용하는 것을 특징으로 하는 반도체소자의 제조 방법.The flow rate of the basic slurry is 50ml / min to 200ml / min method for producing a semiconductor device.
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