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KR100719171B1 - Semiconductor memory device - Google Patents

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KR100719171B1
KR100719171B1 KR1020060038716A KR20060038716A KR100719171B1 KR 100719171 B1 KR100719171 B1 KR 100719171B1 KR 1020060038716 A KR1020060038716 A KR 1020060038716A KR 20060038716 A KR20060038716 A KR 20060038716A KR 100719171 B1 KR100719171 B1 KR 100719171B1
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voltage
circuit
power supply
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voltage level
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Inventor
이강설
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주식회사 하이닉스반도체
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Abstract

본 발명은 반도체 설계 기술에 관한 것으로, 승압전압에 의해 제어되어 승압전압의 전압레벨 이하로 클램프하는 클램프회로를 포함하는 균등화신호 생성회로 및 상기 균등화신호 생성회로의 출력신호를 구동신호로 하는 균등화신호구동드라이버를 포함하는 반도체 메모리 장치를 제공한다.The present invention relates to a semiconductor design technique, and more particularly, to a semiconductor design technique, which comprises an equalization signal generation circuit including a clamp circuit controlled by a boosted voltage and clamped to a voltage level of a boosted voltage or lower, and an equalization signal A semiconductor memory device including a driving driver is provided.

클램프 회로, 균등화신호, 반도체 메모리 장치, 래치업 패스, 전원전압 Clamp circuit, equalization signal, semiconductor memory device, latch-up path, power supply voltage

Description

반도체 메모리 장치{SEMICONDUCTOR MEMORY DEVICE}Technical Field [0001] The present invention relates to a semiconductor memory device,

도 1은 일반적인 저전원전압용 반도체 메모리 장치의 균등화신호 생성회로 및 균등화신호가 입력되는 프리차지부를 나타낸 블록도.BRIEF DESCRIPTION OF THE DRAWINGS FIG. 1 is a block diagram showing an equalization signal generating circuit and a pre-charge unit to which an equalization signal is inputted in a general low power supply voltage semiconductor memory device; FIG.

도 2는 종래기술에 따른 균등화신호 생성회로를 나타낸 블록도.2 is a block diagram showing an equalization signal generation circuit according to the prior art;

도 3a 및 도 3b는 일반적인 3배승압 펌프를 나타낸 회로도.Figs. 3A and 3B are circuit diagrams showing a general triple booster pump. Fig.

도 4는 본 발명에 따른 균등화신호 생성회로를 나타낸 구성도.4 is a configuration diagram showing an equalization signal generating circuit according to the present invention.

도 5는 도 4의 더블 펌프을 나타낸 회로도.5 is a circuit diagram showing the double pump of Fig.

도 6은 도 4의 클램핑 회로를 나타낸 회로도.6 is a circuit diagram showing the clamping circuit of Fig.

본 발명은 반도체 설계 기술에 관한 것으로, 특히 반도체 메모리 장치의 균등화신호 생성회로에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to semiconductor design technology, and more particularly to an equalization signal generation circuit of a semiconductor memory device.

반도체 메모리 장치는 대용량화 및 동작속도의 고속화가 그 개발방향으로 되고 있다. 그리고 이러한 요건들 외에도 저전원전압 환경에서 신뢰성있는 동작을 확 보하기 위한 저전압(Low Voltage 또는 Low Power, =저전원전압) 메모리도 또 하나의 개발방향으로 되고 있음은 주지의 사실이다. 특히, 휴대형 시스템(system), 예컨대 이동통신용 휴대폰(mobile phone)이나 노트북컴퓨터(note-book computer) 등 사무실용이 아닌 휴대형 시스템에 장착되는 메모리(memory)는 가급적이면 최소한의전력만을 소비하도록 그 개발 추세가 이루어지고 있다.BACKGROUND ART [0002] Semiconductor memory devices have become increasingly large in capacity and in operation speed. In addition to these requirements, it is well known that low-voltage (low voltage or low power) memory is another development direction for ensuring reliable operation in a low power voltage environment. Particularly, a memory mounted on a portable system, for example, a mobile phone or a notebook-computer, which is not an office, is required to have a development trend .

이러한 노력 중의 하나가 메모리의 코아 영역(Core area)에서의 전류소비를 최소한으로 하는 기술이다. 메모리셀(memory cell)과 비트라인(Bit Line) 그리고 워드라인(Word Line)들로 구성되는 상기 코아 영역은 극미세화된 디자인룰(design-rule)에 따라 설계된다. 그래서 메모리 셀들은 크기가 매우 작으면서 아울러 저전압을 사용하게 된다.One such effort is to minimize current consumption in the core area of the memory. The core region, which is composed of a memory cell, a bit line, and a word line, is designed according to a very fine design rule. Thus, the memory cells are very small in size and use a low voltage.

그리고, 이러한 저전압을 사용하는 반도체 메모리 장치에서 균등화신호는 비트라인, 비트라인감지증폭기의 전원라인 및 세크먼트 입/출력 라인을 프리차지시키는 각각의 프리차지부의 인에이블 신호로 사용되고 있다. In the semiconductor memory device using such a low voltage, the equalization signal is used as an enable signal of each precharge section for precharging the bit line, the power line of the bit line sense amplifier, and the segment input / output line.

상술한 내용을 도면으로 나타낸 것이 도 1이다.Fig. 1 is a diagram showing the above contents.

도 1은 일반적인 저전원전압용 반도체 메모리 장치의 균등화신호 생성회로 및 균등화신호가 입력되는 프리차지부를 나타낸 블록도이다.1 is a block diagram showing a pre-charge unit to which an equalization signal generation circuit and an equalization signal of a general low power supply voltage semiconductor memory device are inputted.

도 1을 참조하면, 승압전압(VPP) 또는 전원전압(VDD)의 전압레벨을 갖는 균등화 신호(bleq)를 생성하는 균등화신호 생성회로(101)와 균등화신호(bleq)에 응답하여 비트라인 감지증폭기, 비트라인 감지증폭기 전원라인 및 세그먼트 입/출력 라인을 프리차지시키는 각각의 프리차지부(103)를 볼 수 있다. 여기서, 비트라인 감 지증폭기, 비트라인 감지증폭기 전원라인 및 세그먼트 입/출력 라인은 균등화신호(bleq)에 의해 VBLP전압으로 프리차지된다.1, an equalizing signal generating circuit 101 for generating an equalizing signal bleq having a voltage level of a boosting voltage VPP or a power supply voltage VDD and an equalizing signal generating circuit 101 for generating an equalizing signal bleq, , The bit line sense amplifier power supply line, and the segment input / output lines. Here, the bit line sense amplifier, the bit line sense amplifier power line, and the segment input / output lines are precharged to the VBLP voltage by the equalization signal (bleq).

그리고, 균등화신호 생성회로(101)를 더욱 자세하게 설명하면 하기와 같다.The equalization signal generation circuit 101 will now be described in more detail.

도 2는 종래기술에 따른 균등화신호 생성회로(101)를 나타낸 블록도이다.2 is a block diagram showing an equalization signal generation circuit 101 according to the prior art.

도 2를 참조하면, 균등화신호 생성회로(101)는 일정한 전압레벨을 유지하기 위해 전압레벨을 감지하는 전압레벨 디텍터(201), 전압레벨 디텍터(201)의 출력신호에 응답하여 펌프(207)를 구동시키도록 오실레이션하는 오실레이터(203), 오실레이터(203)의 출력신호에 응답하여 펌프(207)를 제어하는 콘트롤 회로(205), 콘트롤 회로(205)의 출력신호에 응답하여 전원전압(VDD)을 3배승압하는 트리플 펌프(207)를 구비한다. 여기서 트리플 펌프(207)는 도 3a 및 도 3b에 도시된 일반적인 3배승압 펌프를 의미한다. 그리고, 트리플 펌프(207)의 출력전압인 전원전압(VDD)의 3배승압 전압은 일반적으로 승압전압(VPP)이라 칭한다.2, the equalization signal generation circuit 101 includes a voltage level detector 201 for sensing a voltage level to maintain a constant voltage level, a voltage level detector 201 for detecting a voltage level of the pump 207 in response to an output signal of the voltage level detector 201, A control circuit 205 for controlling the pump 207 in response to an output signal of the oscillator 203 and a control circuit 205 for controlling the power supply voltage VDD in response to an output signal of the control circuit 205. [ And a triple pump 207 for boosting the pressure of the refrigerant to three times. Here, the triple pump 207 refers to the general triple booster pump shown in Figs. 3A and 3B. The three times boosted voltage of the power supply voltage VDD, which is the output voltage of the triple pump 207, is generally referred to as a boosted voltage VPP.

그런데, 저전원전압용 반도체 메모리 장치의 승압전압(VPP)은 낮은 전원전압으로 인하여 더블 펌프(double pump)를 통해 발생되지 못하고, 트리플 펌프(triple pump)를 통해 발생한다. 이는 펌프 효율(pump efficiency) 관점에서 봤을 경우 불필요한 전류가 소모되는 것이다. 그리고, 승압전압(VPP)의 전압레벨을 갖는 균등화 신호(bleq)를 통해 프리차지부(도 1 참조)의 구동 트랜지스터를 구동시키는 경우도 이와 같이 전류 소모가 발생된다 할 수 있다. 다른 경우로써, 균등화 신호(bleq)의 전압레벨이 전원전압(VDD)일 경우, 전류 소모는 줄겠지만, 저전원전압용 반도체 메모리 장치이기 때문에 리프레쉬 타임(tRP) 특성이 현저하게 떨어지게 되어 AC character(tRP)를 만족시키지 못하는 문제점이 발생한다. 이를 해결하기 위해 균등화 신호(bleq)를 리피트하는 리피터를 구비하는데, 이는 메모리 셀을 포함하는 매트릭스와 매트릭스 사이에 위치하여 서브워드라인을 구동하는 서브워드라인 드라이버와 비트라인 감지증폭기 어레이가 교차하는 지역{서브홀(sub hole)}에 구비되어 AC character를 만족시킨다. However, the step-up voltage VPP of the semiconductor memory device for low power supply voltage is not generated through a double pump due to a low power supply voltage, and is generated through a triple pump. This means that unnecessary current is consumed in terms of pump efficiency. Also, when the driving transistor of the precharge section (see FIG. 1) is driven through the equalization signal bleq having the voltage level of the boost voltage VPP, the current consumption may be generated as described above. In other cases, when the voltage level of the equalization signal bleq is the power supply voltage VDD, the current consumption is reduced. However, since the semiconductor memory device is a low power supply voltage, the refresh time (tRP) tRP) can not be satisfied. In order to solve this problem, there is provided a repeater for repeating an equalization signal (bleq), which is located between a matrix including a memory cell and an area where a bit line sense amplifier array intersects with a sub word line driver for driving a sub word line, (Sub-hole) to satisfy the AC character.

이때, 리피터는 균등화 신호(bleq)를 게이트 입력으로 하여 전원전압(VDD)의 전압레벨을 갖는 균등화신호(bleq)를 출력하는 피모스 트랜지스터를 구비하는데, 피모스 트랜지스터의 소스(source)에 전원전압(VDD) 또는 승압전압(VPP)이 인가되면 초기 파워업 시퀀스(power up sequence)의 높은(high) 전원전압(VDD)에서 래치업 패스(latch up path)를 유발할 가능성이 생겨 칩의 신뢰성(reliabitity)에 문제가 생기게 된다.At this time, the repeater has a PMOS transistor that outputs an equalization signal (bleq) having a voltage level of the power supply voltage (VDD) with the equalization signal bleq as a gate input. The PMOS transistor has a source voltage A latch up path may be generated at a high power supply voltage VDD of the initial power up sequence when the power supply voltage VDD or the boost voltage VPP is applied to the semiconductor chip, ).

이와 같은 결함속에 기존에는, 래치업 패스를 방지하기 위해 승압전압(VPP)을 다운 컨버팅(down cunverting)하여 균등화 신호(bleq)를 위한 전압 균등화신호전압(VPPY)을 발생시켰다. 그런데, 이는 래치업 패스를 방지할 수는 있으나, 전류 세이빙에는 도움을 주지 못한다. 이미 승압전압(VPP)을 발생시키기 위해 트리플러 펌프를 이용한 승압 동작을 수행하여 전류를 소모했기 때문이다.Conventionally, in order to prevent a latch-up path, a voltage equalizing signal voltage VPPY for the equalization signal bleq is generated by down-boosting the boost voltage VPP. However, this can prevent the latch-up pass, but it does not help the current saving. Since the step-up operation using the tripple pump is performed in order to generate the step-up voltage VPP and the current is consumed.

본 발명은 상기와 같은 종래기술의 문제점을 해결하기 위해 제안된 것으로서, 저전원전압을 사용하는 반도체 메모리 장치에서 자신의 전압레벨을 낮춰 전류 소모량을 줄이는 균등화신호 생성회로를 구비하는 반도체 메모리 장치를 제공하는 것을 제1 목적으로 한다.Disclosure of the Invention The present invention has been proposed in order to solve the problems of the related art as described above, and it is an object of the present invention to provide a semiconductor memory device having an equalization signal generation circuit for reducing a voltage consumption level of a semiconductor memory device using a low power supply voltage, As a first object.

그리고, 반도체 메모리 장치의 래치업 패스 결함을 해결하는 균등화신호 생성회로를 구비하는 반도체 메모리 장치를 제공하는 것을 제2 목적으로 한다.A second object of the present invention is to provide a semiconductor memory device having an equalization signal generation circuit for solving a latch-up path defect of a semiconductor memory device.

상기의 기술적 과제를 달성하기 위한 본 발명의 일측면에 따르면, 승압전압에 의해 제어되어 승압전압의 전압레벨 이하로 클램프하는 클램프회로를 포함하는 균등화신호 생성회로 및 상기 균등화신호 생성회로의 출력신호를 구동신호로 하는 균등화신호구동드라이버를 포함하는 반도체 메모리 장치를 제공한다.According to an aspect of the present invention, there is provided an equalizing signal generating circuit including a clamp circuit controlled by a step-up voltage and clamped to a voltage level of a boosted voltage or lower, And an equalizing signal driving driver which is used as a driving signal.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings in order to facilitate a person skilled in the art to easily carry out the technical idea of the present invention. .

도 4는 본 발명에 따른 균등화신호 생성회로를 나타낸 구성도이다.4 is a block diagram showing an equalization signal generating circuit according to the present invention.

도 4를 참조하면, 균등화신호 생성회로는 일정한 전압레벨을 유지하기 위해 전압레벨을 감지하는 전압레벨 디텍터(301), 전압레벨 디텍터(301)의 출력신호에 응답하여 펌프(307)를 구동시키도록 오실레이션하는 오실레이터(303), 오실레이터(303)의 출력신호에 응답하여 펌프(307)를 제어하는 콘트롤 회로(305), 콘트롤 회로(305)의 출력신호에 응답하여 전원전압(VDD)을 승압하는 더블 펌프(307), 더블 펌프(307)에 의해 승압된 전압을 클램핑하는 클램핑 회로(309)를 구비한다. Referring to FIG. 4, the equalization signal generation circuit includes a voltage level detector 301 for sensing a voltage level to maintain a constant voltage level, a voltage level detector 301 for driving the pump 307 in response to an output signal of the voltage level detector 301 A control circuit 305 for controlling the pump 307 in response to an output signal of the oscillator 303 and a control circuit 305 for boosting the power supply voltage VDD in response to the output signal of the control circuit 305 A double pump 307, and a clamping circuit 309 for clamping the voltage boosted by the double pump 307.

여기서, 전압레벨 디텍터(301), 오실레이터(303), 콘트롤회로(305) 일반적인 승압전압 발생기에서 사용되는 회로를 사용한다.Here, a circuit used in a common voltage step-up voltage generator, such as a voltage level detector 301, an oscillator 303, and a control circuit 305, is used.

그리고, 더블 펌프(307)를 더욱 자세하게 설명하면 하기와 같다.The double pump 307 will be described in more detail as follows.

도 5는 도 4의 더블 펌프(307)을 나타낸 회로도이다.5 is a circuit diagram showing the double pump 307 of FIG.

도 5를 참조하면, 더블 펌프(307)는 전원전압(VDD)을 커패시터로 전달하는 제1 엔모스 트랜지스터(N1), 전달된 전원전압(VDD)을 축전하는 커패시터(C1), 축전된 전압인 VP전압을 출력하는 제2 엔모스 트랜지스터(N2)를 구비한다.5, the double pump 307 includes a first NMOS transistor N1 for transferring a power supply voltage VDD to a capacitor, a capacitor C1 for storing a transferred power supply voltage VDD, And a second NMOS transistor N2 for outputting a VP voltage.

동작은 일반적인 더블 펌프와 동일하므로 생략하도록 한다.The operation is the same as that of a general double pump.

이어서, 클램핑 회로(309)를 설명하면 하기와 같다.Next, the clamping circuit 309 will be described as follows.

도 6은 도 4의 클램핑 회로(309)를 나타낸 회로도이다.Fig. 6 is a circuit diagram showing the clamping circuit 309 of Fig.

도 6을 참조하면, 클램핑 회로(309)는 승압전압(VPP)을 게이트 입력으로 하여 더블 펌프의 출력전압으로써 전원전압(VDD)을 2배 승압한 전압인 VP전압을 VPPY전압 레벨을 갖는 균등화신호로 출력하는 엔모스 트랜지스터를 구비한다.Referring to FIG. 6, the clamping circuit 309 outputs a VP voltage, which is a voltage obtained by doubling the power supply voltage VDD by the output voltage of the double pump with the step-up voltage VPP as a gate input, as an equalization signal having a VPPY voltage level And an NMOS transistor for outputting the NMOS transistor.

이와 같은 클램핑 회로(309)를 구비하는 이유는 반도체 메모리 장치 내에서의 래치업 패스가 발생되는 것을 방지하기 위한 것으로 이를 더욱 자세하게 설명하면 하기와 같다.The reason why the clamping circuit 309 is provided is to prevent a latch-up path from occurring in the semiconductor memory device, which will be described in more detail as follows.

도 7은 셀영역 내의 엔모스 트랜지스터 및 균등화신호 리피터의 피모스 트랜지스터를 나타낸 회로도이다.7 is a circuit diagram showing an NMOS transistor in a cell region and a PMOS transistor of an equalized signal repeater.

도 7을 참조하면, 엔모스 트랜지스터가 형성된 지역(셀영역)에는 피웰(P-well)을 사용해야 하기때문에(VBB전압 인가) 엔웰(N-well)로 보호(shield)해 줘야 한다. 이때, 엔웰(N-well)로 보호한 지역이 피모스 트랜지스터 지역인데, 넷 다이(net die)를 늘리기 위해 승압전압(VPP)으로만 엔웰(N-well)의 바이어스전압으로 인가하고 있다.Referring to FIG. 7, a P-well must be used in a region (cell region) where an NMOS transistor is formed (VBB voltage), and therefore, it must be shielded with an N-well. At this time, the area protected by the N-well is a PMOS transistor region, and the bias voltage of the N-well is applied only to the boosted voltage VPP to increase the net die.

이러한 구조에서 p+npn+ 혹은 n+pnp+ 구조가 되어 마치 두 개의 바이폴라 트랜지스터(bipolar Trensistor)가 맞물려 상호 작용을 함으로써, 승압전압(VPP)과 접지(GND) 사이에 로우 임피던스 패스(Low Impedance Path)가 형성된다. 이에 따라 승압전압(VPP)에서 접지전압(VSS)로 과전류가 흘러 반도체 메모리 장치의 오동작을 일으키는 현상이 발생되는데, 이를 전술한 래치업(latch up)이라 한다.In this structure, a p + npn + or n + pnp + structure is formed so that two bipolar transistors are intertwined to each other and a low impedance path is formed between the boosted voltage VPP and the ground GND . As a result, an overcurrent flows from the boosted voltage VPP to the ground voltage VSS to cause a malfunction of the semiconductor memory device, which is referred to as latch up described above.

이러한 상황에서, 파워업 시퀀스(power up sequence)나 범프(bump)시에 VP전압{2배 전원전압(VDD)}이 승압전압(VPP)보다 전압레벨이 높아지는 경우(VP>>VPP)가 생겨나고, 이렇게 되면 PN 포워드 바이어스(pn forward bias)가 걸려서 래치업에 취약할 수 밖에 없다. In this situation, when the VP voltage (twice the power supply voltage VDD) is higher than the boost voltage VPP (VP > VPP) at the time of a power up sequence or a bump, Which in turn leads to a PN forward bias, which is bound to be vulnerable to latch-up.

그러나, 본 발명과 같이 승압전압(VPP)을 게이트 입력으로 하는 엔모스 트랜지스터를 통해 클램핑(clamping)된 VPPY전압을 사용하면, VPPY전압이 승압전압(VPP)보다 높아지는 상황이 발생하지 않게 되어 래치업 결함을 해결한다.However, when the VPPY voltage clamped through the NMOS transistor having the step-up voltage VPP as the gate input is used as in the present invention, a situation in which the VPPY voltage becomes higher than the step-up voltage VPP does not occur, Resolve defects.

또한, 더블 펌프를 통해 종래의 트리플 펌프로 인해 발생된 전류 소모에 관한 문제점을 해결한다.It also solves the problem of current consumption caused by a conventional triple pump through a double pump.

전술한 바와 같이, 본 발명은 전원전압(VDD)을 2배 승압한 VP전압을 승압전압(VPP)으로 클램핑하는 클램핑 회로를 두어 래치업 결함을 해결한다. 또한, 더블 펌프(2배 전원전압(2VDD) 생성)를 이용하여 균등화신호를 생성하기 때문에 전류 소 모에 관한 문제점을 해결한다.As described above, the present invention solves the latch-up defects by providing a clamping circuit for clamping the VP voltage boosted by twice the power supply voltage VDD to the boost voltage VPP. In addition, the problem of current consumption is solved by generating an equalization signal using a double pump (generating a double power supply voltage (2VDD)).

이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.It will be apparent to those skilled in the art that various modifications and variations can be made in the present invention without departing from the spirit or scope of the invention. Will be apparent to those of ordinary skill in the art.

예컨대, 전술한 실시예에서 사용된 로직의 종류 및 배치는 입력신호 및 출력 신호가 모두 하이 액티브 신호인 경우를 일례로 들어 구현한 것이므로, 신호의 액티브 극성이 바뀌면 로직의 구현예 역시 변화될 수 밖에 없으며, 이러한 구현예는 경우의 수가 너무나 방대하고, 또한 그 구현예의 변화가 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 기술적으로 쉽게 유추될 수 있는 사항이므로 각각의 경우에 대해 직접적으로 언급하지는 않기로 한다.For example, the types and arrangement of logic used in the above-described embodiments are implemented by taking the case where both the input signal and the output signal are high active signals. Therefore, if the active polarity of the signal is changed, In addition, since the number of cases is too large and variations of the embodiments are easily technically feasible to those skilled in the art, I will not comment.

또한, 전술한 실시예에서 레벨 디텍터, 오실레이터 및 콘트롤 회로는 일반적으로 널리 알려진 회로를 통해 구현할 수 있음은 자명한 것임을 알 수 있을 것이다.It is to be understood that the level detector, the oscillator and the control circuit in the above-described embodiments can be implemented by a generally known circuit.

이상에서 살펴본 바와 같이, 본 발명은 tRP를 보장하면서 전류소모량을 줄일 수 있는 효과를 얻는다.As described above, the present invention achieves the effect of reducing current consumption while ensuring tRP.

또한, 클램핑회로로 인해 래치업 패스 결함을 해결하여 칩의 구동력 및 안정성을 확보하는 효과를 획득한다.In addition, the clamping circuit solves the latch-up path defects and obtains the effect of ensuring the driving force and stability of the chip.

Claims (5)

승압전압에 의해 제어되어 승압전압의 전압레벨 이하로 클램프하는 클램프회로를 포함하는 균등화신호 생성회로; 및An equalizing signal generating circuit including a clamp circuit controlled by a step-up voltage and clamped to a voltage level of a step-up voltage or lower; And 상기 균등화신호 생성회로의 출력신호를 구동신호로 하는 균등화신호구동드라이버And an equalizing signal driving driver which uses the output signal of the equalizing signal generating circuit as a driving signal 를 포함하는 반도체 메모리 장치.And a semiconductor memory device. 제1항에 있어서,The method according to claim 1, 상기 균등화신호 생성회로는,Wherein the equalization signal generation circuit comprises: 전압레벨을 감지하는 전압레벨 디텍터;A voltage level detector for sensing a voltage level; 상기 전압레벨 디텍터의 출력신호에 응답하여 오실레이션하는 오실레이터;An oscillator that oscillates in response to an output signal of the voltage level detector; 상기 오실레이터의 출력신호를 입력으로 하는 콘트롤 회로;A control circuit receiving the output signal of the oscillator as an input; 상기 콘트롤 회로의 출력신호에 응답하여 전원전압을 2배 승압하는 더블펌프; 및A double pump which boosts the power supply voltage twice in response to an output signal of the control circuit; And 상기 더블 펌프에 의해 승압된 전압을 클램핑하는 클램핑 회로를 포함하는 것을 특징으로 하는 반도체 메모리 장치.And a clamping circuit for clamping the voltage boosted by said double pump. 제2항에 있어서,3. The method of claim 2, 상기 클램핑회로는 승압전압을 게이트 입력으로 하는 제1 엔모스트랜지스터인 것을 특징으로 하는 반도체 메모리 장치.Wherein the clamping circuit is a first NMOS transistor having a step-up voltage as a gate input. 제2항에 있어서,3. The method of claim 2, 상기 더블 펌프는,In the double pump, 상기 전원전압을 커패시터로 전달하는 제2 엔모스 트랜지스터;A second NMOS transistor for transmitting the power supply voltage to a capacitor; 전달된 상기 전원전압을 축전하는 제1 커패시터; 및A first capacitor for storing the supplied power voltage; And 상기 축전전압과 상기 전원전압을 출력하는 제3 엔모스 트랜지스터를 포함하는 것을 특징으로 하는 반도체 메모리 장치.And a third NMOS transistor for outputting the charge voltage and the power supply voltage. 제1항에 있어서,The method according to claim 1, 상기 균등화신호 구동드라이버는 비트라인감지증폭기의 전원라인 프리차지드라이버, 데이터 전송라인 프리차지드라이버 및 세그먼트 입/출력 라인 프리차지드라이버인 것을 특징으로 하는 반도체 메모리 장치.Wherein the equalization signal drive driver is a power line precharge driver, a data transmission line precharge driver, and a segment input / output line precharge driver of a bit line sense amplifier.
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