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KR100718039B1 - 반도체 메모리 장치의 테스트 모드 제어 회로 - Google Patents

반도체 메모리 장치의 테스트 모드 제어 회로 Download PDF

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KR100718039B1
KR100718039B1 KR1020060031219A KR20060031219A KR100718039B1 KR 100718039 B1 KR100718039 B1 KR 100718039B1 KR 1020060031219 A KR1020060031219 A KR 1020060031219A KR 20060031219 A KR20060031219 A KR 20060031219A KR 100718039 B1 KR100718039 B1 KR 100718039B1
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South Korea
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node
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inverting
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김경남
김태윤
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주식회사 하이닉스반도체
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    • E02F—DREDGING; SOIL-SHIFTING
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    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B25—HAND TOOLS; PORTABLE POWER-DRIVEN TOOLS; MANIPULATORS
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    • B25D—PERCUSSIVE TOOLS
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Abstract

본 발명에 따른 반도체 메모리 장치의 테스트 모드 제어 회로는, 외부 공급 전압을 제 1 노드로 인가 및 차단하는 퓨즈; 초기화 펄스 신호에 응답하여, 상기 제 1 노드에 접지 전압을 인가하는 초기화 수단; 상기 제 1 노드의 전압 레벨에 응답하여, 테스트 모드 신호를 입력 받아 테스트 모드 선택 신호로 출력하는 제어 수단; 및 상기 테스트 모드 선택 신호에 응답하여, 베이스 선택 신호 및 옵션 선택 신호 중에서 어느 하나를 선택적으로 활성화 시켜 출력하는 모드 선택 수단;을 포함한다.
퓨즈, 테스트 모드 선택 신호

Description

반도체 메모리 장치의 테스트 모드 제어 회로{Test Mode Control Circuit of Semiconductor Memory Apparatus}
도 1은 일반적인 반도체 메모리 장치의 테스트 모드 제어 회로를 나타내는 회로도,
도 2는 일반적인 매스크 리비젼을 나타내는 회로도,
도 3은 본 발명에 따른 반도체 메모리 장치의 테스트 모드 제어 회로를 나타내는 블록도,
도 4는 도 3에 도시된 테스트 모드 제어 회로를 나타내는 회로도이다.
<도면의 주요 부분에 대한 부호 설명>
10, 200 : 퓨즈 100 : 전원 공급부
300 : 초기화부 400 : 전원 유지부
500 : 제어부 600 : 모드 선택부
본 발명은 반도체 메모리 장치의 테스트 모드 제어 회로에 관한 것으로, 보다 상세하게는 퓨즈 프로그래밍(Fuse Programming) 후에도 테스트 모드를 확장하여 사용할 수 있는 반도체 메모리 장치의 테스트 모드 제어 회로에 관한 것이다.
반도체 메모리 칩의 설계 시 설계자의 판단에 따라 기준(Base) 회로와 별도(Option) 회로를 구현하여 둔다. 예를 들어, 지연(Delay) 회로를 구현함에 있어서도 설계자가 판단하여 가장 적절한 지연(Delay)을 선택해 두고 향후 메모리 칩이 완성된 후 테스트를 거쳐 지연(Delay)을 조절할 수 있도록 하고 있다.
따라서, 지연(Delay) 회로 사이에 메탈 옵션(Metal Option)들이 있어 FIB(Focused Ion Beam, 이하 FIB) 실험을 통해 적절한 타이밍(Timing)을 결정하도록 하고 있다. 또한, 메탈 옵션(Metal Option)으로만 되어 있는 경우 옵션(Option)을 세분화 할 수 없고 검증에 많은 시간이 소요된다. 이에 테스트 모드(Test Mode)를 추가하여 FIB 없이 최적화된 지연(Delay)을 결정할 수 있도록 하기도 한다.
일반적으로 퓨즈(FUSE) 회로는 메모리 셀을 리페어 하는 경우 및 메모리 장치의 내부 회로 동작이나 내부 전원 레벨을 설계 변경 없이 조정하는 경우등에 이용된다. 즉, 퓨즈 프로그래밍(Fuse Programming)을 통하여 원하는 수준으로 내부 회로의 동작 타이밍 및 전원 레벨을 조절할 수 있다.
이하, 일반적인 반도체 메모리 장치의 테스트 모드 제어 회로는 도 1을 참조하여 설명하면 다음과 같다.
도 1은 일반적인 반도체 메모리 장치의 테스트 모드 제어 회로를 나타내는 회로도이다.
일반적인 반도체 메모리 장치의 테스트 모드 제어 회로는 게이트 단이 접지 전압(VSS)을 인가 받고 소스 단이 외부 공급 전압(VDD)을 인가 받는 피모스(PMOS) 트랜지스터(P1), 입력 단이 상기 피모스 트랜지스터(P1)의 드레인 단에 연결된 퓨즈(10), 입력 단이 상기 퓨즈(10)의 출력 단과 연결된 제 1 반전 수단(IV1), 게이트 단이 초기화 펄스 신호(PWRUP_P)를 입력 받고 드레인 단이 상기 퓨즈(10)의 출력 단과 연결되며 소스 단이 상기 접지 전압(VSS)을 인가 받는 제 1 엔모스(NMOS) 트랜지스터(N1), 드레인 단이 상기 제 1 반전 수단(IV1)의 입력 단과 연결되고 게이트 단이 상기 제 1 반전 수단(IV1)의 출력 단에 연결되며 소스 단이 상기 접지 전압(VSS)을 인가 받는 제 2 엔모스 트랜지스터(N2), 두개의 입력 단 중 하나의 입력 단이 상기 제 1 반전 수단(IV1)의 출력 단과 연결되고 다른 입력 단이 테스트 모드 신호(TM)를 입력 받는 노어(NOR) 게이트(NR1) 및 입력 단이 상기 노어(NOR) 게이트(NR1)의 출력 단에 연결된 제 2 반전 수단(IV2)으로 구성된다.
도 1을 참조하여 일반적인 반도체 메모리 장치의 테스트 모드 제어 회로의 동작을 설명하면 다음과 같다.
상기 피모스 트랜지스터(P1) 및 상기 퓨즈(10)를 통해 상기 외부 공급 전압(VDD)이 인가되어 상기 제 1 반전 수단(IV1)을 통해 로우 레벨이 출력된다.
상기 테스트 모드 신호(TM)가 로우 레벨인 경우, 상기 테스트 모드 신호(TM) 및 상기 제 1 반전 수단(IV1)의 출력 레벨을 입력으로 하는 상기 노어 게이트(NR1)는 상기 노드(nodeA)에 하이 레벨의 베이스 선택 신호(BASE_SEL)를 출력하므로, 상기 베이스 선택 신호(BASE_SEL)가 활성화 되어 베이스 모드(Base Mode)를 선택한다.
반면, 상기 테스트 모드 신호(TM)가 하이 레벨로 활성화 된 경우, 상기 노어 게이트(NR1)는 상기 노드(nodeA)에 로우 레벨을 출력하므로, 상기 베이스 선택 신호(BASE_SEL)가 비활성화 되고, 상기 제 2 반전 수단(IV2)이 상기 노드(nodeA)의 로우 레벨을 반전 시켜 하이 레벨의 옵션 선택 신호(OPTION_SEL)를 출력한다. 즉 상기 옵션 선택 신호(OPTION_SEL)가 활성화 되어 옵션 모드(Option Mode)를 선택하게 된다.
이러한 상기 테스트 모드 신호(TM)의 제어에 따라 상기 베이스 모드(Base Mode)와 상기 옵션 모드(Option Mode) 중 하나가 선택되도록 테스트를 진행 한 후 디폴트(default)를 어떤 것으로 할 지 결정하게 된다.
상기와 같은 경우에, 상기 테스트 모드 신호(TM)가 비활성화 될 때 상기 베이스 모드(Base Mode)가 디폴트로 선택되어 지고, 상기 테스트 모드 신호(TM)가 하이 레벨로 인에이블 됨에 따라 옵션 모드(Option Mode)를 선택하여 테스트가 진행된다.
그런데 만약, 테스트 후 디폴트(default)를 상기 베이스 모드(Base Mode)에서 상기 옵션 모드(Base Mode)로 바꿔야 한다면 상기 퓨즈(10)를 커팅(cutting) 하거나 매스크 리비젼(Mask Revision)을 한다.
도 2는 일반적인 매스크 리비젼을 나타내는 회로도이다.
도 2에 도시된 바와 같이, 일반적인 매스크 리비젼(Mask Revision)은 상기 테스트 모드 신호(TM)가 제 3 반전 수단(IV3)을 통해 상기 베이스 선택 신호(BASE_SEL)를 활성화 시키는 것과 관계 없이, 제 4 반전 수단(IV)과 연결된 노드를 오픈(open) 시키고 상기 외부 공급 전압(VDD)을 항상 인가 받아 상기 옵션 선택 신호(OPTION_SEL)를 활성화 시킴으로써 특정 테스트 모드(예를 들어 옵션 모드)를 항상 하이 레벨로 활성화 시키는 방법이다.
일단 퓨즈 커팅(Fuse Cutting) 및 매스크 리비젼(Mask Revision) 후에는 상기 테스트 모드 신호(TM)의 활성화에 관계 없이 특정 테스트 모드(예를 들어 옵션 모드)만 선택되어지고, 퓨즈 커팅(Fuse Cutting) 및 매스크 리비젼(Mask Revision) 전의 다른 테스트 모드(Base Mode)를 사용하지 못하게 되는 문제점이 존재하게 된다.
예를 들어, 상기 퓨즈(10)가 커팅(Cutting) 되면, 활성화된 상기 초기화 펄스 신호(PWRUP_P)에 의해 상기 제 1 반전 수단(IV1)의 입력 단이 로우 레벨을 가지며, 상기 제 1 반전 수단(IV1)에서 하이 레벨을 출력하고, 상기 제 2 엔모스 트랜지스터(N2)가 턴-온(turn-on) 되어 상기 제 1 반전 수단(IV1)의 입력 단이 로우 레벨을 유지하게 하는 래치 동작이 이루어 진다.
즉, 상기 제 1 반전 수단(IV1)에서 항상 하이 레벨을 출력하게 되어, 상기 테스트 모드 신호(TM)의 활성화와 관계없이 상기 노어 게이트(NR1)가 항상 로우 레벨을 출력함으로 상기 옵션 선택 신호(OPTION_SEL)가 활성화 되어 상기 옵션 모드(Option Mode)로만 테스트가 이루어 진다.
상기 설명한 바와 같이, 퓨즈 커팅(Fuse Cutting) 후 테스트 결과에 만족을 못하여 원래의 디폴트(Base Mode)로 테스트 하고자 할 때, 상기 베이스 모드(Base Mode)를 사용하지 못하는 문제점이 발생한다.
본 발명은 상술한 문제점을 해결하기 위하여 안출된 것으로, 퓨즈 프로그래밍 후에도 원래의 테스트 모드로 환원한 상태에서 테스트를 할 수 있는 반도체 메모리 장치의 테스트 모드 제어 회로를 제공하는 데 그 기술적 과제가 있다.
상술한 기술적 과제를 달성하기 위한 본 발명에 따른 반도체 메모리 장치의 테스트 모드 제어 회로는, 외부 공급 전압을 제 1 노드로 인가 및 차단하는 퓨즈; 초기화 펄스 신호에 응답하여, 상기 제 1 노드에 접지 전압을 인가하는 초기화 수단; 상기 제 1 노드의 전압 레벨에 응답하여, 테스트 모드 신호를 입력 받아 테스트 모드 선택 신호로 출력하는 제어 수단; 및 상기 테스트 모드 선택 신호에 응답하여, 베이스 선택 신호 및 옵션 선택 신호 중에서 어느 하나를 선택적으로 활성화 시켜 출력하는 모드 선택 수단;을 포함한다.
또한, 본 발명에 따른 반도체 메모리 장치의 테스트 모드 제어 회로는 상기 퓨즈를 보호하기 위한 전원 공급 수단; 및 상기 제 1 노드가 접지 전압을 유지하게 하는 전원 유지 수단;을 추가로 포함한다.
이하에서는 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 보다 상세히 설명하면 다음과 같다.
도 3은 본 발명에 따른 반도체 메모리 장치의 테스트 모드 제어 회로를 나타내는 블록도이다.
본 발명에 다른 반도체 메모리 장치의 테스트 모드 제어 회로는 외부 공급 전압(VDD)을 인가 받는 전원 공급부(100), 상기 외부 공급 전압(VDD)을 제 1 노 드(node3A)로 인가 및 차단하는 퓨즈(200), 초기화 펄스 신호(PWRUP_P)에 응답하여, 상기 제 1 노드(node3A)에 접지 전압(VSS)을 인가하는 초기화부(300), 상기 제 1 노드(node3A)가 상기 접지 전압(VSS)을 유지하게 하는 전원 유지부(400), 상기 제 1 노드(node3A)의 전압 레벨에 응답하여, 테스트 모드 신호(TM)를 입력 받아 테스트 모드 선택 신호(TM_SEL)로 출력하는 제어부(500) 및 상기 테스트 모드 선택 신호(TM_SEL)에 응답하여, 베이스 선택 신호(BASE_SEL) 및 옵션 선택 신호(OPTION_SEL) 중에서 어느 하나를 선택적으로 활성화 시켜 출력하는 모드 선택부(600)로 구성된다.
도 4는 도 3에 도시된 테스트 모드 제어 회로를 나타내는 회로도이다.
상기 전원 공급부(100)는 게이트 단에 접지 전압(VSS)이 인가되고, 소스 단에 상기 외부 공급 전압(VDD)이 인가되는 피모스 트랜지스터(P41)로 구성된다.
상기 피모스 트랜지스터(P41)는 상기 외부 공급 전압(VDD)에 의한 상기 퓨즈(200)의 손상을 막기위해 상기 외부 공급 전압(VDD)을 필터링 하여 공급하는 역할을 한다.
상기 퓨즈(200)는 상기 피모스 트랜지스터(P41)의 드레인 단과 상기 제 1 노드와 연결된다.
상기 초기화부(300)는 게이트 단에서 상기 초기화 펄스 신호(PWRUP_P)를 입력 받고 드레인 단이 상기 제 1 노드(node3A)와 연결되며 소스 단에 상기 접지 전압(VSS)이 인가되는 엔모스 트랜지스터(N41)로 구성된다.
본 발명에서는 상기 초기화부(300)를 상기 엔모스 트랜지스터(N41)로 실시 구성 하였지만, 상기 초기화 펄스 신호(PWRUP_P)에 응답하여 상기 접지 전압(VSS)을 인가하는 다른 스위칭 소자로 대체 될 수 있다.
상기 전원 유지부(400)는 상기 제 1 노드(node3A)와 접지 단(VSS) 사이에 연결된 캐패시터(C41) 및 상기 제 1 노드(node3A)의 전압 레벨을 래치하여 유지하게 하는 제 1 반전 수단(IV41) 및 제 2 반전 수단(IV42)으로 구성된다.
상기 제어부(500)는 상기 테스트 모드 신호를 반전 시켜 반전 테스트 모드 신호를 출력하는 제 3 반전 수단(IV43), 상기 제 1 노드(node3A)의 전압 레벨을 반전 시키는 제 4 반전 수단(IV44) 및 제 5 반전 수단(IV45), 상기 제 1 노드(node3A)의 전압 레벨에 응답하여 상기 테스트 모드 신호(TM)가 상기 제 2 노드(node3B)로 출력되는 것을 제어하는 제 1 전송 게이트(TG41) 및 상기 제 1 노드(node3A)의 전압 레벨에 응답하여 상기 반전 테스트 모드 신호(TMb)가 상기 제 2 노드(node3B)로 출력되는 것을 제어하는 제 2 전송 게이트(TG42), 상기 제 2 노드(node3B)의 신호를 비반전 구동하는 제 6 반전 수단(IV46) 및 제 7 반전 수단(IV47)으로 구성된다.
상기 제 1 전송 게이트(TG41) 및 상기 제 2 전송 게이트(TG42)는, 상기 제 1 노드(node3A)의 전압 레벨에 응답하여, 신호의 입출력을 제어할 수 있는 스위칭 소자로 대체하는 것도 가능하다.
상기 제 2 노드(node3B)에서 상기 테스트 모드 선택 신호(TM_SEL)가 출력된다.
상기 모드 선택부(600)는 상기 테스트 모드 선택 신호(TM_SEL)를 반전 시켜 제 3 노드(node3C)에 출력하는 제 8 반전 수단(IV48) 및 상기 제 3 노드(node3C)의 신호를 반전 시켜 출력하는 제 9 반전 수단(IV49)으로 구성된다.
상기 제 3 노드(node3C)에서 출력되는 신호는 베이스 선택 신호(BASE_SEL)이고, 상기 제 9 반전 수단(IV49)에서 출력되는 신호는 옵션 선택 신호(OPTION_SEL)이다.
본 발명에 따른 반도체 메모리 장치의 테스트 모드 제어 회로의 동작을 도 3 및 도 4를 참조하여 설명하면 다음과 같다.
상기 전원 공급부(100)에서 상기 외부 공급 전압(VDD)을 필터링 하여 상기 퓨즈(200)에 상기 외부 공급 전압(VDD)을 공급한다.
상기 퓨즈(200)가 연결되어 있다면, 상기 제 1 노드(node3A)는 하이 레벨이 된다. 하이 레벨인 상기 제 1 노드(node3A)의 전압 레벨이 상기 제어부(500)에 입력되는 테스트 모드 신호(TM)를 제어하여 상기 테스트 모드 선택 신호(TM_SEL)를 출력한다.
상기 퓨즈(200)가 커팅(Cutting) 되면, 상기 초기화 펄스 신호(PWRUP_P)가 활성화 되어 상기 제 1 노드(node3A)에 상기 접지 전압(VSS)이 인가된다.
상기 제 1 노드(node3A)는 로우 레벨이 되고, 로우 레벨의 상기 제 1 노드(node3A)의 전압 레벨이 상기 테스트 모드 신호(TM)를 제어하여 상기 테스트 모드 선택 신호(TM_SEL)로 출력한다.
상기 제 1 노드(node3A)의 전압 레벨이 하이 레벨인 경우에 출력되는 상기 테스트 모드 선택 신호(TM_SEL)와 상기 제 1 노드(node3A)의 전압 레벨이 로우 레 벨인 경우에 출력되는 상기 테스트 모드 선택 신호(TM_SEL)는 서로 반전된 레벨을 가지게 된다.
상기 테스트 모드 선택 신호(TM_SEL)는 상기 베이스 선택 신호(BASE_SEL) 또는 상기 옵션 선택 신호(OPTION_SEL)를 활성화 시키게 된다.
보다 상세히 설명하면, 상기 퓨즈(200)가 연결되어 있다면, 상기 외부 공급 전압(VDD)이 공급되어 상기 제 1 노드(node3A)의 전압 레벨이 하이 레벨이 되고, 상기 제 1 노드(node3A)의 전압 레벨과 상기 제 4 반전 수단(IV44)에서 출력된 전압 레벨에 의해 제어되는 상기 제 1 전송 게이트(TG41)가 턴-온(turn-on) 되어, 상기 테스트 모드 신호(TM)가 상기 제 2 노드(node3B)로 출력된다.
이때, 상기 테스트 모드 신호(TM)가 로우 레벨인 경우, 상기 제 2 노드(node3B)도 로우 레벨이 되며, 비반전 구동하는 상기 제 6 반전 수단(IV46) 및 상기 제 7 반전 수단(IV47)을 통해 출력되는 상기 테스트 모드 선택 신호(TM_SEL)가 로우 레벨이 된다.
상기 테스트 모드 선택 신호(TM_SEL)가 상기 제 8 반전 수단(IV48)을 통해 상기 제 3 노드(node3C)에 출력되므로, 상기 베이스 선택 신호(BASE_SEL)가 하이 레벨로 활성화 되어 베이스 모드(Base Mode)가 선택된다.
한편, 상기 테스트 모드 신호(TM)가 하이 레벨로 활성화되는 경우, 상기 제 2 노드(node3B)도 하이 레벨이 되며, 비반전 구동하는 상기 제 6 반전 수단(IV46) 및 상기 제 7 반전 수단(IV47)을 통해 출력되는 상기 테스트 모드 선택 신 호(TM_SEL)가 하이 레벨로 활성화 된다.
상기 테스트 모드 선택 신호(TM_SEL)가 상기 제 8 반전 수단(IV48)을 통해 상기 제 3 노드(node3C)에 출력되므로, 상기 베이스 선택 신호(BASE_SEL)는 로우 레벨이 된다.
상기 제 3 노드(node3C)의 전압 레벨을 상기 제 9 반전 수단(IV49)에서 반전 시키므로, 출력되는 상기 옵션 선택 신호(OPTION_SEL)가 활성화되어 옵션 모드(Option Mode)가 선택된다.
즉, 상기 퓨즈(200)가 연결되어 있는 경우, 상기 베이스 모드(Base Mode)가 디폴트(Default)로 선택되고, 상기 테스트 모드 신호(TM)가 하이 레벨로 활성화 되면 상기 옵션 모드(Option Mode)가 선택된다.
상기 퓨즈가 커팅(Cutting) 되면, 상기 외부 공급 전압(VDD)이 차단되고, 상기 초기화 펄스 신호(PWRUP_P)가 활성화되어 상기 엔모스 트랜지스터(N41)가 턴-온(turn-on) 시킨다.
상기 전원 유지부(400)는 상기 제 1 노드(node3A)의 전압 레벨을 상기 접지 전압(VSS)으로 유지시켜주는 역할을 한다.
상기 제 1 노드(node3A)로 상기 접지 전압(VSS)이 인가되어 로우 레벨이 되고, 상기 제 1 노드(node3A)의 전압 레벨과 상기 제 5 반전 수단(IV45)에서 출력된 전압 레벨에 의해 제어되는 상기 제 2 전송 게이트(TG42)가 턴-온(turn-on) 되어, 상기 제 3 반전 수단(IV43)에서 출력된 상기 반전 테스트 모드 신호(TMb)가 상기 제 2 노드(node3B)로 출력된다.
이때, 상기 테스트 모드 신호(TM)가 로우 레벨인 경우, 상기 반전 테스트 모드 신호(TMb)는 하이 레벨로 활성화되고, 상기 제 2 노드(node3B)도 하이 레벨이 되어, 상기 제 6 반전 수단(IV46) 및 상기 제 7 반전 수단(IV47)을 통해 출력되는 상기 테스트 모드 선택 신호(TM_SEL)도 하이 레벨로 활성화 된다.
상기 테스트 모드 선택 신호(TM_SEL)가 상기 제 8 반전 수단(IV48)을 통해 상기 제 3 노드(node3C)에 출력되므로, 상기 베이스 선택 신호(BASE_SEL)는 로우 레벨이 된다.
상기 제 3 노드(node3C)의 전압 레벨을 상기 제 9 반전 수단(IV49)에서 반전 시키므로, 출력되는 상기 옵션 선택 신호(OPTION_SEL)가 활성화 되어 상기 옵션 모드(Option Mode)가 선택된다.
한편, 상기 테스트 모드 신호(TM)가 하이 레벨로 활성화되는 경우, 상기 반전 테스트 모드 신호(TMb)는 로우 레벨이 되고, 상기 제 2 노드(node3B)도 로우 레벨이 되어 상기 제 6 반전 수단(IV46) 및 상기 제 7 반전 수단(IV47)을 통해 출력되는 상기 테스트 모드 선택 신호(TM_SEL)도 로우 레벨이 된다.
상기 테스트 모드 선택 신호(TM_SEL)가 상기 제 8 반전 수단(IV48)을 통해 상기 제 3 노드(node3C)에 출력되므로, 상기 베이스 선택 신호(BASE_SEL)는 하이 레벨로 활성화 되어 상기 베이스 모드(Base Mode)가 선택된다.
즉, 상기 퓨즈(200)가 커팅(Cutting) 되어있는 경우, 상기 옵션 모드(Option Mode)가 디폴트(Default)로 선택되고, 상기 테스트 모드 신호(TM)가 하이 레벨로 활성화 되면 상기 베이스 모드(Base Mode)가 선택된다.
상기 설명한 바와 같이, 퓨즈가 연결되어 있는 경우에 테스트 한 후, 디폴트(default)를 베이스 모드(Base Mode)에서 옵션 모드(Option Mode)로 바꿔야 한다면, 퓨즈 커팅(Cutting)을 하면 되고, 이후, 상기 옵션 모드(Option Mode)가 디폴트로 적용된 상태에서 상기 베이스 모드(Base Mode)를 테스트 하고자 한다면, 상기 테스트 모드 신호(TM)를 활성화 시킴으로써 상기 베이스 모드(Base Mode)로 전환하여 사용할 수 있게 된다.
즉, 종래에는 퓨즈 커팅 후 원래의 디폴트 모드를 테스트를 할 수 없었지만, 본 발명에 따른 반도체 메모리 장치의 테스트 모드 제어 회로는, 퓨즈 커팅 후에도 원래의 디폴트 모드를 테스트할 수 있어, 테스트의 유연성을 높일 수 있으며 제품 개발 시간도 단축 시킬 수 있다.
본 발명에 따른 반도체 메모리 장치의 테스트 모드 제어 회로는 다음과 같은 효과를 가져온다.
첫째, 퓨즈 프로그래밍 후에도 테스트 모드를 확장하여 사용 가능하도록 함으로써 개발 시간을 단축 할 수 있는 효과를 가져온다.
둘째, 테스트 유연성을 높일 수 있는 효과가 있다.

Claims (11)

  1. 외부 공급 전압을 제 1 노드로 인가 및 차단하는 퓨즈;
    초기화 펄스 신호에 응답하여, 상기 제 1 노드에 접지 전압을 인가하는 초기화 수단;
    상기 제 1 노드의 전압 레벨에 응답하여, 테스트 모드 신호를 입력 받아 테스트 모드 선택 신호로 출력하는 제어 수단; 및
    상기 테스트 모드 선택 신호에 응답하여, 베이스 선택 신호 및 옵션 선택 신호 중에서 어느 하나를 선택적으로 활성화 시켜 출력하는 모드 선택 수단;
    을 포함하는 것을 특징으로 하는 반도체 메모리 장치의 테스트 모드 제어 회로.
  2. 제 1 항에 있어서,
    상기 퓨즈를 보호하기 위한 전원 공급 수단; 및
    상기 제 1 노드가 접지 전압을 유지하게 하는 전원 유지 수단;
    을 추가로 포함하는 것을 특징으로 하는 반도체 메모리 장치의 테스트 모드 제어 회로.
  3. 제 1 항에 있어서,
    상기 초기화 수단은,
    상기 초기화 펄스 신호에 응답하는 스위칭 소자임을 특징으로 하는 반도체 메모리 장치의 테스트 모드 제어 회로.
  4. 제 1 항에 있어서,
    상기 제어 수단은,
    상기 테스트 모드 신호를 반전 시켜 반전 테스트 모드 신호를 출력하는 제 1 반전 수단,
    상기 제 1 노드의 전압 레벨에 응답하여, 제 2 노드에 상기 테스트 모드 신호를 출력하는 제 1 스위칭 소자 및
    상기 제 1 노드의 전압 레벨에 응답하여, 상기 제 2 노드에 상기 반전 테스트 모드 신호를 출력하는 제 2 스위칭 소자를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 테스트 모드 제어 회로.
  5. 제 2 항에 있어서,
    상기 전원 공급 수단은,
    게이트 단에서 상기 접지 전압이 인가되고 소스 단에 상기 외부 공급 전압이 인가되는 피모스 트랜지스터임을 특징으로 하는 반도체 메모리 장치의 테스트 모드 제어 회로.
  6. 제 2 항에 있어서,
    상기 전원 유지 수단은,
    상기 제 1 노드와 접지 단 사이에 연결되는 캐패시터, 래치 구조를 이루어 상기 제 1 노드에 연결되는 제 1 반전 수단 및 제 2 반전 수단을 포함하는 것을 특징으로 하는 반도체 메모리 장치의 테스트 모드 제어 회로.
  7. 제 3 항에 있어서,
    상기 스위칭 소자는 게이트 단에서 상기 초기화 펄스 신호를 입력 받고, 드레인 단이 상기 제 1 노드와 연결되며, 소스 단이 접지 단에 연결되는 피모스 트랜지스터임을 특징으로 하는 반도체 메모리 장치의 테스트 모드 제어 회로.
  8. 제 4 항에 있어서,
    상기 제 1 스위칭 소자 및 상기 제 2 스위칭 소자는 전송 게이트임을 특징으로 하는 반도체 메모리 장치의 테스트 모드 제어 회로.
  9. 제 4 항에 있어서,
    상기 테스트 모드 선택 신호는,
    상기 테스트 모드 신호 또는 상기 반전 테스트 모드 신호임을 특징으로 하는 반도체 메모리 장치의 테스트 모드 제어 회로.
  10. 제 9 항에 있어서,
    상기 모드 선택 수단은,
    상기 테스트 모드 선택 신호를 반전 시켜 제 3 노드에 출력하는 제 2 반전 수단 및 상기 제 3 노드의 전압 레벨을 반전 시켜 출력하는 제 3 반전 수단을 포함하는 것을 특징으로 하는 반도체 메모리 장치의 테스트 모드 제어 회로.
  11. 제 10 항에 있어서,
    상기 제 3 노드에서 상기 베이스 선택 신호가 출력되고, 상기 제 3 반전 수단에서 상기 옵션 선택 신호가 출력되는 것을 특징으로 하는 반도체 메모리 장치의 테스트 모드 제어 회로.
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