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KR100715525B1 - 독립적인 입출력 파워와 클럭을 가지는 다중 포트 메모리장치 - Google Patents

독립적인 입출력 파워와 클럭을 가지는 다중 포트 메모리장치 Download PDF

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Publication number
KR100715525B1
KR100715525B1 KR1020060027991A KR20060027991A KR100715525B1 KR 100715525 B1 KR100715525 B1 KR 100715525B1 KR 1020060027991 A KR1020060027991 A KR 1020060027991A KR 20060027991 A KR20060027991 A KR 20060027991A KR 100715525 B1 KR100715525 B1 KR 100715525B1
Authority
KR
South Korea
Prior art keywords
port
input
bank
clock
power
Prior art date
Application number
KR1020060027991A
Other languages
English (en)
Inventor
이병재
Original Assignee
엠텍비젼 주식회사
(주)피델릭스
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 엠텍비젼 주식회사, (주)피델릭스 filed Critical 엠텍비젼 주식회사
Priority to KR1020060027991A priority Critical patent/KR100715525B1/ko
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Abstract

본 발명은 다중 포트 메모리 장치가 개시된다. 본 발명의 바람직한 실시예에 의하면 특정 포트에 대한 액세스만을 허용하는 적어도 하나의 전용 뱅크와 다중 포트에 대한 액세스를 허용하는 적어도 하나의 공유 뱅크와 상기 포트 별로 입출력 파워(DQ power)가 전달되는 입출력 핀(DQs pin)과 및 포트 별로 클럭(CLK)를 제공하는 클럭 핀 (CLK Pin)을 포함하되, 입출력 파워(DQ power)와 클럭(CLK)은 포트별로 독립적인 다중 포트 메모리장치이다. 본 발명에 의하면, 다중 포트 메모리에서 포트별로 상이한 어플리케이션으로부터 해당영역에서의 독립적인 명령을 시간의 지연없이 독립적으로 수행 할 수 있고, 각 포트들이 입출력 파워(DQ power)를 서로 상이한 레벨을 사용하면서 명령 수행 속도 및 인터페이스간 원활한 동작이 가능하다는 장점이 있다.
입출력 파워, 클럭, 다중, 포트

Description

독립적인 입출력 파워와 클럭을 가지는 다중 포트 메모리 장치 {Multi-port Memory Device Including CLK and DQ power which are independent}
도 1은 종래의 기술에 따른 다중 포트 메모리 중 듀얼 포트 메모리의 뱅크 구조를 도시한 도면.
도 2는 종래의 기술에 따른 다중 포트 메모리 중 듀얼 포트 메모리의 칩 아키텍처(chip architecture)의 일례를 도시한 도면.
도 3은 본 발명의 바람직한 일 실시예에 따른 포트 별로 독립적인 입출력 파워(DQ power) 및 클럭을 포함하는 다중 포트 메모리 장치 중 듀얼 포트 메모리의 칩 아키텍처(chip architecture)의 일례를 도시한 도면.
도 4는 본 발명의 바람직한 일 실시예에 따른 공유뱅크에 있어서 복수의 공유 블록을 포함하는 다중 포트 메모리 장치의 구성을 도시한 도면.
도 5는 본 발명의 바람직한 일 실시예에 따른 A-포트 및 B-포트가 각 뱅크에 액세스 하는 상태를 나타낸 도면.
도 6는 본 발명의 바람직한 일 실시예에 따른 공유뱅크에 있어서 복수의 공유 블록을 포함하고, 포트 별로 독립적인 입출력 파워(DQ power) 및 클럭을 포함하는 다중 포트 메모리 장치 중 듀얼 포트 메모리의 칩 아키텍처(chip architecture) 의 일례를 도시한 도면.
도 7은 본 발명의 바람직한 일 실시예에 따른 서로 다른 2개의 port가 각각의 포트 별로 MRS, EMRS, Read, Write, Refresh등의 명령을 수행함에 있어, 해당영역에서 독립적으로 동작하는 일례를 도시한 도면.
본 발명은 다중 포트 메모리 장치에 관한 것으로서, 보다 상세하게는 각각의 포트별 독립적인 수행을 위하여 코어 파워(core power) 와 독립적인 입출력 파워(DQ power)를 가지는 다중 포트 메모리 장치에 관한 것이다.
일반적으로 메모리는 그 구분 방법에 따라 다양하게 나누어진다. 예를 들어, 전원의 인가여부에 따라 저장된 내용이 유지되는지 여부에 따라 휘발성 메모리와 비휘발성 메모리로 구분될 수 있으며, 일반적으로 휘발성 메모리는 RAM(Random Access Memory), 비휘발성 메모리는 ROM(Read Only Memory)이라고 지칭된다.
다시 주기적으로 메모리를 구성하는 셀(cell)을 재생시켜 주어야 하는지 여부에 따라 DRAM(Dynamic RAM)과 SRAM(Static RAM)으로 구분된다.
또한 이러한 분류 방법 뿐만 아니라 메모리에 접근 가능한 포트의 수에 따라 싱글 포트(single port) 메모리와 듀얼 포트(dual port) 메모리 등으로 나뉜다.
싱글 포트 메모리는 하나의 포트로 메모리를 구성하는 모든 셀(cell)들에 접 근 가능한 반면, 싱글 포트 메모리를 제외한 복수개의 포트 메모리는 각각의 포트에서 접근 가능한 셀(cell)이 제한되어 있다.
그러나 최근의 디지털 처리 장치는 각각 미리 설정된 기능을 수행하기 위한 복수의 프로세서(processor)를 구비하고 각각의 프로세서는 오퍼레이션(operation)을 위한 데이터, 처리하기 위한 데이터, 처리한 데이터 등을 저장하기 위한 메모리와 결합된다.
이러한 복수의 프로세서가 하나의 메모리를 공유하는 메모리 시스템에서는 싱글 포트(single port) 메모리보다 복수개의 포트를 포함하는 다중 포트 메모리가 더욱 효율적이므로 최근 다중 포트 메모리가 널리 사용되고 있다.
도 1은 종래의 기술에 따른 다중 포트 메모리 중 듀얼 포트 메모리의 뱅크 구조를 도시한 도면이다.
도 1을 참조하면, 종래의 듀얼 포트 메모리는 A-포트 전용 뱅크(100), 공유 뱅크(102), B-포트 전용 뱅크(104, 106)를 포함한다. A-포트 전용 뱅크(100)는 A, B 두 개의 포트 중 A-포트만이 액세스하여 데이터를 독출하거나 기록하는 뱅크이며, B-포트 전용 뱅크(104, 106)는 B-포트만이 액세스하여 데이터를 독출하거나 기록하는 뱅크이다. 공유 뱅크(102)는 A-포트 또는 B-포트가 모두 액세스하여 데이터를 독출하거나 기록할 수 있는 뱅크이다.
도 2는 종래의 다중 포트 메모리 중 듀얼 포트 메모리의 칩 아키텍처(chip architecture)의 일례를 도시한 도면이다.
도 2를 참조하면, 종래의 다중 포트 메모리 중 듀얼 포트 메모리는 A-포트 전용 뱅크(200), 공유 뱅크(202), B-포트 전용 뱅크(204, 206), 포트별 각각의 콘트롤, 어드레스, 입출력 핀(210, 212), 공통의 클럭, 입출력 파워(common CLK, DQ power)(220), 공통의 코어 파워(common core power)(230)을 포함한다.
종래에 있어서, 공유 뱅크(202)는 A-포트 및 B-포트가 모두 사용할 수 있는 뱅크이나, A-포트 및 B-포트 중 어느 한 포트가 공유 뱅크를 사용하는 경우에는 다른 포트는 공유 뱅크를 사용할 수 없었다. 즉, A-포트가 공유 뱅크에 액세스하여 데이터를 독출하는 동안은 B-포트는 공유 뱅크에 액세스할 수 없었다. 따라서, B-포트는 A-포트가 공유 뱅크의 사용을 마칠 때까지 대기하였다가 공유 뱅크를 사용할 수 밖에 없었다.
반도체 산업이 생성된 후 반세기가 지나는 가운데 헤아릴 수 없는 만큼 많은 종류의 제품이 개발되고, 고성능화와 고밀도화를 요구함에 따라 종래의 다중 포트 메모리 장치에 있어서, 뱅크의 숫자를 늘려서 이와 같은 문제점을 해결할 수도 있으나, JEDEC 표준은 뱅크 주소에 대해 2비트만을 할당하도록 하고 있는 바, 실질적으로 4개 이상의 뱅크를 사용할 수 없는 문제점이 있었다
상기 포트 별로 뱅크의 효율적인 활용을 위하여 공유뱅크의 개념을 도입하였으나, 제한된 뱅크의 활용을 극대화하는데 있어서 한계가 있었다. 서로 다른 복수개의 어플리케이션을 원활하게 작동하기 위해서는 다중 포트 메모리 장치에 있어서 포트 별로 독립적인 운영이 가능하여야 하나, 공통의 클럭(common CLK), 공통의 입출력 파워(common DQ power)등을 사용하는 바, 포트 별로 상이한 어플리케이션으로부터 해당영역에서의 독립적인 명령 수행에 한계가 있다는 문제점이 있었다.
상기한 바와 같은 종래의 문제점을 해결하기 위해, 본 발명은 다중 포트 메모리 장치에 있어서, 각각의 포트들이 각각의 독립적인 입출력 파워(DQ power)와 클럭(CLK)을 가지는 다중 포트 메모리 장치를 제안하는 것이다.
또한, 본 발명은 다중 포트 메모리 장치에 있어서, 공유 뱅크의 메모리 영역을 복수개의 블록으로 분할 하여 뱅크의 숫자를 유지하되, 실질적으로 뱅크의 숫자가 늘어난 것과 같은 효과를 제공함과 동시에, 각각의 포트들이 각각의 독립적인 입출력 파워(DQ power)와 클럭(CLK) 가짐으로써 포트별로 상이한 어플리케이션으로부터 해당영역에서의 독립적인 명령 수행이 원활한 다중 포트 메모리 장치를 제안하는 것이다.
본 발명의 또 다른 목적들은 이하의 실시예에 대한 설명을 통해 쉽게 이해될 수 있을 것이다.
상기한 바와 같은 목적을 달성하기 위해, 본 발명의 일 측면에 따르면 둘 이상의 포트를 구비하는 다중 포트 메모리 장치에 있어서, 특정 포트에 대한 액세스만을 허용하는 적어도 하나의 전용 뱅크; 다중 포트에 대한 액세스를 허용하는 적어도 하나의 공유 뱅크; 상기 포트 별로 입출력 파워(DQ power)가 전달되는 입출력 핀(DQs pin); 및 상기 포트 별로 클럭(CLK)를 제공하는 클럭 핀 (CLK Pin)을 포함하되, 상기 입출력 파워(DQ power)와 상기 클럭(CLK)은 포트 별로 독립적인 다중 포트 메모리 장치가 제공된다.
상기 공유 뱅크는 뱅크의 메모리 영역을 미리 설정된 단위로 분할한 복수의 블록을 포함하고, 상기 다중 포트는 상기 복수의 블록 중 하나의 블록에 독립적으로 액세스하여 사용할 수 있다.
상기 포트 중 하나 이상의 포트는 상기 다중 포트 메모리 장치가 설치된 시스템의 기준 클럭을 사용하되, 그 이외의 포트 중, 어플리케이션에 상응하는 독립적인 클럭을 가지는 하나 이상의 포트를 포함할 수 있다.
상기 포트 중 하나 이상의 포트는 상기 다중 포트 메모리 장치의 코어 파워와 공통되는 입출력 파워를 가지되, 그 이외의 포트 중, 어플리케이션에 상응하는 독립적인 입출력 파워를 가지는 하나 이상의 포트를 포함할 수 있다.
포트별 어플리케이션 중 하나 이상이 변경됨에 따라, 상기 변경된 어플리케이션에 상응하는 상기 포트별 클럭 또는 입출력 파워 중 하나 이상이 독립적으로 변경되는 하나 이상의 포트를 포함할 수 있다.
본 발명의 다른 측면에 따르면, 제1 포트에 대한 액세스만을 허용하는 제1 포트 전용 뱅크; 제2 포트에 대한 액세스만을 허용하는 제2 포트 전용 뱅크; 제1 포트 및 제 2포트에 대한 액세스를 허용하는 공유 뱅크; 상기 포트 별로 입출력 파워(DQ power)가 전달되는 입출력 핀(DQs pin); 및 상기 포트 별로 클럭(CLK)를 제공하는 클럭 핀 (CLK Pin)을 포함하되, 상기 입출력 파워(DQ power)와 상기 클럭(CLK)은 포트별로 독립적인 것을 특징으로 하는 듀얼 포트 메모리 장치가 제공된다.
상기 공유 뱅크는 뱅크의 메모리 영역을 미리 설정된 단위로 분할한 복수의 블록을 포함하고, 상기 듀얼 포트는 상기 복수의 블록 중 하나의 블록에 독립적으로 액세스하여 사용할 수 있다.
상기 포트 중 하나의 포트는 상기 듀얼 포트 메모리 장치가 설치된 시스템의 기준 클럭을 사용하고, 어플리케이션에 상응하는 독립적인 클럭을 가지는 나머지 하나의 포트를 포함할 수 있다.
상기 포트 중 하나의 포트는 상기 듀얼 포트 메모리 장치의 코어 파워와 공통되는 입출력 파워를 가지고, 어플리케이션에 상응하는 독립적인 입출력 파워를 가지는 나머지 하나의 포트를 포함할 수 있다.
포트별 어플리케이션 중 하나 이상이 변경됨에 따라, 상기 변경된 어플리케이션에 상응하는 상기 포트별 클럭 또는 입출력 파워 중 하나 이상이 독립적으로 변경되는 하나 이상의 포트를 포함할 수 있다.
이하, 본 발명의 바람직한 실시예를 첨부한 도면들을 참조하여 상세히 설명하기로 한다. 본 발명을 설명함에 있어 전체적인 이해를 용이하게 하기 위하여 도면 번호에 상관없이 동일한 수단에 대해서는 동일한 참조 번호를 사용하기로 한다.
도 3은 본 발명의 바람직한 일 실시예에 따른 포트별로 독립적인 입출력 파워(DQ power) 및 클럭을 포함하는 다중 포트 메모리 장치 중 듀얼 포트 메모리의 칩 아키텍처(chip architecture)의 일례를 도시한 도면 이다.
도 3을 참조하면, 본 발명의 바람직한 실시예에 따른 듀얼 포트 메모리 장치는 A-포트 전용 뱅크(330), 공유 뱅크(332), 두 개의 B-포트 전용 뱅크(334, 336), 공통의 코어 파워(300, 302), A 및 B 포트의 입출력 파워(310, 312), A 및 B 포트 의 입출력 핀(320, 322) 및 A 및 B 포트의 클럭, 컨트롤, 어드레스 핀(340, 342)를 포함할 수 있다.
도 3에는 두 개의 포트에서 메모리 뱅크에 액세스하는 듀얼 포트 메모리 장치가 도시되어 있으나, 본 발명은 두 개 이상의 포트에서 메모리 뱅크에 액세스 하는 다중 포트에도 적용될 수 있을 것이다.
도 3에는 A-포트 전용 뱅크로는 하나의 뱅크가 할당되고, B-포트 전용 뱅크로는 두 개의 뱅크가 할당되는 경우가 도시되어 있으나, 이는 일례에 불과하며, A-포트 및 B-포트에 할당되는 전용 뱅크 수가 바뀔 수 있다는 점은 당업자에게 자명할 것이다.
종래에 있어서, A-포트 및 B-포트의 클럭이 공통되었다. 따라서 상이한 어플리케이션으로부터 해당영역에서의 독립적인 명령을 수행하는 경우 A-포트와 B-포트가 독립적인 동작을 수행하는 데 있어서 시간의 제한을 받았었다.
예를 들어, 공통의 클럭을 가질 경우의 한계점에 대해서 살펴보면, 동기식 DRAM(Synchronous Dynamic Random Access Memory, 이하 SDRAM)에 있어서, SDRAM은 동기식 DRAM이므로 기준 클럭이 상승 시 각 핀의 상태를 판독하고 그 정보를 기초로 동작한다.
예를 들어, 종래에 있어서 기준 클럭이 5㎲인경우(즉, 5㎲에 한번씩 기준 클럭이 상승하는 경우)이고, SDRAM은 5㎲단위로 각 핀의 상태를 판독하고, 그 정보를 기초로 동작한다. 상이한 어플리케이션으로부터 해당영역에서의 독립적인 명령을 포트별로 수행함에 있어서, A-포트가 10㎲에서 "write"명령을 수행해야 하고, B-포 트가 12㎲에서 "read"명령을 수행해야 하는 경우, A 및 B 포트가 공통의 클럭을 쓰는 경우에 B-포트는 12㎲에서 "read"명령을 수행하지 못하고 기준 클럭에 맞추어 15㎲에서 기준 클럭이 상승하여 각 핀의 상태를 판독할 때까지 기다려야 하는 한계점이 발생한다. 따라서 이 경우 B-포트에서는 3㎲의 지연이 발생한다는 문제점이 발생한다.
본 발명의 바람직한 실시예에 따르면, 이러한 종래의 문제점을 해결하기 위하여 A-포트(340) 및 B-포트(342)에 독립적인 클럭을 부여하여, 상이한 어플리케이션으로부터 해당영역에서의 독립적인 명령을 수행함에 있어서, 각각의 포트별로 독립적으로 시간의 지연없이 동작이 수행가능하다.
본 발명의 바람직한 실시예에 따르면 상기 예의 경우 A-포트(340)는 10㎲에서 "write"명령을, B-포트(342)는 12㎲에서 "read"명령을 포트별로 독립적으로 수행할 수 있어 3㎲이라는 시간의 지연이 없다.
예를 들어 A-포트(340)는 메모리 장치가 설치된 메인, 서버, 본체등의 기존 클럭을, B-포트(342)는 상이한 어플리케이션으로부터 해당영역에서의 독립적인 명령을 위한 독립적인 클럭을 사용할 수 있다.
예를 들어 A-포트(340)와 B-포트(342) 모두 상이한 어플리케이션으로부터 해당영역에서의 독립적인 명령을 수행하기 위하여 서로 독립적인 클럭을 사용할 수 있다.
예를 들어 핸드폰에 있어서 A-포트(340)는 베이스 밴드 신호 프로세싱 (baseband signal processing)에 쓰이는 독립적인 기존 클럭을, B-포트(342)는 핸 드폰의 액정화면의 이미지 처리 어플리케이션을 수행하는데 적합한 독립적인 기존 클럭을 사용하여 상이한 어플리케이션에 따른 독립적인 명령을 수행 할 수 있다.
예를 들어, A-포트(340)는 t1 클럭으로 a1 어플리케이션으로부터 해당영역에서의 독립적인 명령을 수행하고, B-포트(342)는 t2 클럭으로 b1 어플리케이션으로부터 해당영역에서의 독립적인 명령을 수행하는 경우에, B-포트(342)가 다른 어플리케이션(예를 들어 b2 어플리케이션)으로부터 해당영역에서 독립적인 명령을 수행해야 하는 경우, B-포트(342)는 b2 어플리케이션을 위한 t3 클럭으로 해당영역에서의 독립적인 명령을 수행 할 수 있다.
이 때, A-포트(340)의 어플리케이션이 변경되는 경우, A-포트의 클럭도 변경되는 A-포트의 어플리케이션을 위한 클럭으로 변경될 수 있다.
종래에 있어서, A-포트 및 B-포트의 입출력 파워가 공통되었다. 따라서 상이한 어플리케이션으로부터 해당영역에서의 독립적인 명령을 수행하는 경우 A-포트와 B-포트가 독립적인 동작을 수행하는 데 있어서 속도 측면이나, 인터페이스 (interface)면에서 제한을 받았었다.
예를 들어, A-포트의 입출력 파워(DQ power)와 B-포트의 입출력 파워(DQ power)가 공통으로 1.8볼트이고, 코어파워가 1.8볼트인 경우에, A-포트 및 B-포트는 전류의 측면이나, 속도의 측면에서 차이가 없다.
예를 들어, A-포트에서는 고속의 연산을 수행해야 하고, B-포트에서는 저속의 연산을 수행하는 경우, A-포트의 입출력 파워(DQ power)와 B-포트의 입출력 파워(DQ power)가 동일한 바, 포트별 속도는 동일할 수 밖에 없어서 메모리 장치에 있어서 파워를 효율적으로 사용할 수 없다는 문제점이 발생한다.
예를 들어, A-포트에서는 낮은 전류를 원하고, B-포트에서는 상대적으로 높은 전류를 원하는 경우, A-포트의 입출력 파워(DQ power)와 B-포트의 입출력 파워(DQ power)가 동일하게 높은 전류를 사용할 수 밖에 없어서, 파워(power)의 효율적인 사용할 수 없었다.
본 발명의 바람직한 실시예에 따르면, 이러한 종래의 문제점을 해결하기 위하여 A-포트 및 B-포트에 독립적인 입출력 파워(DQ power)가 부여되어, 상이한 어플리케이션으로부터 해당영역에서의 독립적인 명령을 수행함에 있어서, 각각의 포트별로 속도의 측면이나, 인터페이스(interface)간 원활한 동작을 할 수 있다.
예를 들어, A-포트의 입출력 파워(DQ power)(310)가 1.8볼트이고, B-포트의 입출력 파워(DQ power)(312)가 공통으로 3.3볼트이고, 코어파워(core power)(300)가 1.8볼트인 경우에 코어 파워(core power)(300)와 A-포트(320)간의 전류를 줄일 수 있고, 상대적으로 B-포트(322)는 고속으로 명령을 수행 할 수 있는 구성이 가능하다.
이때, A-포트(320)는 저속으로 명령을 수행하는 반면에, 코어 파워(core power)(300)와 A-포트(320)간의 전류를 줄일 수 있어 파워의 효율을 높일 수 있다.
이때, B-포트(322)는 코어 파워(core power)(300)와 B-포트(322)간의 전류가 상대적으로 높으나, 고속으로 명령을 수행 할 수 있다.
예를 들어, A-포트(320)는 v1볼트의 입출력파워로 a1 어플리케이션으로부터 해당영역에서의 독립적인 명령을 수행하고, B-포트(322)는 v2볼트의 입출력파워로 b1 어플리케이션으로부터 해당영역에서의 독립적인 명령을 수행하는 경우에, B-포트(322)가 다른 어플리케이션(예를 들어 b2 어플리케이션)으로부터 해당영역에서 독립적인 명령을 수행해야 하는 경우, B-포트(322)는 b2 어플리케이션을 위한 v3 입출력파워로 해당영역에서의 독립적인 명령을 수행 할 수 있다.
이 때, A-포트의 어플리케이션이 변경될 경우, A-포트(320)의 입출력 파워도 A-포트의 어플리케이션을 위한 입출력 파워로 변경 될 수 있다.
이하에서는 본 발명의 바람직한 일 실시예에 따른 공유 뱅크에 있어서 복수의 공유 블록을 포함하고, 포트별 독립한 입출력 파워(DQ power)와 포트별 독립한 클럭을 포함하는 다중 포트 메모리 장치에 대해 살펴보기로 한다.
도 4는 도 6에 도시된 본 발명의 바람직한 일 실시예의 공유뱅크에 있어서 복수개의 공유 블록을 설명하기 위한 도면이다.
도 4를 참조하면, 본 발명의 바람직한 실시예에 따른 다중 포트 메모리 장치는 A-포트 전용 뱅크(400), 공유 뱅크(402), 두 개의 B-포트 전용 뱅크(404, 406) 및 제1 및 제2 컨트롤 로직/레지스터(430, 432)를 포함할 수 있으며 공유 뱅크(402)는 다수의 블록(410, 412, 414, 416)을 포함할 수 있다.
도 4에는 두개의 포트에서 메모리 뱅크에 액세스하는 듀얼 포트 메모리 장치가 도시되어 있으나, 본 발명은 두 개 이상의 포트에서 메모리 뱅크에 액세스하는 다중 포트에도 적용될 수 있을 것이다.
어플리케이션(420, 422)은 메모리 장치의 사용을 위해 메모리 장치에 커맨드(Command) 및 어드레스(Address) 정보를 제공하며, 커맨드에 상응하는 처리 데이 터를 메모리 장치로부터 제공받는다. 어플리케이션(420, 422) 및 메모리 장치와의 커맨드 정보는 미리 설정되어 있다.
어플리케이션(420)은, 예를 들어, 액트(Act), 리드(Read), 라이트(Write), 프리차지(Precharge), 리프레쉬(Refresh), 모드 레지스터 셋(Mode Register Set: MRS)과 같은 커맨드 정보를 메모리 장치에 제공한다.
상술한 커맨드들은 /RAS, /CAS, /CS 및 /WE 정보의 조합으로 이루어진다.
예를 들어, 액트 커맨드는 /RAS가 로우로 인에이블(enable)되는 커맨드로서, 행(Row) 주소에 맞는 워드(WORD)를 인에이블시키는 커맨드이다.
리드 커맨드는 /CAS가 로우로 인에이블(enable)되는 커맨드로서, 리드 커맨드와 함께 전송되는 셀 어드레스에 상응하는 데이터를 독출하여 DQ로 출력하는 커맨드이다.
라이트 커맨드는 /CAS 및 /WE가 로우로 인에이블되는 커맨드로서, 라이트 커맨드와 함께 전송되는 셀 어드레스에 DQ로부터 입력되는 데이터를 라이트하는 커맨드이다.
프리차지 커맨드는 /RAS 및 /WE가 로우로 인에이블되는 커맨드로서, 액트(ACT) 커맨드에서 인에이블된 워드 라인을 디스에이블(Disabe)시키는 커맨드이다.
리프레쉬 커맨드는 /RAS 및 /CAS가 로우로 인에이블되는 커맨드로서 메모리의 데이터가 유실되지 않도록 주기적으로 리프레쉬 하도록 하는 커맨드이다.
모드 레지스터 셋 커맨드는 ./RAS, /CAS, /CS 및 /WE를 모두 로우로 인에이 블시키는 커맨드로서, 메모리 장치의 동기 스펙을 설정하는 커맨드이며, 동기를 설정하기 위한 값은 커맨드와 함께 전송되는 어드레스 필드에 포함된다.
어플리케이션(420)은 상술한 바와 같이 /RAS, /CAS, /CS 및 /WE의 조합에 의해 미리 설정된 커맨드 및 어드레스를 레지스터(408)에 제공한다.
제1 및 제2 콘트롤 / 로직 레지스터(430, 432)는 어플리케이션(420)으로부터의 커맨드를 수신하고 커맨드에 포함된 주소에 상응하는 뱅크에 커맨드를 전달하는 기능을 한다.
뱅크(400, 402, 404, 406)는 메모리에서 데이터를 독출하거나 데이터를 쓸 수 있는 단위로서, SDRAM의 경우, JEDEC 표준에 의하면, 뱅크 주소로 두 개의 비트가 할당된다. 따라서, 통상적으로 4개의 뱅크로 구분해서 다중 동작을 수행하는 것이 일반적이다.
도 4에서, A-포트 전용 뱅크(400)는 A-포트만이 액세스하여 데이터를 독출하거나 데이터 기록이 가능한 영역이다. 따라서, B-포트는 A-포트 전용 뱅크(400)에 액세스하는 것이 불가능하다.
B-포트 전용 뱅크(402, 404)는 B-포트만이 액세스하여 데이터를 독출하거나 데이터 기록이 가능한 영역이다. 따라서, A-포트는 B-포트 전용 뱅크(402, 404)에 액세스하는 것이 불가능하다.
도 4에서, A-포트 전용 뱅크로는 하나의 뱅크가 할당되고, B-포트 전용 뱅크로는 두개의 뱅크가 할당되는 경우가 도시되어 있으나, 이는 일례에 불과하며, A-포트 및 B-포트에 할당되는 전용 뱅크 수가 바뀔 수 있다는 점은 당업자에게 있어 자명할 것이다.
공유 뱅크(402)는 A 포트 및 B 포트가 모두 액세스하여 데이터의 독출 및 데이터의 쓰기가 가능한 영역이다. 종래의 경우, 공유 뱅크(402)에 A 포트 및 B 포트 어느 포트도 액세스하는 것이 가능하나, A 포트가 공유 뱅크(402)를 점유하고 있는 동안은 B 포트가 공유 뱅크(402)에 액세스할 수 없었으며, B 포트가 공유 뱅크(402)를 점유하고 있는 동안은 A 포트가 공유 뱅크(402)에 액세스할 수 없었다.
따라서, 종래에 의할 경우, A 포트 및 B 포트는 교대로 공유 뱅크(402)를 사용할 수 있었을 뿐 동시에 공유 뱅크(402)를 사용할 수는 없었다. 예를 들어, A 포트가 공유 뱅크에 접속하여 공유 뱅크에 쓰여진 데이터를 독출하는 동안, B 포트는 A 포트에게 전달할 데이터를 공유 뱅크에 기록하는 것이 불가능하였다.
본 발명의 바람직한 실시예에 따르면, 이러한 종래의 문제점을 해결하기 위해 독립적으로 액세스가 가능한 복수의 블록(410, 412, 414, 416)이 공유 뱅크에 구비된다.
복수의 블록(410, 412, 414, 416)은 독립적으로 동작이 가능하며, A 포트 및 B 포트는 복수의 블록 중 하나에 독립적으로 액세스가 가능하다. 예를 들어, A 포트가 블록0(410)에 액세스하여 데이터를 독출 또는 쓰는 경우, B 포트는 블록1(412)에 액세스하여 데이터를 독출 또는 쓰는 것이 가능하다. 다만, A 포트가 점유하여 사용하는 특정 블록을 점유하여 사용하는 동안 B 포트는 A 포트가 점유하여 사용하는 블록에 대해서는 사용할 수 없다.
A 포트 및 B 포트가 독립적으로 공유 뱅크(402)에 구비된 블록들에 액세스하 는 구조는 도 5을 통해 설명하기로 한다.
도 4에는 공유 뱅크(402)가 4개의 블록(410, 412, 414, 416)을 구비하는 경우가 도시되어 있으나, 공유 블록의 개수는 2N개 중 하나로 다양하게 변경될 수 있을 것이다. 예를 들어, 공유 블록의 개수는 2개, 4개, 8개, 16개 등과 같이 필요에 따라 변경될 수 있다.
어플리케이션(420, 422)과 메모리 사이에는 A 포트 및 B 포트가 독립적으로 공유 뱅크(402)에 구비된 블록들(410, 412, 414, 416)에 액세스하여 블록을 사용하기 위한 명령어 조합이 미리 설정되어 있다.
도 5는 본 발명의 바람직한 일 실시예에 따른 A-포트 및 B-포트가 각 뱅크에 액세스하는 상태를 나타낸 도면이다.
도 5에서, 뱅크0(500)는 A-포트 전용 뱅크이고, 뱅크1(502)은 공유 뱅크이며, 뱅크3(504)는 B 포트 전용 뱅크이다.
도 5에서, 각 뱅크의 X 디코더는 행(row) 주소에 대한 코딩을 수행하고, Y 디코더는 열(column)에 주소에 대한 코딩을 수행한다. 또한, 각 뱅크의 S 또는 C는 뱅크로 전달되는 커맨드를 처리하는 컨트롤 회로로서의 역할을 수행한다.
도 5에 도시된 바와 같이, 뱅크0(500)로는 A 포트만이 액세스하며, 뱅크0의 컨트롤 회로는 A-포트로부터 입력되는 커맨드 신호를 처리하며, 예를 들어, 커맨드에 포함된 주소 정보를 판단하고 주소 정보에 상응하는 셀로부터 데이터를 독출하거나 셀에 데이터를 기록하는 기능을 수행한다.
뱅크2(504)로는 B 포트만이 액세스하며, 뱅크2의 컨트롤 회로는 B-포트로부터 입력되는 커맨드 정보를 처리한다.
공유 뱅크인 뱅크1(502)의 각 블록 별로 X 디코더, Y 디코더 및 컨트롤 회로(S0, S1, S2, S3)가 구비되며, 각 컨트롤 회로(S0, S1, S2, S3)로는 A-포트 또는 B-포트가 액세스한다. 뱅크1(502)의 각 블록의 컨트롤 회로는 A-포트와 B-포트 중 먼저 점유한 하나의 포트의 액세스만을 허용하며, 점유한 포트와 일련의 데이터 입출력 동작을 수행한다.
A-포트가 뱅크1(502)의 블록0을 점유한 경우, B-포트는 뱅크1의 블록1 내지 블록3을 점유하여 사용할 수 있다. 각 블록은 독립적으로 동작하고, 특정 포트로부터의 액세스를 허용할지 여부를 독립적으로 결정한다.
즉 A-포트 및 B 포트는 공유 뱅크인 뱅크1에 동시에 액세스하여 데이터를 독출 및 기록하는 것이 가능하며, 따라서, A-포트가 블록0로부터 데이터를 독출하는 동안, B-포트는 A-포트에 전달할 데이터를 블록1에 액세스하여 기록할 수 있다. 종래의 경우, A-포트가 공유 뱅크로부터 데이터를 독출하는 경우, B-포트는 A-포트가 공유 뱅크로부터의 데이터 독출을 완료한 후에야 공유 뱅크에 데이터를 기록하는 것이 가능하였으나, 본 발명에 의하면, 공유 뱅크에 A-포트 및 B 포트가 동시에 데이터를 독출 및 기록하는 것이 가능하다.
도 6는 본 발명의 바람직한 일 실시예에 따른 공유뱅크에 있어서 복수의 공유 블록을 포함하고, 포트 별로 독립적인 입출력 파워(DQ power) 및 클럭을 포함하는 다중 포트 메모리 장치 중 듀얼 포트 메모리의 칩 아키텍처(chip architecture) 의 일례를 도시한 도면이다.
도 6을 참조하면, 본 발명의 바람직한 실시예에 따른 듀얼 포트 메모리 장치는 A-포트 전용 뱅크(630), 공유 뱅크(632), 두 개의 B-포트 전용 뱅크(634, 636), 공통의 코어 파워(600, 602), A 및 B 포트의 입출력 파워(610, 612), A 및 B 포트의 입출력 핀(620, 622) 및 A 및 B 포트의 클럭, 컨트롤, 어드레스 핀(640, 642)를 포함할 수 있으며, 공유뱅크(632)는 다수의 블록(640, 642, 644, 646)을 포함할 수 있다.
도 6에는 두 개의 포트에서 메모리 뱅크에 액세스하는 듀얼 포트 메모리 장치가 도시되어 있으나, 본 발명은 두 개 이상의 포트에서 메모리 뱅크에 액세스 하는 다중 포트에도 적용될 수 있을 것이다.
도 6에는 A-포트 전용 뱅크(630)로는 하나의 뱅크가 할당되고, B-포트 전용 뱅크(634, 636)로는 두 개의 뱅크가 할당되는 경우가 도시되어 있으나, 이는 일례에 불과하며, A-포트 및 B-포트에 할당되는 전용 뱅크 수가 바뀔 수 있다는 점은 당업자에게 자명할 것이다.
도 6에서는 공유 뱅크(632)가 4개의 블록(640, 642, 644, 646)을 구비하는 경우가 도시되어 있으나, 공유 블록의 개수는 2N개 중 하나로 다양하게 변경될 수 있을 것이다. 예를 들어, 공유 블록의 개수는 2개, 4개, 8개, 16개 등과 같이 필요에 따라 변경될 수 있다.
종래에 있어서, 공유 뱅크(632)는 A-포트 및 B-포트가 모두 사용할 수 있는 뱅크이나, A-포트 및 B-포트 중 어느 한 포트가 공유 뱅크(632)를 사용하는 경우에는 다른 포트는 공유 뱅크를 사용할 수 없었다. 즉, A-포트가 공유 뱅크에 액세스하여 데이터를 독출하는 동안은 B-포트는 공유 뱅크에 액세스 할 수 없었다. 따라서 B-포트는 A-포트가 공유 뱅크의 사용을 마칠 때까지 대기하였다가 공유 뱅크를 사용할 수 밖에 없었다.
종래에 있어서 공유 뱅크(632)의 개념을 도입하여도, 예를 들어 도 6에 의하면, 순간 점유할 수 있는 뱅크의 숫자는 A-포트가 2개(A-포트 전용뱅크, 공유뱅크)인 경우에는 B-포트는 2개(B-포트 전용뱅크 2개)이고, A-포트가 1개(A-전용뱅크)인 경우에는 B-포트는 3개(공유뱅크, B-포트 전용뱅크 2개)인 경우로 제한된다는 문제점이 있었다.
따라서, 뱅크의 숫자를 늘려서 이와 같은 문제점을 해결 할 수 있으나, JEDEC 표준은 뱅크 주소에 대해 2비트만을 할당하도록 하고 있는 바, 실질적으로 4개 이상의 뱅크를 사용할 수 없는 문제점이 있었다.
본 발명의 바람직한 실시예에 따르면 이러한 종래의 문제점을 해결하기 위해 독립적으로 액세스가 가능한 복수개의 블록(210, 212, 214, 216)이 공유 뱅크에 구비된다.
예를 들어, 도 6에 의하면 순간 점유할 수 있는 실질적인 뱅크의 숫자는 A-포트가 2개(A-포트 전용뱅크(630), 공유 뱅크중 블록0(632))인 경우에는 B-포트는 5개(B-포트 전용뱅크2개(634, 636), 공유 뱅크중 블록0을 제외한 블록(642, 644, 646))가 되어 공유 뱅크에 A-포트가 블록0(640)를 점유하고 있어도, B-포트도 독립 적으로 블록0를 제외한 블록(642, 644, 646)에 액세스가 가능하다.
종래에 있어서, 듀얼 포트 메모리 장치에서 A-포트와 B-포트가 순간 점유할 수 있는 뱅크는 한정 되어 있었으나, 본 발명의 바람직한 실시예에 의하면 JEDEC의 표준 하에서 실질적으로 뱅크가 증가한 효과를 얻을 수 있다.
이때, 독립적으로 액세스가 가능한 복수개의 블록(610, 612, 614, 616)을 가지는 공유 뱅크가 있는 경우에 입출력 파워(DQ power)와 클럭이 공통이면, A-포트와 B-포트가 상이한 어플리케이션에 의한 해당영역에서 독립적인 명령을 수행하기에는 더욱 제한된다는 문제점이 있었다.
예를 들어, 복수개의 블록(616, 612, 614, 616)을 가지는 공유 뱅크가 있는 SDRAM에서 공통의 클럭이 있는 경우를 살펴보면, SDRAM은 동기식 DRAM이므로 기준 클럭이 상승 시 각 핀의 상태를 판독하고 그 정보를 기초로 동작하는 점은 앞에서 상술한 바 있다.
예를 들어, 기준 클럭이 5㎲로서(즉, 5㎲에 한번씩 기준 클럭이 상승하는 경우) A-포트, B-포트 공통인 경우이고, A-포트가 공유뱅크의 블록0(640)에 액세스 하여 데이터를 기록하고 있는 중에, B-포트가 상이한 어플리케이션에 따른 독립적인 명령을 수행하고자 12㎲일 때 블록1에 액세스 하고자 할때는, 15㎲가 되어 기준클럭이 상승하여 포트별 각 핀의 상태를 판독할 때까지 기다려야 하는 한계점이 발생한다. 따라서 이 경우 공유뱅크(632)가 포트별로 독립적으로 액세스 가능한 복수개의 블록을 가짐으로써, JEDEC의 표준 하에서 실질적으로 뱅크가 증가한 효과를 가져왔음에도 불구하고, 포트별 공통의 기존의 클럭을 가지는 바, 시간의 지연이 발생한다는 한계점이 발생한다.
이때, 포트별로 독립적으로 액세스 가능한 복수개의 블록을 가지는 공유뱅크가 있는 다중 포트 메모리 장치에서 포트별로 공통의 기존 클럭을 가지는 경우 상기 듀얼 포트 메모리 장치의 일례보다 시간의 지연이 더욱 발생할 수 있다.
본 발명의 바람직한 실시예에 따르면 A-포트와 B-포트별로 독립적인 클럭(650, 652)이 부여되는 바, 상기 예의 경우 B-포트는 상이한 어플리케이션으로부터 해당영역에서의 독립적인 명령을 수행을 위하여 독립적인 클럭(652)를 가져서, 3㎲의 지연 없이 12㎲일 때, 즉시 블록1에 액세스 하여 해당 명령을 수행할 수 있다.
본 발명의 바람직한 실시예에 따르면, 공유 뱅크가 포트별로 독립적으로 액세스 가능한 복수개의 블록을 가져서 뱅크가 증가한 효과와 함께, 포트별로 상이한 어플리케이션에 따른 명령 수행을 위하여 독립적인 기준 클럭을 가지는 바, 시간의 지연없이 독립적으로 명령 수행이 가능하다.
예를 들어, A-포트(650)는 t1 클럭으로 블록0(640)에서 a1 어플리케이션으로부터 해당영역에서의 독립적인 명령을 수행하고, B-포트(652)는 t2 클럭으로 블록1(642)에서 b1 어플리케이션으로부터 해당영역에서의 독립적인 명령을 수행하는 경우에, B-포트(642)가 블록2(644)에서 다른 어플리케이션(예를 들어 b2 어플리케이션)으로부터 해당영역에서 독립적인 명령을 수행해야 하는 경우, B-포트(652)는 b2 어플리케이션을 위한 t3 클럭으로 해당영역에서의 독립적인 명령을 수행 할 수 있다.
이 때, A-포트(650)의 어플리케이션이 변경되는 경우, A-포트의 클럭도 변경되는 A-포트(650)의 어플리케이션을 위한 클럭으로 변경될 수 있다.
또한, 포트별로 독립적으로 액세스 가능한 복수개의 블록을 가지는 공유뱅크를 포함하는 다중 포트 메모리 장치에 있어서, 공통의 입출력 파워(common DQ power)를 가지는 경우 파워의 효율적인 관리가 문제된다.
예를 들어, 종래 기술에 있어서 듀얼 포트 메로리 장치의 경우 A-포트가 공유뱅크(632)에 액세스 하고 있는 동안에는 B-포트는 전용뱅크 2개만(634, 636) 액세스 가능 하였다.
그러나 공유뱅크(632)가 포트별로 독립적으로 액세스 가능한 4개의 블록(640, 642, 644, 646)을 가지는 경우에는, A-포트가 블록0(640)에 액세스하여 예를 들어 기록을 독출하고 있는 동안에, B-포트는 블록1 내지 3(642, 644, 646)에 액세스할 수 있다.
이 때, 종래 기술에 있어서보다 B-포트가 액세스 할 수 있는 뱅크가 실질적으로 하나 더 증가한 효과가 발생하였고. 이에 따른 B-포트의 상이한 어플리케이션에 따른 독립적인 명령 수행이 해당영역에서 더욱 원활해질 수 있다.
이 때, 포트별로 공통의 입출력 파워(common DQ power)을 가지는 경우에는, 예를 들어 B-포트가 전류를 낮게 가지면서 저속의 명령을 수행함에도 불구하고 공통의 입출력 파워(common DQ power)의 해당만큼을 소모하게 되어 파워의 효율에 있어서 문제점이 발생한다.
예를 들어, A-포트의 입출력 파워(DQ power)와 B-포트의 입출력 파워(DQ power)가 공통으로 3.3볼트이고, 코어파워가 3.3볼트이고, A-포트에서는 고속의 명령을 수행해야 하고, B-포트에서는 저속의 명령을 수행해야 하는 경우, 공통의 입출력 파워(common DQ power)를 쓰기 때문에, A-포트 및 B-포트는 전류의 측면이나, 속도의 측면에서 차이가 없다.
이 때, B-포트는 낮은 입출력 파워(DQ power)로서 저속의 명령을 수행할 수 있음에도 불구하고, 상기 예의 경우, A-포트와 마찬가지로 높은 전류를 가지면서 파워를 소모하는 문제점이 발생한다.
본 발명의 바람직한 실시예에 따르면 포트 별로 상이한 어플리케이션에 따르는 해당 분야에서의 독립적인 명령 수행에 있어서, 포트별로 독립적으로 액세스 가능한 4개의 블록(640, 642, 644, 646)을 가지는 공유뱅크(632)가 있는 메모리 장치에서, A-포트와 B-포트에 포트별로 독립적인 입출력 파워(DQ power)(610, 612)을 부여하여 속도에 따른 파워의 효율을 최대로 할 수 있다.
상기 예의 경우, 코어 파워(core power)(600)는 3.3 볼트로 하고, 고속의 명령을 수행하는 A-포트 입출력 파워(DQ power)(610)는 3.3 볼트로 하고, 저속의 명령을 수행하는 B-포트 입출력 파워(DQ power)(612)는 1.8볼트로 하여 포트별로 독립적인 입출력 파워(DQ power)를 부여하여, 속도에 따른 파워의 효율을 최대로 할 수 있다.
따라서, 본 발명의 바람직한 실시예에 따르면 공유뱅크(632)가 독립적으로 액세스 가능한 4개의 블록(640, 642, 644, 646)을 가짐으로써, 뱅크가 실질적으로 증가한 효과와 함께, 포트별로 독립적인 입출력 파워(DQ power)(610, 612)를 부여 하여 상이한 어플리케이션에 의한 해당영역에서 독립적인 명령을 수행함에 있어서 포트별로 속도에 따른 파워의 효율을 최대로 할 수 있다.
예를 들어, A-포트(620)는 블록0(640)에서 v1볼트의 입출력파워로 a1 어플리케이션으로부터 해당영역에서의 독립적인 명령을 수행하고, B-포트(622)는 블록1(642)에서 v2볼트의 입출력파워로 b1 어플리케이션으로부터 해당영역에서의 독립적인 명령을 수행하는 경우에, B-포트(622)가 블록2(644)에서 다른 어플리케이션(예를 들어 b2 어플리케이션)으로부터 해당영역에서 독립적인 명령을 수행해야 하는 경우, B-포트(622)는 b2 어플리케이션을 위한 v3 입출력파워로 해당영역에서의 독립적인 명령을 수행 할 수 있다.
이 때, A-포트의 어플리케이션이 변경될 경우, A-포트의 입출력 파워(620)도 A-포트의 어플리케이션을 위한 입출력 파워로 변경 될 수 있다.
나아가, 포트별로 독립적으로 액세스 가능한 복수개의 블록을 가지는 복수의 공유뱅크를 가지는 다중 포트 메모리 장치에서도, 복수개의 블록 만큼 실질적인 뱅크의 증가의 효과를 가짐과 동시에, 포트별로 상이한 어플리케이션에 의한 해당영역에서 독립적인 명령을 수행함에 있어서 속도에 따라 포트별로 독립적인 입출력 파워(DQ power)을 부여하여 포트별 다양한 속도 및 인터페이스간 원활한 동작을 수행하며, 속도에 따른 파워의 효율을 최대로 할 수 있다.
도 7은 도6에서 도시한 본 발명의 바람직한 일 실시예에 따른 공유뱅크(702)에 있어서 복수의 공유 블록(710, 712, 714, 716)을 포함하고, 포트 별로 독립적인 입출력 파워(DQ power) 및 클럭을 포함하는 다중 포트 메모리 장치 중 듀얼 포트 메모리 장치의 동작을 설명하기 위한 도면이다.
도 7을 참조 하면, A-포트와 B-포트의 코어 파워(core power)는 1.8볼트로 공통이나, A-포트의 입출력 파워(DQ power)는 1.8볼트, B-포트의 입출력 파워(DQ power)는 3.3볼트로 독립적이다. 또한 A-포트의 클럭과 B-포트의 클럭도 도 7에서 보이듯이 독립적이다.
이때, SDRAM에서는 기준 클럭이 상승할 경우에 핀의 정보를 얻어 포트 별로 명령을 수행 하는 바, A-포트와 B-포트의 기준 클럭은 주기가 다를 뿐 만 아니라, A-포트에서는 기준 클럭의 첫 번째 상승시에 라이트 (write)명령을 수행하며, B-포트에서는 기준 클럭의 두 번째 상승시에 리드(read) 명령을 수행한다. 따라서 본 발명에 의할 경우 포트 별로 상이한 어플리케이션으로부터 해당영역에서의 독립적인 명령의 수행이 가능하다.
이때 도 7에 의하면 공유뱅크(702)는 4개의 분할 된 블록(710, 712, 714, 716)을 가지는 바, A-포트와 B-포트가 독립적으로 공유뱅크(702)의 4개의 블록(710, 712, 714, 716)에 대하여 액세스 가능하여 실질적으로 뱅크의 숫자가 늘어난 것과 같은 효과가 있다.
상기한 본 발명의 바람직한 실시예는 예시의 목적을 위해 개시된 것이고, 본 발명에 대해 통상의 지식을 가진 당업자라면 본 발명의 사상과 범위 안에서 다양한 수정, 변경, 부가가 가능할 것이며, 이러한 수정, 변경 및 부가는 하기의 특허청구범위에 속하는 것으로 보아야 할 것이다.
이상에서 설명한 바와 같이, 본 발명의 바람직한 실시예에 따르면, 다중 포트 메모리에서 각 포트들이 상이한 어플리케이션을 수행함에 따라 해당영역에서 명령을 시간의 지연없이 독립적으로 수행 할 수 있다는 장점이 있다.
또한, 본 발명의 바람직한 실시예에 따르면, 다중 포트 메모리에서 각 포트들이 입출력 파워(DQ power)를 서로 상이한 레벨을 사용하면서 명령 수행 속도 및 인터페이스간 원활한 동작이 가능하며, 서로 독립적인 명령 수행 속도에 따른 파워의 효율을 최대로 할 수 있다는 장점이 있다.
또한, 본 발명의 바람직한 실시예에 따르면, 공유 뱅크의 메모리 영역을 복수의 블록으로 분할함으로써 뱅크의 숫자를 그대로 유지하면서도 실질적으로 뱅크의 숫자가 늘어난 것과 같은 효과와 함께, 각 포트들이 해당영역에서 명령을 독립적으로 수행할 수 있는 장점이 있다.

Claims (14)

  1. 둘 이상의 포트를 구비하는 다중 포트 메모리 장치에 있어서,
    특정 포트에 대한 액세스만을 허용하는 적어도 하나의 전용 뱅크;
    다중 포트에 대한 액세스를 허용하는 적어도 하나의 공유 뱅크;
    상기 포트 별로 입출력 파워(DQ power)가 전달되는 입출력 핀(DQs pin); 및
    상기 포트 별로 클럭(CLK)를 제공하는 클럭 핀 (CLK Pin)을 포함하되, 상기 입출력 파워(DQ power)와 상기 클럭(CLK)은 포트 별로 독립적인 것을 특징으로 하는 다중 포트 메모리 장치.
  2. 제1항에 있어서,
    상기 공유 뱅크는 뱅크의 메모리 영역을 미리 설정된 단위로 분할한 복수의 블록을 포함하고,
    상기 다중 포트는 상기 복수의 블록 중 하나의 블록에 독립적으로 액세스하여 사용하는 것을 특징으로 하는 다중 포트 메모리 장치.
  3. 제 1항 또는 제 2항에 있어서,
    포트별 어플리케이션 중 하나 이상이 변경됨에 따라,
    상기 변경된 어플리케이션에 상응하는 상기 포트별 클럭 또는 입출력 파워 중 하나 이상이 독립적으로 변경되는 하나 이상의 포트를 포함하는 것을 특징으로 하는 다중 포트 메모리 장치.
  4. 제 1항 또는 제 2항에 있어서,
    상기 포트 중 하나 이상의 포트는 상기 다중 포트 메모리 장치가 설치된 시스템의 기준 클럭을 사용하되, 그 이외의 포트 중,
    어플리케이션에 상응하는 독립적인 클럭을 가지는 하나 이상의 포트를 포함하는 것을 특징으로 하는 다중 포트 메모리 장치.
  5. 제 4항에 있어서,
    상기 포트별 어플리케이션 중 하나 이상이 변경됨에 따라,
    상기 변경된 어플리케이션에 상응하는 상기 포트별 클럭 또는 입출력 파워 중 하나 이상이 독립적으로 변경되는 하나 이상의 포트를 포함하는 것을 특징으로 하는 다중 포트 메모리 장치.
  6. 제 1항 또는 제 2항에 있어서,
    상기 포트 중 하나 이상의 포트는 상기 다중 포트 메모리 장치의 코어 파워와 공통되는 입출력 파워를 가지되, 그 이외의 포트 중,
    어플리케이션에 상응하는 독립적인 입출력 파워를 가지는 하나 이상의 포트를 포함하는 것을 특징으로 하는 다중 포트 메모리 장치.
  7. 제 6항에 있어서,
    상기 포트별 어플리케이션 중 하나 이상이 변경됨에 따라,
    상기 변경된 어플리케이션에 상응하는 상기 포트별 클럭 또는 입출력 파워 중 하나 이상이 독립적으로 변경되는 하나 이상의 포트를 포함하는 것을 특징으로 하는 다중 포트 메모리 장치.
  8. 제1 포트에 대한 액세스만을 허용하는 제1 포트 전용 뱅크;
    제2 포트에 대한 액세스만을 허용하는 제2 포트 전용 뱅크;
    제1 포트 및 제 2포트에 대한 액세스를 허용하는 공유 뱅크;
    상기 포트 별로 입출력 파워(DQ power)가 전달되는 입출력 핀(DQs pin); 및
    상기 포트 별로 클럭(CLK)를 제공하는 클럭 핀 (CLK Pin)을 포함하되, 상기 입출력 파워(DQ power)와 상기 클럭(CLK)은 포트별로 독립적인 것을 특징으로 하는 듀얼 포트 메모리 장치.
  9. 제 8항에 있어서,
    상기 공유 뱅크는 뱅크의 메모리 영역을 미리 설정된 단위로 분할한 복수의 블록을 포함하고, 상기 듀얼 포트는 상기 복수의 블록 중 하나의 블록에 독립적으로 액세스하여 사용하는 것을 특징으로 하는 듀얼 포트 메모리 장치.
  10. 제 8항 또는 제 9항에 있어서,
    포트별 어플리케이션 중 하나 이상이 변경됨에 따라,
    상기 변경된 어플리케이션에 상응하는 상기 포트별 클럭 또는 입출력 파워 중 하나 이상이 독립적으로 변경되는 하나 이상의 포트를 포함하는 것을 특징으로 하는 듀얼 포트 메모리 장치.
  11. 제 8항 또는 제 9항에 있어서,
    상기 포트 중 하나의 포트는 상기 듀얼 포트 메모리 장치가 설치된 시스템의 기준 클럭을 사용하고,
    어플리케이션에 상응하는 독립적인 클럭을 가지는 나머지 하나의 포트를 포함하는 것을 특징으로 하는 듀얼 포트 메모리 장치.
  12. 제 11항에 있어서,
    상기 포트별 어플리케이션이 변경됨에 따라,
    상기 변경된 어플리케이션에 상응하는 상기 포트별 클럭 또는 입출력 파워 중 하나 이상이 독립적으로 변경되는 나머지 하나의 포트를 포함하는 것을 특징으로 하는 듀얼 포트 메모리 장치.
  13. 제 8항 또는 제 9항에 있어서,
    상기 포트 중 하나의 포트는 상기 듀얼 포트 메모리 장치의 코어 파워와 공통되는 입출력 파워를 가지고,
    어플리케이션에 상응하는 독립적인 입출력 파워를 가지는 나머지 하나의 포트를 포함하는 것을 특징으로 하는 듀얼 포트 메모리 장치.
  14. 제 13항에 있어서,
    상기 포트별 어플리케이션 중 하나 이상이 변경됨에 따라,
    상기 변경된 어플리케이션에 상응하는 상기 포트별 클럭 또는 입출력 파워 중 하나 이상이 독립적으로 변경되는 하나 이상의 포트를 포함하는 것을 특징으로 하는 듀얼 포트 메모리 장치.
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