[go: up one dir, main page]
More Web Proxy on the site http://driver.im/

KR100714823B1 - Mutiple valued SRAM - Google Patents

Mutiple valued SRAM Download PDF

Info

Publication number
KR100714823B1
KR100714823B1 KR1020050084298A KR20050084298A KR100714823B1 KR 100714823 B1 KR100714823 B1 KR 100714823B1 KR 1020050084298 A KR1020050084298 A KR 1020050084298A KR 20050084298 A KR20050084298 A KR 20050084298A KR 100714823 B1 KR100714823 B1 KR 100714823B1
Authority
KR
South Korea
Prior art keywords
transistor
drain
sram
gate
bit line
Prior art date
Application number
KR1020050084298A
Other languages
Korean (ko)
Other versions
KR20070029862A (en
Inventor
계훈우
송복남
최중범
Original Assignee
주식회사 엑셀반도체
최중범
송복남
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Family has litigation
First worldwide family litigation filed litigation Critical https://patents.darts-ip.com/?family=37836067&utm_source=google_patent&utm_medium=platform_link&utm_campaign=public_patent_search&patent=KR100714823(B1) "Global patent litigation dataset” by Darts-ip is licensed under a Creative Commons Attribution 4.0 International License.
Application filed by 주식회사 엑셀반도체, 최중범, 송복남 filed Critical 주식회사 엑셀반도체
Priority to KR1020050084298A priority Critical patent/KR100714823B1/en
Priority to PCT/KR2006/003610 priority patent/WO2007029992A1/en
Priority to PCT/KR2006/003609 priority patent/WO2007029991A1/en
Publication of KR20070029862A publication Critical patent/KR20070029862A/en
Application granted granted Critical
Publication of KR100714823B1 publication Critical patent/KR100714823B1/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B99/00—Subject matter not provided for in other groups of this subclass
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
    • G11C11/565—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using capacitive charge storage elements
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B82—NANOTECHNOLOGY
    • B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
    • B82Y10/00—Nanotechnology for information processing, storage or transmission, e.g. quantum computing or single electron logic
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/403—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells with charge regeneration common to a multiplicity of memory cells, i.e. external refresh
    • G11C11/405—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells with charge regeneration common to a multiplicity of memory cells, i.e. external refresh with three charge-transfer gates, e.g. MOS transistors, per cell
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B10/00—Static random access memory [SRAM] devices
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2216/00—Indexing scheme relating to G11C16/00 and subgroups, for features not directly covered by these groups
    • G11C2216/02—Structural aspects of erasable programmable read-only memories
    • G11C2216/08—Nonvolatile memory wherein data storage is accomplished by storing relatively few electrons in the storage layer, i.e. single electron memory

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Chemical & Material Sciences (AREA)
  • Nanotechnology (AREA)
  • Physics & Mathematics (AREA)
  • Mathematical Physics (AREA)
  • Theoretical Computer Science (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Dram (AREA)

Abstract

본 발명은 SET 소자를 이용하여 다치(multiple value) 레벨을 저장하는 MV SRAM에 대하여 개시된다. MV SRAM은 비트라인에 연결되는 전류 소스 트랜지스터와 워드라인과 비트라인의 교차점에 연결되는 단위 셀을 구비한다. 단위 셀은 워드라인이 그 게이트에 연결되고 비트라인이 그 드레인에 연결되는 제2 트랜지스터와, 제2 트랜지스터의 드레인이 그 게이트에 연결되고 접지 전압이 그 소스에 연결되는 SET 소자와, 접지 전압이 그 게이트에 연결되고 제2 트랜지스터의 드레인과 SET 소자의 드레인 사이에 연결되는 제3 트랜지스터와, 그리고 제2 트랜지스터의 드레인과 접지 전압 사이에 연결되는 셀 커패시터를 포함한다. MV SRAM은 워드라인 만을 인에이블하여 데이터를 재저장하기 때문에 적은 전류만으로 데이터를 재저장하는 것이 가능하므로, 저전력 응용에 적당하다.The present invention discloses an MV SRAM that stores multiple value levels using a SET element. The MV SRAM has a current source transistor connected to the bit line and a unit cell connected to the intersection of the word line and the bit line. The unit cell includes a second transistor having a word line connected to its gate and a bit line connected to its drain, a SET element having a drain of the second transistor connected to its gate, and a ground voltage connected to its source, and a ground voltage And a third transistor connected to the gate thereof and connected between the drain of the second transistor and the drain of the SET element, and a cell capacitor connected between the drain of the second transistor and the ground voltage. Since MV SRAM enables only word lines to restore data, it is possible to restore data with only a small current, making it suitable for low power applications.

MV SRAM, SET 소자, 전류 소스 트랜지스터, 리프레쉬 MV SRAM, SET Devices, Current Source Transistors, Refresh

Description

다치 에스램{Mutiple valued SRAM}Multiple valued SRAM

도 1은 SET 소자와 MOS 트랜지스터를 결합한 유니버셜 레터럴 게이트를 설명하는 도면이다.1 is a view for explaining a universal lateral gate in which a SET element and a MOS transistor are combined.

도 2는 도 1의 유니버셜 레터럴 게이트를 사용한 양자화기(quantizer)의 회로 실시예를 나타내는 도면이다.FIG. 2 is a diagram illustrating a circuit embodiment of a quantizer using the universal lateral gate of FIG. 1.

도 3은 도 2의 양자화기 회로를 응용한 DRAM 타입의 MV SRAM을 설명하는 회로 다이어그램이다.FIG. 3 is a circuit diagram illustrating a DRAM type MV SRAM to which the quantizer circuit of FIG. 2 is applied.

도 4는 도 3의 MV SRAM의 기입/독출 동작을 위한 타이밍 다이어그램이다.4 is a timing diagram for a write / read operation of the MV SRAM of FIG. 3.

도 5는 본 발명의 일실시예에 따른 MV SRAM 셀을 설명하는 회로 다이어그램이다.5 is a circuit diagram illustrating an MV SRAM cell in accordance with an embodiment of the present invention.

도 6은 도 5의 MV SRAM 셀의 리프레쉬 방법을 설명하는 도면이다.FIG. 6 is a diagram illustrating a refresh method of the MV SRAM cell of FIG. 5.

도 7은 본 발명에 따른 MV SRAM 셀 어레이를 설명하는 도면이다.7 is a diagram illustrating an MV SRAM cell array according to the present invention.

도 8은 도 7의 MV SRAM 셀 어레이의 리프레쉬 방법을 설명하는 도면이다.FIG. 8 is a diagram illustrating a refresh method of the MV SRAM cell array of FIG. 7.

본 발명은 반도체 메모리 장치에 관한 것으로, 특히 SET 소자를 이용하여 다 치(multiple value) 레벨을 저장하는 MV SRAM에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to semiconductor memory devices, and more particularly to an MV SRAM for storing multiple value levels using a SET device.

최근 들어, SET(Single electron transistor)에 대한 연구가 급속히 진행중에 있다. SET를 사용하게 되면, 회로의 집적도를 향상시킬 수 있으며 소비 전력이 매우 작아진다는 장점을 갖게 된다. SET는 게이트 바이어스(Gate bias)에 따라 드레인 전류(Drain current)가 주기적으로 증가하고 감소하는 매우 특별한 특성을 갖고 있다. 이러한 특성을 이용하여, 적은 수의 트랜지스터로 회로의 기능성(functionality)를 증가시키려는 많은 노력이 이루어지고 있다. 특히, SET 소자는 다치 논리회로(Multiple-Valued logic circuit) 응용에 매우 적합한 특성을 가지고 있으며 이것에 응용하려는 많은 시도가 현재 이루어지고 있다.Recently, research on a single electron transistor (SET) is rapidly underway. The use of SET improves the integration of the circuit and has the advantage of very small power consumption. The SET has a very special characteristic that the drain current periodically increases and decreases according to the gate bias. Using these characteristics, much effort has been made to increase the functionality of the circuit with fewer transistors. In particular, SET devices are well suited for multiple-valued logic circuit applications, and many attempts have been made to apply them.

도 1은 SET 소자와 MOS 트랜지스터를 결합한 유니버셜 레터럴 게이트를 설명하는 도면이다.1 is a view for explaining a universal lateral gate in which a SET element and a MOS transistor are combined.

도 1을 참조하면, M1 트랜지스터의 게이트에 Vgg의 고정된 전압을 인가하게 되면, SET 소자의 드레인 전압(Vds)은 거의 일정한 Vgg-Vth 전압으로 유지된다. 이 Vgg-Vth 전압은 SET의 쿨롱-블락케이드(Coulomb-blockade) 조건을 유지시킬 수 있을 만큼 충분히 낮은 전압이기 때문에, SET는 입력 전압(Vin)에 따라 드레인 전류가 주기적으로 증가하고 감소하는 특성을 나타내게 된다. 이 때, 정전류원(Io)에 의해 SET 소자의 드레인 전류가 공급된다.Referring to FIG. 1, when the fixed voltage of Vgg is applied to the gate of the M1 transistor, the drain voltage Vds of the SET device is maintained at a substantially constant Vgg-Vth voltage. Since the Vgg-Vth voltage is low enough to maintain the Coulomb-blockade condition of the SET, the SET exhibits a characteristic that the drain current periodically increases and decreases with input voltage (Vin). Will be displayed. At this time, the drain current of the SET element is supplied by the constant current source Io.

만일 정전류원(Io)에서 공급되는 전류 Io 보다 큰 SET 드레인 전류가 흐르도록 입력 전압(Vin)이 인가된다면, 출력 전압(Vout)은 하이에서 로우로 급격하게 낮아지게 된다. 또한 Io 전류 보다 작은 SET 드레인 전류가 흐르도록 입력 전압(Vin) 이 인가된다면 출력 전압(Vout)은 로우에서 하이로 급격하게 증가하게 된다.If the input voltage Vin is applied such that a SET drain current larger than the current Io supplied from the constant current source Io flows, the output voltage Vout is drastically lowered from high to low. Also, if the input voltage Vin is applied such that a SET drain current smaller than the Io current flows, the output voltage Vout increases rapidly from low to high.

따라서, 입력 전압(Vin)이 증가하게 되면 유니버셜 레터럴 게이트(100)의 출력 전압(Vout)은 매우 큰 전압 스윙을 갖는 구형파와 같은 특성을 보이게 된다.Therefore, when the input voltage Vin increases, the output voltage Vout of the universal lateral gate 100 exhibits a characteristic like a square wave having a very large voltage swing.

도 2는 도 1의 유니버셜 레터럴 게이트(100)를 사용한 양자화기(quantizer, 200)의 회로 실시예를 나타내는 도면이다.FIG. 2 is a diagram illustrating a circuit embodiment of a quantizer 200 using the universal lateral gate 100 of FIG. 1.

도 2를 참조하면, 정전류원(Io)에 의해 다수의 안정점들(stability point)이 존재하게 되고, 각각의 안정점은 각 점선으로 구분되는 안정(stable) 영역을 동작으로 하게 된다. 즉, 클럭 신호(CLK)가 인에이블되면 입력 전압(Vin)이 SN 노드에 전달되고, 클럭 신호(CLK)를 오프하면 그 전압에 해당하는 안정점에서 양자화된다. 이에 따라, 계단 파형과 같은 입력-출력(Vin-Vout) 전압 특성을 얻을 수 있게 된다.Referring to FIG. 2, a plurality of stability points exist due to the constant current source Io, and each of the stability points operates a stable region divided by a dotted line. That is, when the clock signal CLK is enabled, the input voltage Vin is transmitted to the SN node. When the clock signal CLK is turned off, the input signal Vin is quantized at a stable point corresponding to the voltage. As a result, input-output (Vin-Vout) voltage characteristics such as staircase waveforms can be obtained.

이러한 SET와 MOS 트랜지스터를 결합한 양자화기 회로(200)는 메모리에 응용이 가능하다. 특히 별도의 리프레쉬 동작 없이도 다양한 레벨(Multiple level)의 전압을 저장하는 것이 가능하므로, 다치 스태틱 메모리(Multiple-valued Static memory)에 매우 효과적이다.The quantizer circuit 200 combining the SET and the MOS transistors can be applied to a memory. In particular, since it is possible to store voltages of various levels without a separate refresh operation, it is very effective for multiple-valued static memory.

도 3은 도 2의 양자화기 회로(200)를 응용한 DRAM 타입의 MV SRAM을 설명하는 회로 다이어그램이다.FIG. 3 is a circuit diagram illustrating a DRAM type MV SRAM to which the quantizer circuit 200 of FIG. 2 is applied.

도 3을 참조하면, MV SRAM 셀(300)은 SET와 저장 노드(SN) 사이에 연결되고 접지 전압에 게이팅되는 제1 트랜지스터(M1), 전원 전압(Vdd)과 저장 노드(SN) 사이에 연결되고 저장 노드(SN)에 그 게이트가 연결되는 제2 트랜지스터(M2), 비트라 인(BL)과 저장 노드(SN) 사이에 연결되고 제1 워드라인(WL)이 그 게이트에 연결되는 제3 트랜지스터(M3), 그리고 저장 노드(SN)와 접지 전압 사이에 연결되는 셀 커패시터(Cs)를 포함한다. 제1 및 제2 트랜지스터(M1, M2)는 디플리션 트랜지스터로 구성되고, 제3 트랜지스터(M3)는 엔모스 트랜지스터로 구성된다.Referring to FIG. 3, an MV SRAM cell 300 is connected between a SET and a storage node SN and is connected between a first transistor M1, a power supply voltage Vdd, and a storage node SN, which is gated to a ground voltage. And a second transistor M2 having a gate connected to the storage node SN, a bit line BL, and a storage node SN connected thereto, and a third word line WL connected to the gate thereof. Transistor M3 and a cell capacitor Cs connected between the storage node SN and the ground voltage. The first and second transistors M1 and M2 are composed of depletion transistors, and the third transistor M3 is composed of NMOS transistors.

도 4는 도 3의 MV SRAM의 기입/독출 동작을 위한 타이밍 다이어그램이다.4 is a timing diagram for a write / read operation of the MV SRAM of FIG. 3.

도 4를 참조하면, 기입 동작 시, 먼저 t0 시간에서 워드라인(WL)을 이네이블시킨다. 워드라인(WL) 인에이블 후에는 t1 시간에서 비트라인(BL)에 다치 로직 값(Multiple Logic Value)에 해당하는 전압을 인가한다. 셀 당 2 비트를 저장할 수 있는 실시예를 표현하여, 2 비트를 저장하기 위해서는 4 레벨의 다른 전압들을 비트라인(BL)에 인가하여 SN 노드에 저장이 되도록 한다. SN 노드에 해당 전압이 전달된 후에는 t2 시간에서 워드라인(WL)을 오프시키고, t3 시간에서 비트라인(BL)을 접지 전압으로 프리차아지한다. 이에 따라, SN 노드에 저장된 전압은 도 2의 양자화기(200) 동작의 안정점 원리에 따라 저장된 레벨이 리프레쉬 동작 없이 그대로 유지되게 된다.Referring to FIG. 4, in the write operation, the word line WL is first enabled at time t0. After the word line WL is enabled, a voltage corresponding to a multiple logic value is applied to the bit line BL at a time t1. Representing an embodiment capable of storing two bits per cell, in order to store two bits, different voltages of four levels are applied to the bit line BL to be stored in the SN node. After the corresponding voltage is transmitted to the SN node, the word line WL is turned off at time t2, and the bit line BL is precharged to the ground voltage at time t3. Accordingly, the voltage stored in the SN node is maintained as it is without the refresh operation according to the stable point principle of the operation of the quantizer 200 of FIG. 2.

독출 동작 시에는, t4 시간에서 워드라인(WL)을 인에이블하여 셀 커패시터(Cs)에 저장된 전하가 비트라인 기생 커패시터와 차아지 셰어링(charge sharing)한다. t5 시간에서 센스 앰프를 인에이블시켜 다치 레벨을 센싱한다.In a read operation, the word line WL is enabled at time t4 so that the charge stored in the cell capacitor Cs is charged sharing with the bit line parasitic capacitor. At t5 time, the sense amplifier is enabled to sense the multilevel level.

그런데, 이러한 MV SRAM 셀은 트랜지스터 4개와 커패시터 1개로 구성되어 칩 사이즈가 늘어나는 단점이 있다. 다치 메모리의 장점은 셀 당 저장 비트 수를 늘려서 메모리의 집적도를 향상시킨다는 장점이 있는 데 반하여, 이를 구현하기 위한 셀의 소자 수가 증가하여 MV SRAM의 장점을 충분히 살릴 수 없는 문제점을 지닌다.However, such an MV SRAM cell is composed of four transistors and one capacitor, which increases the chip size. The advantage of multi-value memory is that the memory density is increased by increasing the number of storage bits per cell, whereas the number of devices in the cell is increased to realize the advantage of MV SRAM.

본 발명의 목적은 비트라인 마다 정전류원을 공유하고 2개의 트랜지스터와 1개의 SET 소자, 그리고 1개의 커패시터로 구성되는 MV SRAM 셀을 제공하는 데 있다.It is an object of the present invention to provide a MV SRAM cell which comprises a constant current source per bit line and consists of two transistors, one SET element, and one capacitor.

상기 목적을 달성하기 위하여, 본 발명의 일면에 따른 다치(Multiple Value) 레벨을 저장하는 MV SRAM은 적어도 하나의 워드라인; 적어도 하나의 비트라인; 전원 전압이 그 소스에 연결되고 비트라인이 그 게이트와 그 드레인에 연결되는 제1 트랜지스터; 및 워드라인과 비트라인의 교차점에 연결되는 단위 셀을 구비한다. 단위 셀은 워드라인이 그 게이트에 연결되고, 비트라인이 그 드레인에 연결되는 제2 트랜지스터; 제2 트랜지스터의 드레인이 그 게이트에 연결되고, 접지 전압이 그 소스에 연결되는 SET 소자; 접지 전압이 그 게이트에 연결되고, 제2 트랜지스터의 드레인과 SET 소자의 드레인 사이에 연결되는 제3 트랜지스터; 및 제2 트랜지스터의 드레인과 접지 전압 사이에 연결되는 셀 커패시터를 포함한다.In order to achieve the above object, according to an aspect of the present invention, an MV SRAM storing a multiple value level includes at least one word line; At least one bit line; A first transistor having a supply voltage connected to its source and a bit line connected to its gate and its drain; And a unit cell connected to the intersection of the word line and the bit line. The unit cell may include a second transistor having a word line connected to its gate and a bit line connected to its drain; A SET element having a drain of the second transistor connected to its gate and a ground voltage connected to its source; A third transistor having a ground voltage connected to the gate thereof and connected between the drain of the second transistor and the drain of the SET element; And a cell capacitor connected between the drain of the second transistor and the ground voltage.

본 발명의 실시예들에 따라, SET 소자는 반도체 기판 상에 형성되는 소스와 드레인; 소스와 드레인 사이에 터널 정션을 형성하고, 소스와 드레인 사이에 위치하는 메탈 아일랜드; 및 메탈 아일랜드 상에 인접하게 위치하고 메탈 아일랜드를 통해 흐르는 전류를 제어하는 게이트를 포함한다.According to embodiments of the present invention, the SET device includes a source and a drain formed on the semiconductor substrate; A metal island forming a tunnel junction between the source and the drain and positioned between the source and the drain; And a gate positioned adjacent to the metal island and controlling the current flowing through the metal island.

본 발명의 실시예들에 따라, 제1 트랜지스터는 디플리션 엔모스 트랜지스터 이고, 제3 트랜지스터는 디플리션 엔모스 트랜지스터인 것이 바람직하다.According to embodiments of the present invention, it is preferable that the first transistor is a depletion NMOS transistor and the third transistor is a depletion NMOS transistor.

본 발명의 실시예들에 따라, MV SRAM은 워드라인을 인에이블시켜 단위셀에 저장된 데이터를 리프레쉬한다.According to embodiments of the present invention, the MV SRAM enables the word line to refresh the data stored in the unit cell.

본 발명의 실시예들에 따라, MV SRAM은 복수개의 워드라인들과 복수개의 비트라인들의 교차점에 연결되는 복수개의 단위 셀들을 더 구비하고, 단위 셀들을 리프레쉬하기 위하여, 소정의 리프레쉬 주기로 워드라인들을 순차적으로 인에이블시킨다.According to embodiments of the present invention, the MV SRAM further includes a plurality of unit cells connected to intersections of the plurality of word lines and the plurality of bit lines, and in order to refresh the unit cells, the word lines are arranged at predetermined refresh periods. Enable sequentially.

따라서, 본 발명의 MV SRAM에 의하면, 종래의 MV SRAM 셀 보다 트랜지스터 수를 1개 줄여, MV SRAM 소자의 집적도를 향상시킨다. 또한, MV SRAM은 워드라인 만을 인에이블하여 데이터를 재저장하기 때문에 적은 전류만으로 데이터를 재저장하는 것이 가능하므로, 저전력 응용에 적당하다.Therefore, according to the MV SRAM of the present invention, the number of transistors is reduced by one than the conventional MV SRAM cell, thereby improving the integration degree of the MV SRAM element. In addition, since the MV SRAM enables only the word line to restore the data, it is possible to restore the data with only a small current, which is suitable for low power applications.

본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 예시적인 실시예를 설명하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다. DETAILED DESCRIPTION In order to fully understand the present invention, the operational advantages of the present invention, and the objects achieved by the practice of the present invention, reference should be made to the accompanying drawings that describe exemplary embodiments of the present invention and the contents described in the accompanying drawings.

이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings. Like reference numerals in the drawings denote like elements.

도 5는 본 발명의 일실시예에 따른 MV SRAM 셀을 설명하는 회로 다이어그램이다.5 is a circuit diagram illustrating an MV SRAM cell in accordance with an embodiment of the present invention.

도 5를 참조하면, 안정점을 유지하기 위한 정전류원 기능의 제1 트랜지스터 (N1)가 비트라인(B/L)에 연결되어 다수의 셀들에 공유된다. 1개의 단위 셀(500)은 저장 노드(SN)를 비트라인(B/L)에 연결하기 위한 제2 트랜지스터(N2), SET 소자(N4), SET 소자(N4)의 드레인 전압을 10mV 내외로 유지시키기 위한 제3 트랜지스터(N3), 그리고 차아지를 저장하기 위한 커패시터(Cs) 만으로 구성된다.Referring to FIG. 5, a first transistor N1 having a constant current source function for maintaining a stable point is connected to a bit line B / L and shared by a plurality of cells. One unit cell 500 has a drain voltage of about 10 mV around the second transistor N2, the SET device N4, and the SET device N4 for connecting the storage node SN to the bit line B / L. It consists only of the third transistor N3 for holding and the capacitor Cs for storing the charge.

이러한 단위 셀의 제2 트랜지스터(N2)의 게이트는 워드라인(WL)에 연결되며 드레인 노드는 비트라인(BL)에 연결된다. 워드라인(WL)과 비트라인(BL)의 교차점에는 다수의 셀들이 연결된다. 비트라인(BL)에는 쿨롱 블락케이드 조건의 안정점을 유지하기 위한 제1 트랜지스터(N1)가 연결되어, 다수의 셀들에 공유되도록 한다. 본 실시예의 셀(500)은 도 3의 MV SRAM 셀(300) 보다 트랜지스터 수가 1개 적다. 따라서, 복수개의 셀들을 배열시키면 MV SRAM 소자의 집적도를 향상시킬 수 있다.The gate of the second transistor N2 of the unit cell is connected to the word line WL and the drain node is connected to the bit line BL. A plurality of cells are connected to the intersection of the word line WL and the bit line BL. A first transistor N1 is connected to the bit line BL to maintain a stable point of the coulomb blockade condition, so that it is shared by the plurality of cells. The cell 500 of this embodiment has one fewer transistor than the MV SRAM cell 300 of FIG. 3. Therefore, arranging a plurality of cells can improve the integration degree of the MV SRAM device.

도 6은 도 5의 MV SRAM 셀의 리프레쉬 방법을 설명하는 도면이다.FIG. 6 is a diagram illustrating a refresh method of the MV SRAM cell of FIG. 5.

도 6을 참조하면, 워드라인(WL)이 오프되면, 셀 커패시터(Cs)에 저장된 차아지가 트랜지스터의 정션 누설 전류 또는 서브쓰레쉬홀드(subthreshold) 전류에 의해 감소하게 되고, 이로 인해 셀 커패시터(Cs)에 저장된 레벨이 시간이 지날수록 감소하게 된다. 차아지 손실(charge loss)에 의한 데이터 손실 전에, 워드라인(WL)을 인에이블시켜 제1 트랜지스터(N1)에서 공급되는 전류에 의한 리프레쉬가 필요하게 된다.Referring to FIG. 6, when the word line WL is turned off, the charge stored in the cell capacitor Cs is reduced by the junction leakage current or the subthreshold current of the transistor. The level stored in Cs) decreases over time. Before the data loss due to the charge loss, the word line WL is enabled to refresh by the current supplied from the first transistor N1.

각 다치 레벨(Multiple valued level) 차이가 250mV 라고 가정하고, 제1 트랜지스터(N1)에서 공급되는 전류 량이 100pA 라고 가정하자. 기입 동작시, SN 노드에 저장된 전압이 1V라고 가정하자. 워드라인(WL) 오프 상태에서 100mv 정도의 전 압 손실이 발생하면, 워드라인(WL)을 다시 인에이블시킨다.Assume that the difference between each multiple value level is 250 mV, and that the amount of current supplied from the first transistor N1 is 100 pA. Assume that the voltage stored at the SN node is 1V during the write operation. If a voltage loss of about 100 mv occurs in the word line WL off state, the word line WL is enabled again.

이렇게 하면, 제1 트랜지스터(N1)에서 공급되는 100pA의 전류에 의해 다시 1V 레벨로 회복된다. SN 노드가 1V로 회복 완료되면, 워드라인(WL)을 오프하여 해당 전압을 저장하도록 한다. 이러한 방법으로 셀 커패시터(Cs)에 저장된 데이터가 손실되기 전에, 워드라인(Wl)을 순차적으로 인에이블하여 모든 셀에 저장된 데이터를 유지하도록 한다.In this case, the voltage is restored to the 1 V level by the 100 pA current supplied from the first transistor N1. When the SN node is restored to 1V, the word line WL is turned off to store the corresponding voltage. In this manner, before the data stored in the cell capacitor Cs is lost, the word line W1 is sequentially enabled to maintain the data stored in all the cells.

본 발명에서 제안한 MV SRAM의 리프레쉬 방법은 DRAM에서 사용하고 있는 리프레쉬 방법과 유사하다. 그러나, DRAM에서는 워드라인을 인에이블한 후, 센스 앰프를 동작시켜 데이터를 재저장하지만, 본 발명의 MV SRAM에서는 워드라인 만을 인에이블하여 데이터를 재저장한다는 면에서 차이가 있다.The refresh method of the MV SRAM proposed by the present invention is similar to the refresh method used in DRAM. However, in DRAM, after the word line is enabled, the sense amplifier is operated to restore the data. However, in the MV SRAM of the present invention, only the word line is enabled to restore the data.

그리고, DRAM에서 데이터 리프레쉬를 위해 사용하는 전류가 매우 크지만, 본 발명에서 제안한 방법은 적은 전류만으로 데이터를 재저장하는 것이 가능하므로, 저전력 응용에 적당하다.In addition, although the current used for data refresh in DRAM is very large, the method proposed in the present invention is suitable for low power applications because it is possible to restore data with only a small current.

도 7은 본 발명에 따른 MV SRAM 셀 어레이를 설명하는 도면이다.7 is a diagram illustrating an MV SRAM cell array according to the present invention.

도 7을 참조하면, 워드라인(WL)과 비트라인(BL)의 교차 점들에 MV SRAM 셀들이 배열되고, 각 비트라인(BL)에는 정전류원 기능의 전류 소스 트랜지스터들(N1)이 연결된다.Referring to FIG. 7, MV SRAM cells are arranged at intersections of a word line WL and a bit line BL, and current source transistors N1 having a constant current source function are connected to each bit line BL.

도 8은 도 7의 MV SRAM 셀 어레이의 리프레쉬 방법을 설명하는 도면이다.FIG. 8 is a diagram illustrating a refresh method of the MV SRAM cell array of FIG. 7.

도 8을 참조하면, 각 워드라인들(WL<0>, WL<1>, WL<3>)은 리프레쉬 주기(tref) 마다 순차적으로 인에이블된다. 리프레쉬 주기(tref)는 셀 커패시터(Cs)에 저장된 데이터가 손실되지 않도록 설정되는 것이 바람직하다. 이에 따라, 셀 커패시터(Cs)에 저장된 전압이 유지된다.Referring to FIG. 8, each of the word lines WL <0>, WL <1>, and WL <3> is sequentially enabled at each refresh period tref. The refresh period tref is preferably set such that data stored in the cell capacitor Cs is not lost. Accordingly, the voltage stored in the cell capacitor Cs is maintained.

본 발명은 도면에 도시된 일 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.Although the present invention has been described with reference to one embodiment shown in the drawings, this is merely exemplary, and those skilled in the art will understand that various modifications and equivalent other embodiments are possible therefrom. Therefore, the true technical protection scope of the present invention will be defined by the technical spirit of the appended claims.

상술한 본 발명의 MV SRAM에 의하면, 종래의 MV SRAM 셀 보다 트랜지스터 수를 1개 줄여, MV SRAM 소자의 집적도를 향상시킨다. 또한, MV SRAM은 워드라인 만을 인에이블하여 데이터를 재저장하기 때문에 적은 전류만으로 데이터를 재저장하는 것이 가능하므로, 저전력 응용에 적당하다.According to the MV SRAM of the present invention described above, the number of transistors is reduced by one than the conventional MV SRAM cell, and the integration degree of the MV SRAM element is improved. In addition, since the MV SRAM enables only the word line to restore the data, it is possible to restore the data with only a small current, which is suitable for low power applications.

Claims (6)

다치(Multiple Value) 레벨을 저장하는 MV SRAM에 있어서,For MV SRAMs that store multiple value levels, 적어도 하나의 워드라인;At least one wordline; 적어도 하나의 비트라인;At least one bit line; 전원 전압이 소스에 연결되고 상기 비트라인이 게이트와 드레인에 연결되는 제1 트랜지스터; 및A first transistor having a power supply voltage connected to a source and the bit line connected to a gate and a drain; And 상기 워드라인과 상기 비트라인의 교차점에 연결되는 단위 셀을 구비하고,A unit cell connected to an intersection of the word line and the bit line, 상기 단위 셀은The unit cell is 상기 워드라인이 게이트에 연결되고, 상기 비트라인이 드레인에 연결되는 제2 트랜지스터;A second transistor having the word line connected to a gate and the bit line connected to a drain; 상기 제2 트랜지스터의 드레인이 게이트에 연결되고, 접지 전압이 소스에 연결되는 SET 소자;A SET device having a drain of the second transistor connected to a gate and a ground voltage connected to a source; 상기 접지 전압이 게이트에 연결되고, 상기 제2 트랜지스터의 드레인과 상기 SET 소자의 드레인 사이에 연결되는 제3 트랜지스터; 및A third transistor connected with the ground voltage to a gate and connected between the drain of the second transistor and the drain of the SET device; And 상기 제2 트랜지스터의 드레인과 상기 접지 전압 사이에 연결되는 셀 커패시터를 구비하는 것을 특징으로 하는 MV SRAM.And a cell capacitor connected between the drain of the second transistor and the ground voltage. 제1항에 있어서, 상기 SET 소자는The method of claim 1, wherein the SET device is 반도체 기판 상에 형성되는 상기 소스와 상기 드레인;The source and the drain formed on the semiconductor substrate; 상기 소스와 상기 드레인 사이에 터널 정션을 형성하고, 상기 소스와 상기 드레인 사이에 위치하는 메탈 아일랜드; 및A metal island forming a tunnel junction between the source and the drain and positioned between the source and the drain; And 상기 메탈 아일랜드 상에 인접하게 위치하고 상기 메탈 아일랜드를 통해 흐르는 전류를 제어하는 상기 게이트를 구비하는 것을 특징으로 하는 MV SRAM.And said gate positioned adjacent to said metal island and controlling a current flowing through said metal island. 제1항에 있어서, 상기 제1 트랜지스터는The method of claim 1, wherein the first transistor 디플리션 엔모스 트랜지스터인 것을 특징으로 하는 MV SRAM.MV SRAM, characterized in that it is a depletion NMOS transistor. 제1항에 있어서, 상기 제3 트랜지스터는The method of claim 1, wherein the third transistor 디플리션 엔모스 트랜지스터인 것을 특징으로 하는 MV SRAM.MV SRAM, characterized in that it is a depletion NMOS transistor. 제1항에 있어서, 상기 MV SRAM은The method of claim 1, wherein the MV SRAM is 상기 워드라인을 인에이블시켜 상기 단위 셀에 저장된 데이터를 리프레쉬하는 것을 특징으로 하는 MV SRAM.MV SRAM by enabling the word line to refresh the data stored in the unit cell. 제1항에 있어서, 상기 MV SRAM은The method of claim 1, wherein the MV SRAM is 복수개의 상기 워드라인들과 복수개의 상기 비트라인들의 교차점에 연결되는 복수개의 상기 단위 셀들을 더 구비하고,A plurality of the unit cells connected to intersections of the plurality of word lines and the plurality of bit lines; 상기 단위 셀들을 리프레쉬하기 위하여, 소정의 리프레쉬 주기로 상기 워드라인들을 순차적으로 인에이블시키는 것을 특징으로 하는 MV SRAM.MV SRAM, characterized in that to enable the word lines sequentially in a predetermined refresh period to refresh the unit cells.
KR1020050084298A 2005-09-09 2005-09-09 Mutiple valued SRAM KR100714823B1 (en)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020050084298A KR100714823B1 (en) 2005-09-09 2005-09-09 Mutiple valued SRAM
PCT/KR2006/003610 WO2007029992A1 (en) 2005-09-09 2006-09-11 Multiple-valued dram
PCT/KR2006/003609 WO2007029991A1 (en) 2005-09-09 2006-09-11 Multiple-valued sram

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020050084298A KR100714823B1 (en) 2005-09-09 2005-09-09 Mutiple valued SRAM

Publications (2)

Publication Number Publication Date
KR20070029862A KR20070029862A (en) 2007-03-15
KR100714823B1 true KR100714823B1 (en) 2007-05-07

Family

ID=37836067

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020050084298A KR100714823B1 (en) 2005-09-09 2005-09-09 Mutiple valued SRAM

Country Status (2)

Country Link
KR (1) KR100714823B1 (en)
WO (2) WO2007029992A1 (en)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100844947B1 (en) 2007-01-16 2008-07-09 주식회사 엑셀반도체 Multiple valued dynamic random access memory cell and thereof array using single electron transistor
KR100844946B1 (en) 2007-01-16 2008-07-09 주식회사 엑셀반도체 Multiple valued dynamic random access memory cell and thereof array using single electron transistor

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101596034B1 (en) * 2008-12-18 2016-02-19 충북대학교 산학협력단 SET ULG Circuit and Method for controlling Single Electron Transistor Drain Voltage
KR101748726B1 (en) 2015-07-01 2017-06-19 엘에스산전 주식회사 Constant voltage supplying circuit for circuit breaker

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0830250A (en) * 1994-07-20 1996-02-02 Fujitsu Ltd Document processor

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR0141494B1 (en) * 1988-01-28 1998-07-15 미다 가쓰시게 High speed sensor system using a level shift circuit
US5677637A (en) * 1992-03-25 1997-10-14 Hitachi, Ltd. Logic device using single electron coulomb blockade techniques
JP3179943B2 (en) * 1993-07-12 2001-06-25 株式会社東芝 Semiconductor storage device
US5640350A (en) * 1996-05-01 1997-06-17 Iga; Adam Sempa Multi-bit dynamic random access memory cell storage
US5889697A (en) * 1997-10-08 1999-03-30 Advanced Micro Devices Memory cell for storing at least three logic states
JP3415502B2 (en) * 1999-07-30 2003-06-09 Ｎｅｃエレクトロニクス株式会社 Semiconductor storage device
US6282115B1 (en) * 1999-12-22 2001-08-28 International Business Machines Corporation Multi-level DRAM trench store utilizing two capacitors and two plates
US6538923B1 (en) * 2001-02-26 2003-03-25 Advanced Micro Devices, Inc. Staircase program verify for multi-level cell flash memory designs

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0830250A (en) * 1994-07-20 1996-02-02 Fujitsu Ltd Document processor

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
국내 공개특허공보 제1996-30250호

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100844947B1 (en) 2007-01-16 2008-07-09 주식회사 엑셀반도체 Multiple valued dynamic random access memory cell and thereof array using single electron transistor
KR100844946B1 (en) 2007-01-16 2008-07-09 주식회사 엑셀반도체 Multiple valued dynamic random access memory cell and thereof array using single electron transistor

Also Published As

Publication number Publication date
WO2007029992A1 (en) 2007-03-15
WO2007029991A1 (en) 2007-03-15
KR20070029862A (en) 2007-03-15

Similar Documents

Publication Publication Date Title
US8014221B2 (en) Memory devices including floating body transistor capacitorless memory cells and related methods
US9633708B2 (en) Semiconductor storage device using STT-MRAM
EP1475805A2 (en) Semiconductor memory device
US20100165704A1 (en) Circuit and Method for a High Speed Memory Cell
US8059451B2 (en) Multiple valued dynamic random access memory cell and thereof array using single electron transistor
TWI543157B (en) Static randoom access memory and method thereof
JPH10334656A (en) Multi-transistor dynamic random access memory array architecture for simultaneous refresh of a plurality memory cells during data reading operation
US6788571B2 (en) Thin film magnetic memory device having an access element shared by a plurality of memory cells
JP2005108341A (en) Semiconductor storage device
JP5321855B2 (en) Semiconductor memory device
JP2007042172A (en) Semiconductor memory apparatus
JP2008257833A (en) Sense amplification circuit and sense amplification method
US6853579B1 (en) Non-refresh four-transistor memory cell
US8031512B2 (en) Multiple-valued DRAM
KR100512545B1 (en) Semiconductor memory device having memory cells requiring no refresh operations
KR100380825B1 (en) Static ram having word line bias circuitry shared by all the memory cells provided therein
KR100714823B1 (en) Mutiple valued SRAM
US6570799B1 (en) Precharge and reference voltage technique for dynamic random access memories
US6310795B1 (en) Semiconductor memory device with data retention characteristic of improved stability
US6316812B1 (en) Static semiconductor memory device with expanded operating voltage range
WO2006083085A1 (en) Memory cell employing single electron transistor and memory device using the same
US20190311766A1 (en) Semiconductor device
JPH08180684A (en) Semiconductor integrated circuit device
WO2024222616A1 (en) Dram cell circuit and writing method therefor, and dram array circuit
US11049550B1 (en) Multi-bit current sense amplifier with pipeline current sampling of resistive memory array structure and sensing method thereof

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
N231 Notification of change of applicant
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20130411

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20140414

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20160422

Year of fee payment: 10

FPAY Annual fee payment

Payment date: 20180129

Year of fee payment: 11

R401 Registration of restoration