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KR100700284B1 - 반도체소자의 트랜치 소자분리막 형성방법 - Google Patents

반도체소자의 트랜치 소자분리막 형성방법 Download PDF

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KR100700284B1
KR100700284B1 KR1020050131500A KR20050131500A KR100700284B1 KR 100700284 B1 KR100700284 B1 KR 100700284B1 KR 1020050131500 A KR1020050131500 A KR 1020050131500A KR 20050131500 A KR20050131500 A KR 20050131500A KR 100700284 B1 KR100700284 B1 KR 100700284B1
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Abstract

본 발명의 반도체소자의 트랜치 소자분리막 형성방법은, 하드마스크막패턴을 이용한 식각으로 반도체기판의 소자분리영역에 소자분리용 트랜치를 형성하는 단계와, 소자분리용 트랜치를 갖는 반도체기판 위에 측벽산화막 및 라이너질화막을 순차적으로 형성하는 단계와, 라이너질화막 위에 매립절연막을 형성하여 소자분리용 트랜치가 매립되도록 하는 단계와, 매립절연막에 대한 평탄화를 수행하여 하드마스크막패턴이 노출되도록 하는 단계와, 평탄화에 의해 하드마스크막패턴이 노출된 결과물에 대해 건식산화를 수행하는 단계와, 그리고 하드마스크막패턴을 제거하는 단계를 포함한다. 이와 같은 본 발명에 따르면, 트랜치 소자분리막의 모트영역에 인접한 부분에서 노출되는 반도체기판의 상부 모서리가 둥근 프로파일을 갖도록 할 수 있다.
트랜치 소자분리막, 상부 모서리, 전계집중, 험프, 산소 건식산화

Description

반도체소자의 트랜치 소자분리막 형성방법{Method of fabricating the trench isolation layer in semiconductor device}
도 1은 라이너질화막을 채용한 트랜치 소자분리막을 나타내 보인 단면도이다.
도 2 내지 도 5는 본 발명에 따른 반도체소자의 트랜치 소자분리막 형성방법을 설명하기 위하여 나타내 보인 단면도들이다.
본 발명은 반도체소자의 소자분리막 형성방법에 관한 것으로서, 특히 모트에 의해 노출되는 기판의 상부 모서리가 둥근 프로파일이 되도록 하는 반도체소자의 트랜치 소자분리막 형성방법에 관한 것이다.
최근 반도체소자의 고집적화 경향에 따라 소자간의 분리거리가 매우 짧아짐으로써, 기존의 전통적인 로코스(LOCOS; LOCal Oxidation of Silicon) 소자분리방법은 한계를 나타내고 있다. 따라서 반도체기판에 트랜치를 형성하고, 이 트랜치를 실리콘산화물과 같은 절연물로 매립함으로써 소자간 분리를 실현하는 트랜치 소자분리막이 널리 사용되고 있다. 이와 같은 트랜치 소자분리막의 구조에는 여러 가지 가 있으나, 가장 널리 사용되는 구조로서 소자의 성능향상을 유발하는 라이너질화막을 채용한 구조가 있다.
도 1은 이와 같은 라이너질화막을 채용한 트랜치 소자분리막을 나타낸 단면도이다.
도 1을 참조하여 라이너질화막을 채용한 트랜치 소자분리막을 형성하는 방법을 설명하면, 먼저 반도체기판(100)상에 패드산화막 및 패드질화막(미도시)을 형성하고 트랜치(102) 형성영역에 해당하는 부위의 패드산화막 및 패드질화막(미도시)을 식각으로 제거한 후, 이 패드산화막 및 패드질화막(미도시)를 마스크로 이용한 식각으로 반도체기판(100)을 일정깊이로 제거하여 트랜치(102)를 형성한다. 다음에 측벽산화막(120) 및 라이너질화막(130)을 순차적으로 형성한다. 그리고 트랜치(102)가 매립되도록 매립절연막을 형성한다. 다음에 통상의 방법을 사용하여 패드질화막 및 패드산화막을 제거하면 트랜치 소자분리막(140)이 완성된다.
이와 같은 트랜치 소자분리막에 있어서, 라이너질화막(130)은 후속공정, 예컨대 매립절연막 형성공정에서 반도체기판(100)이 산화되는 것을 방지하는데 큰 효과가 있다. 그러나 라이너질화막(130)은 후속공정인 패드질화막을 제거할 때에 상부 일부가 함께 제거되는 모트(moat) 현상을 유발한다. 모트 현상이 발생하게 되면, 모트(moat)와 인접한 영역에서 반도체기판(100)의 상부 모서리 부분이 날카로운 곡률을 가지면서 노출된다. 반도체기판(100)의 각진 프로파일의 상부 모서리가 노출됨에 따라, 여기에 전계집중(electric field crowding)이 발생되고, 이로 인하여 누설전류에 의한 험프(hump)현상이 나타난다. 더욱이 후속의 컨택형성을 위한 식각시 컨택스파이크(contact spike) 발생이나 게이트절연막 두께감소 등의 원인에 의해 전류테스트(IDDQ; quiescent powersupply current monitoring)에서 불량으로 나오는 등의 문제들이 발생된다.
본 발명이 이루고자 하는 기술적 과제는, 모트에 의해 노출되는 반도체기판의 상부 모서리 프로파일을 둥글게 하여 소자특성의 열화가 억제되도록 하는 트랜치 소자분리막 형성방법을 제공하는 것이다.
상기 기술적 과제를 달성하기 위하여, 본 발명에 따른 반도체소자의 트랜치 소자분리막 형성방법은, 하드마스크막패턴을 이용한 식각으로 반도체기판의 소자분리영역에 소자분리용 트랜치를 형성하는 단계, 상기 소자분리용 트랜치내에 측벽산화막을 형성하는 단계, 상기 측벽산화막이 형성된 트랜치와 상기 반도체 기판 위에 라이너질화막을 형성하는 단계, 상기 라이너질화막 위에 매립절연막을 형성하여 상기 소자분리용 트랜치가 매립되도록 하는 단계, 상기 매립절연막에 대한 평탄화를 수행하여 상기 하드마스크막패턴이 노출되도록 하는 단계, 상기 평탄화에 의해 하드마스크막패턴이 노출된 결과물에 대해 건식산화를 수행하는 단계 및 상기 하드마스크막패턴을 제거하는 단계를 포함한다.
상기 하드마스크막패턴은 패드산화막 및 패드질화막이 순차적으로 적층된 구조를 갖는 것이 바람직하다.
상기 건식산화는 산소 가스를 이용하여 수행할 수 있다.
상기 매립절연막은 도핑되지 않은 실리콘 글라스(NSG) 산화막으로 형성할 수 있다.
이하 첨부 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 그러나, 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예들로 인해 한정되어지는 것으로 해석되어져서는 안된다.
도 2 내지 도 5는 본 발명에 따른 반도체소자의 트랜치 소자분리막 형성방법을 설명하기 위하여 나타내 보인 단면도들이다.
먼저 도 2를 참조하면, 활성영역(300)을 한정하는 소자분리영역(200)을 갖는 반도체기판(400) 위에 패드산화막(미도시) 및 패드질화막(미도시)을 순차적으로 적층한다. 다음에 패드질화막 위에 포토레지스트막패턴(미도시)을 형성한다. 이 포토레지스트막패턴은 소자분리영역(200)에 대응되는 패드질화막 표면을 노출시킨다. 다음에 포토레지스트막패턴을 식각마스크로 한 식각으로 패드질화막 및 패드산화막의 노출부분을 순차적으로 제거하여, 반도체기판(400)의 소자분리영역(200)을 노출시키는 패드산화막패턴(411) 및 패드질화막패턴(412)을 형성한다. 패드산화막패턴(411) 및 패드질화막패턴(412)은 소자분리용 트랜치 형성을 위한 식각시 하드마스크막패턴(410)으로 작용한다.
다음에 도 3을 참조하면, 하드마스크막패턴(410) 형성을 위한 포토레지스트막패턴을 통상의 방법을 사용하여 제거한다. 그리고 하드마스크막패턴(410)을 식각 마스크로 한 식각으로 반도체기판(400)을 일정 깊이로 식각하여 소자분리용 트랜치(402)를 형성한다. 경우에 따라서 포토레지스트막패턴의 제거는 소자분리용 트랜치(402) 형성 후에 이루어질 수도 있다. 다음에 트랜치(402) 측벽에 측벽산화막(420)을 형성하고, 측벽산화막(420)이 형성된 결과물 전면에 라이너질화막(430)을 형성한다. 다음에 트랜치(402)가 매립되도록 전면에 매립절연막(440)을 형성한다. 이 매립절연막(440)은 도핑되지 않은 실리콘 글라스(NSG: Non-doped Silicon Glass) 산화막으로 형성할 수 있다.
다음에 도 4를 참조하면, 패드질화막패턴(412) 표면이 노출되도록 매립절연막(440)에 대한 평탄화를 수행한다. 이 평탄화는 고선택비 슬러리(HSS; High Selectivity Slurry)를 이용한 화학적기계적폴리싱(CMP; Chemical Mechanical Polishing)방법을 사용하여 수행할 수 있다. 다음에, 도면에서 화살표로 나타낸 바와 같이, 전면에 산소(O2)가스를 이용한 건식산화(dry oxidation)를 수행한다. 이 건식산화에 의해 반도체기판(400)의 상부 모서리의 일부는 산화된다.
다음에 도 5를 참조하면, 인산(H3PO4)용액과 같은 세정액을 이용하여 패드질화막패턴(412)을 제거하고, 이어서 불화수소(HF)용액과 같은 세정액을 이용하여 패드산화막패턴(411)을 제거한다. 패드산화막패턴(411) 제거시, 건식산화에 의해 산화되었던 반도체기판(400)의 상부 모서리도 일부 제거되는데, 상기 건식산화에 의해 반도체기판(400)의 상부 모서리의 일부는 산화됨에 따라 모트(moat) 부분("A" 참조)에 의해 노출되는 반도체기판(400)의 상부 모서리("C" 참조)는 둥근 프로파일 을 갖게 된다. 따라서 이 곳에서의 전계집중현상이 완화되어 소자의 특성열화가 억제된다. 더욱이 후속의 컨택 형성시 층간절연막과 측벽산화막(420) 및 라이너질화막(430) 사이의 식각선택비가 충분하므로 컨택스파이크(contact spike) 현상의 발생이나 게이트절연막 두께감소 등도 또한 억제된다. 따라서 전류테스트(IDDQ; quiescent powersupply current monitoring)에서 불량으로 나오는 등의 감소하게 된다.
지금까지 설명한 바와 같이, 본 발명에 따른 반도체소자의 트랜치 소자분리막 형성방법에 따르면, 매립절연막에 대한 평탄화를 수행한 후 산소 건식산화공정을 수행함으로써, 트랜치 소자분리막의 모트부분에 인접하여 노출되는 반도체기판의 상부 모서리가 둥근 프로파일을 갖도록 할 수 있으며, 이에 따라 전계집중현상을 완화하여 소자의 특성열화를 억제할 수 있다는 이점이 제공된다.
이상 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않으며, 본 발명의 기술적 사상 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러 가지 변형이 가능함은 당연하다.

Claims (4)

  1. 하드마스크막패턴을 이용한 식각으로 반도체기판의 소자분리영역에 소자분리용 트랜치를 형성하는 단계,
    상기 소자분리용 트랜치내에 측벽산화막을 형성하는 단계,
    상기 측벽산화막이 형성된 트랜치와 상기 반도체 기판 위에 라이너질화막을 형성하는 단계,
    상기 라이너질화막 위에 매립절연막을 형성하여 상기 소자분리용 트랜치가 매립되도록 하는 단계,
    상기 매립절연막에 대한 평탄화를 수행하여 상기 하드마스크막패턴이 노출되도록 하는 단계,
    상기 평탄화에 의해 하드마스크막패턴이 노출된 결과물에 대해 산소 가스를 이용하여 건식산화를 수행하는 단계 및
    상기 하드마스크막패턴을 제거하는 단계를 포함하는 반도체소자의 트랜치 소자분리막 형성방법.
  2. 제1항에서,
    상기 하드마스크막패턴은 패드산화막 및 패드질화막이 순차적으로 적층된 구조를 갖는 반도체소자의 트랜치 소자분리막 형성방법.
  3. 삭제
  4. 제1항에서,
    상기 매립절연막은 도핑되지 않은 실리콘 글라스(NSG) 산화막으로 형성하는 반도체소자의 트랜치 소자분리막 형성방법.
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