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KR100700268B1 - 씨모스 이미지 센서 및 그 제조방법 - Google Patents

씨모스 이미지 센서 및 그 제조방법 Download PDF

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Abstract

본 발명은 리셋트랜지스터를 오프시킬 때 발생되는 센싱영역의 포텐셜변화로 인한 리셋노이즈를 억제할 수 있는 CMOS 이미지 센서 및 그 제조방법을 제공한다. 센싱영역 및 전원전압과 각각 접속되어, 온되는 경우 상기 센싱영역에 저장된 전자를 상기 전원전압으로 배출시키는 리셋트랜지스터를 포함하는 CMOS 이미지 센서에 있어서, 상기 센싱영역을 둘러싸면서 상기 리셋트랜지스터의 채널영역의 일부에 연장되어 기판내에 형성된 불순물층을 포함하는 것을 특징으로 하는 CMOS 이미지 센서가 제공된다.
CMOS 이미지 센서, 리셋트랜지스터, 센싱영역, 포텐셜, 리셋노이즈

Description

씨모스 이미지 센서 및 그 제조방법{CMOS IMAGE SENSOR AND METHOD OF MANUFACTURING THE SAME}
도 1은 일반적인 CMOS 이미지 센서의 단위화소 회로도.
도 2는 종래의 CMOS 이미지센서의 리셋트랜지스터의 단면도.
도 3은 도 2의 리셋트랜지스터의 온/오프 동작에 따른 포텐셜을 나타낸 도면.
도 4는 본 발명의 실시예에 따른 CMOS 이미지센서의 리셋트랜지스터의 단면도.
도 5는 도 4의 리셋트랜지스터의 온 동작에 따른 포텐셜을 나타낸 도면.
도 6은 도 4의 리셋트랜지스터의 오프 동작에 따른 포텐셜을 나타낸 도면.
※ 도면의 주요부분에 대한 부호의 설명
40 : 반도체 기판 41 : 필드산화막
42 : 불순물층 43 : 게이트 절연막
44 : 게이트 45 : 스페이서
46 : 드레인 47 : 소오스
48 : 채널영역 SR : 센싱영역
VDD : 전원전압
본 발명은 CMOS 이미지 센서(complementary metal oxide semiconductor image sensor) 기술에 관한 것으로, 특히 리셋 노이즈를 억제할 수 있는 CMOS 이미지 센서 및 그 제조방법에 관한 것이다.
CMOS 이미지 센서는 TV나 비디오(Video) 등을 주축으로 한 기존 이미지센서 시장에서의 성장뿐만 아니라 컴퓨터(Computer) 산업과 통신산업 등의 발달에 따른 디지털 스틸 카메라(Digital Still Camera), PC 카메라, 디지털 캠코더(Camcoder), PCS 시장의 성장에 비례하여 수요의 증대가 기대되며, 또한, 비디오 게임(Video Game) 기기, 경비용 카메라(Security Camera), 의료용 마이크로 카메라(Micro Camera), HDTV 등의 분야에서도 수요증가가 예상되고 있다.
도 1은 상기한 CMOS 이미지 센서의 단위화소(pixel) 회로도로서, 도 1에 도시된 바와 같이, 단위화소는 1개의 포토다이오드(PD)와 4개의 MOS 트랜지스터로 구성되어 있다. 또한, 4개의 트랜지스터는 트랜스퍼트랜지스터(Tx), 리셋트랜지스터(Rx), 드라이브트랜지스터(MD), 및 셀렉트트랜지스터(Sx)로 이루어져 있고, 센싱영역(SR)인 플로팅확산영역에는 캐패시턴스(Cfd)가 존재하며, 단위화 소 외부에는 출력신호를 읽을 수 있도록 로드 트랜지스터가 형성되어 있다.
여기서, 리셋트랜지스터(Rx)는 센싱영역(SR) 및 전원전압(VDD)과 각각 접속되어, 온(ON)되는 경우에는 센싱영역(SR)에 저장되어 있는 전자를 전원전압(VDD)으로 배출시키고, 오프(OFF)되는 경우에는 리셋트랜지스터(Rx)의 게이트 하부의 채널영역에 있는 전자가 순간적으로 센싱영역(SR)과 전원전압(VDD) 중 한쪽으로 이동한다.
도 2 및 도 3은 이러한 리셋트랜지스터(Rx)의 동작을 설명하기 위한 도면으로서, 도 2는 리셋트랜지스터(Rx)의 단면도이고, 도 3은 리셋트랜지스터(Rx)의 온/오프(ON/OFF) 동작에 따른 포텐셜을 나타낸 도면이다.
도 2에 도시된 바와 같이, 리셋트랜지스터(Rx)는 필드산화막(2)에 의해 액티브 영역이 정의된 반도체 기판(1) 상에 형성된 게이트(4)와, 게이트(4) 양측의 기판(1) 내에 형성되고 센싱영역(SR) 및 전원전압(VDD)으로서의 드레인 및 소오스(6, 7)로 구성되어 있다. 또한, 게이트(4)와 기판(1) 사이에는 게이트 절연막(3)이 개재되며, 게이트(4)의 양측에는 스페이서(5)가 형성되어 있다.
이때, 리셋트랜지스터(Rx)를 오프시키게 되면, 도 2 및 도 3에 도시된 바와 같이, 게이트(4) 하부의 채널영역(8)의 전자가 센싱영역(SR) 및 전원전압(VDD) 중 한쪽으로 이동하게 되는데, 예컨대 전자가 전원전압(VDD)으로 이동하는 경우 전원전압(VDD)의 포텐셜은 변화가 없는 반면, 전자가 센싱영역(SR)으로 이동하는 경우 센싱영역(SR)의 포텐셜은 낮아지게 된다.
그러나, 리셋트랜지스터(Rx)의 게이트(4) 하부의 전자가 항상 일정한 양만큼 센싱영역(SR)으로 이동하는 것은 아니기 때문에, 센싱영역(SR)을 리셋시킬때마다 센싱영역의 포텐셜(potential)이 달라지는 문제가 발생하며, 이러한 포텐셜 변동은 리셋 노이즈를 발생시키는 원인으로 작용하게 된다.
또한, 이러한 이미지 센서는 용도에 따라 그 수를 달리하여 하나 이상의 단위화소로 이루어지기 때문에 각각의 단위화소에서 발생하는 리셋노이즈가 모여지게 되면, 결국 이미지 센서의 특성을 열화시키는 문제를 일으키게 된다.
본 발명은 상술한 종래의 문제점을 해결하기 위한 것으로서, 본 발명의 목적은 리셋트랜지스터를 오프시킬 때 발생되는 센싱영역의 포텐셜변화로 인한 리셋노이즈를 억제할 수 있는 CMOS 이미지 센서를 제공하는 것이다.
또한, 본 발명의 다른 목적은 상기한 CMOS 이미지 센서의 제조방법을 제공하는 것이다.
상기 본 발명의 목적을 달성하기 위한 본 발명의 일 측면에 따르면, 센싱영역 및 전원전압과 각각 접속되어, 온되는 경우 상기 센싱영역에 저장된 전자를 상기 전원전압으로 배출시키는 리셋트랜지스터를 포함하는 CMOS 이미지 센서에 있어서, 상기 센싱영역을 둘러싸면서 상기 리셋트랜지스터의 채널영역의 일부에 연장되어 기판내에 형성된 불순물층을 포함하는 것을 특징으로 하는 CMOS 이미지 센서가 제공된다.
또한, 본 발명의 다른 측면에 따르면, 반도체 기판; 상기 기판 상에 형성되고 리셋트랜지스터의 액티브 영역을 정의하는 필드산화막; 상기 액티브 영역의 상기 기판 상에 형성된 게이트 절연막; 상기 게이트 절연막 상에 형성된 게이트; 상기 게이트 측벽에 형성된 스페이서; 상기 게이트 양측의 상기 기판에 형성되고 상기 기판과 반대 도전형을 갖는 센싱영역 및 전원전압으로서의 드레인 및 소오스; 상기 게이트 하부에 형성되는 채널영역; 및 상기 센싱영역을 둘러싸면서 상기 채널영역의 일부와 오버랩하도록 상기 기판 내에 형성되며, 상기 기판과 동일한 도전형을 갖는 불순물층을 포함하는 것을 특징으로 하는 CMOS 이미지 센서가 제공된다.
또한, 본 발명의 또 다른 측면에 따르면, 제1 도전형 반도체 기판 상에 필드산화막을 형성하여 리셋트랜지스터의 액티브 영역을 정의하는 단계; 상기 액티브 영역의 일부로 제1 도전형 불순물 이온을 주입하여 상기 기판 내에 제1 도전형 불순물층을 형성하는 단계; 상기 액티브 영역 상에 게이트 절연막 및 게이트를 형성하는 단계; 상기 게이트 양측의 기판에 제2 도전형 LDD 영역을 형성하는 단계; 상기 게이트 측벽에 스페이서를 형성하는 단계; 및 상기 스페이서 양측의 상기 LDD 영역으로 고농도 제2 도전형 불순물을 주입하여, 센싱영역 및 전원전압으로서의 제2 도전형 드레인 및 소오스를 형성하는 단계를 포함하고, 상기 불순물층은 상기 센싱영역을 둘러싸면서 상기 게이트 하부에 형성되는 채널영역의 일부와 오버랩하도록 형성하는 것을 특징으로 하는 CMOS 이미지 센서의 제조방법이 제공된다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명한다.
도 4 내지 도 6은 본 발명의 실시예에 따른 CMOS 이미지 센서의 리셋트랜지스터(Rx)의 동작을 설명하기 위한 도면으로서, 도 4는 본 발명에 따른 리셋트랜지스터의 단면도이고, 도 5 및 도 6은 리셋트랜지스터를 온/오프시켰을 때의 포텐셜을 각각 나타낸다.
먼저, 도 4를 참조하면, 본 발명의 리셋트랜지스터(Rx)는 센싱영역(SR) 및 전원전압(VDD)과 각각 접속되어 있고(도 1 참조), 종래(도 2 참조)와는 달리, 센싱영역(SR)을 둘러싸면서 게이트(44) 하부의 채널영역(48)의 일부와 오버랩하는 웰형상의 불순물층(42)을 더 포함한다. 이 불순물층(42)은 반도체 기판(40)과 동일한 도전형을 갖는다. 예컨대, 반도체 기판(40)과 불순물층(42)은 P형이며, 센싱영역(SR) 및 전원전압(VDD)으로서의 드레인 및 소오스(46, 47)는 N형이다.
즉, 게이트 절연막 두께 및 게이트 전압이 동일한 경우, 반도체 기판의 농도가 높을수록 트랜지스터의 채널영역의 포텐셜이 낮아지게 되므로, 불순물층(42)에 의해 게이트(44) 하부의 반도체 기판(40)에 채널을 형성하는데 요구되는 리셋트랜지스터(Rx)의 게이트 전압이 센싱영역(SR)에서 전원전압(VDD)으로 향할수록 작아지게 된다.
이에 따라, 리셋트랜지스터를 온시키는 경우에는, 도 5에 도시된 바와 같이, 채널영역(48)의 포텐셜이 전원전압(VDD)으로 갈수록 커지게 되어, 리셋트랜지스터를 오프시키는 경우에는, 도 6에 도시된 바와 같이, 전자가 센싱영역(SR)으로 이동하는 것 없이 전원전압(VDD)으로만 선택적으로 이동하여 배출된다.
따라서, 센싱영역의 포텐셜 변화가 방지되고, 이러한 포텐셜 변화로 인해 야 기되는 리셋노이즈가 억제됨으로써, 결국 이미지 센서의 특성열화를 방지할 수 있다.
다음으로, 도 4를 참조하여, 본 발명의 리셋트랜지스터의 제조방법을 설명한다.
P형 반도체 기판(40) 상에 필드산화막(41)을 형성하여 리셋트랜지스터(Rx)의 액티브 영역을 정의하고, 센싱영역 및 채널 예정영역의 일부가 노출되도록 기판(40) 상에 포토레지스트막(미도시)을 형성한다. 그 다음, 상기 포토레지스트막을 이온주입마스크로하여, 노출된 기판(40)으로 기판(40)과 동일한 도전형인 P형 불순물이온을 주입하여, 센싱영역 예정영역을 둘러싸면서 채널 예정영역의 일부와 오버랩하는 웰형상의 불순물층(42)을 형성한 후, 공지된 방법으로 상기 포토레지스트막을 제거한다.
그리고 나서, 게이트 절연막(43) 및 게이트(44)를 형성하고, LDD 공정을 수행하여 게이트 양측의 기판에 N형 LDD 영역을 형성한다. 그 후, 스페이서 공정으로 게이트(44)의 측벽에 절연막으로 이루어진 스페이서(45)를 형성하고, 스페이서 양측의 LDD 영역으로 고농도 N형 불순물을 주입하여, 센싱영역(SR) 및 전원전압(VDD)으로서의 N형 드레인 및 소오스(46, 47)를 형성한다.
상기 실시예에서는 불순물층(42)을 별도의 마스크 공정 및 이온주입공정을 이용하여 형성하였지만, 이러한 추가공정을 수행하는 것 없이, P웰 형성공정이나 문턱전압조절을 위한 이온주입공정시 동시에 형성할 수도 있다.
이상 설명한 바와 같이, 본 발명에 의하면 리셋트랜지스터에 센싱영역을 둘 러싸면서 게이트 하부의 채널영역의 일부와 오버랩하는 웰형상의 불순물층을 기판과 동일한 도전형으로 형성하여, 게이트 하부에 채널을 형성하는데 요구되는 리셋트랜지스터의 게이트 전압을 센싱영역에서 전원전압영역으로 향할수록 작아지도록 한다. 이에 따라, 리셋트랜지스터를 온시키는 경우, 채널영역의 채널포텐셜이 전원전압영역으로 갈수록 커지게 되어, 리셋트랜지스터를 오프시키는 경우, 전자가 센싱영역으로 이동하는 것 없이 전원전압영역으로만 선택적으로 이동하여 배출된다.
본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 요지를 벗어나지 않는 범위내에서 다양하게 변형시켜 실시할 수 있다.
전술한 본 발명은 센싱영역의 포텐셜 변화가 방지되고, 이러한 포텐셜 변화로 인해 야기되는 리셋노이즈가 억제됨으로써, 결국 이미지 센서의 특성 열화를 방지할 수 있다.

Claims (9)

  1. 센싱영역 및 전원전압과 각각 접속되어, 온되는 경우 상기 센싱영역에 저장된 전자를 상기 전원전압으로 배출시키는 리셋트랜지스터를 포함하는 CMOS 이미지 센서에 있어서,
    상기 센싱영역을 둘러싸면서 상기 리셋트랜지스터의 채널영역의 일부에 연장되어 기판내에 형성된 불순물층을 포함하는 것을 특징으로 하는 CMOS 이미지 센서.
  2. 제 1 항에 있어서,
    상기 불순물층은 상기 센싱영역 및 상기 전원전압과 반대의 도전형을 갖는 것을 특징으로 하는 CMOS 이미지 센서.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 불순물층은 P형이고, 상기 센싱영역 및 상기 전원전압은 N형인 것을 특징으로 하는 CMOS 이미지 센서.
  4. 제 1 항 또는 제 2 항에 있어서,
    상기 불순물층은 상기 전원전압 근처의 기판 보다 높은 도핑 농도를 갖는 것을 특징으로 하는 CMOS 이미지 센서.
  5. 반도체 기판;
    상기 기판 상에 형성되고 리셋트랜지스터의 액티브 영역을 정의하는 필드산화막;
    상기 액티브 영역의 상기 기판 상에 형성된 게이트 절연막;
    상기 게이트 절연막 상에 형성된 게이트;
    상기 게이트 측벽에 형성된 스페이서;
    상기 게이트 양측의 상기 기판에 형성되고 상기 기판과 반대 도전형을 갖는 센싱영역 및 전원전압으로서의 드레인 및 소오스;
    상기 게이트 하부에 형성되는 채널영역; 및
    상기 센싱영역을 둘러싸면서 상기 채널영역의 일부와 오버랩하도록 상기 기판 내에 형성되며, 상기 기판과 동일한 도전형을 갖는 불순물층을 포함하는 것을 특징으로 하는 CMOS 이미지 센서.
  6. 제 5 항에 있어서,
    상기 불순물층은 P형이고, 상기 센싱영역 및 상기 전원전압은 N형인 것을 특 징으로 하는 CMOS 이미지 센서.
  7. 제1 도전형 반도체 기판 상에 필드산화막을 형성하여 리셋트랜지스터의 액티브 영역을 정의하는 단계;
    상기 액티브 영역의 일부로 제1 도전형 불순물 이온을 주입하여 상기 기판 내에 제1 도전형 불순물층을 형성하는 단계;
    상기 액티브 영역 상에 게이트 절연막 및 게이트를 형성하는 단계;
    상기 게이트 양측의 기판에 제2 도전형 LDD 영역을 형성하는 단계;
    상기 게이트 측벽에 스페이서를 형성하는 단계; 및
    상기 스페이서 양측의 상기 LDD 영역으로 고농도 제2 도전형 불순물을 주입하여, 센싱영역 및 전원전압으로서의 제2 도전형 드레인 및 소오스를 형성하는 단계를 포함하고,
    상기 불순물층은 상기 센싱영역을 둘러싸면서 상기 게이트 하부에 형성되는 채널영역의 일부와 오버랩하도록 형성하는 것을 특징으로 하는 CMOS 이미지 센서의 제조방법.
  8. 제 7 항에 있어서,
    상기 불순물층은 제1 도전형 웰 형성 공정시 동시에 형성하는 것을 특징으로 하는 CMOS 이미지 센서의 제조방법.
  9. 제 7 항에 있어서,
    상기 불순물층은 문턱전압조절을 위한 이온주입 공정시 동시에 형성하는 것을 특징으로 하는 CMOS 이미지 센서의 제조방법.
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