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KR100693249B1 - Semiconductor Device Having Transistors With Vertical Gate Electrode And Method Of Fabricating The Same - Google Patents

Semiconductor Device Having Transistors With Vertical Gate Electrode And Method Of Fabricating The Same Download PDF

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KR100693249B1
KR100693249B1 KR1020050010056A KR20050010056A KR100693249B1 KR 100693249 B1 KR100693249 B1 KR 100693249B1 KR 1020050010056 A KR1020050010056 A KR 1020050010056A KR 20050010056 A KR20050010056 A KR 20050010056A KR 100693249 B1 KR100693249 B1 KR 100693249B1
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gate
pattern
forming
region
patterns
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한정욱
김용태
윤승범
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삼성전자주식회사
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Abstract

수직한 게이트 전극의 트랜지스터들을 구비하는 반도체 장치 및 그 제조 방법을 제공한다. 이 트랜지스터 구조체는 횡방향에서 마주보는 제 1 및 제 2 측면과 종방향에서 마주보는 제 3 및 제 4 측면을 갖는 반도체 패턴, 반도체 패턴의 제 1 및 제 2 측면에 인접하여 배치되는 게이트 패턴들, 반도체 패턴의 제 3 및 제 4 측면에 직접 접촉하면서 배치되는 불순물 패턴들 및 게이트 패턴들과 반도체 패턴 사이에 개재되는 게이트 절연막 패턴을 구비한다. 이처럼 게이트 패턴들이 채널 영역의 측면에 배치되기 때문에, 반도체 장치의 집적도를 증가시키면서 더불어 트랜지스터의 채널 폭을 증가시킬 수 있다. A semiconductor device having transistors of a vertical gate electrode and a manufacturing method thereof are provided. The transistor structure includes a semiconductor pattern having first and second sides facing in the lateral direction and third and fourth sides facing in the longitudinal direction, gate patterns disposed adjacent to the first and second sides of the semiconductor pattern, Impurity patterns disposed in direct contact with the third and fourth side surfaces of the semiconductor pattern, and a gate insulating layer pattern interposed between the gate patterns and the semiconductor pattern. Since the gate patterns are disposed on the side of the channel region, the channel width of the transistor can be increased while increasing the degree of integration of the semiconductor device.

Description

수직한 게이트 전극의 트랜지스터들을 구비하는 반도체 장치 및 그 제조 방법{Semiconductor Device Having Transistors With Vertical Gate Electrode And Method Of Fabricating The Same}Semiconductor device having transistors of vertical gate electrode, and method of manufacturing the same {Semiconductor Device Having Transistors With Vertical Gate Electrode And Method Of Fabricating The Same}

도 1a는 본 발명의 일 실시예에 따른 반도체 장치를 설명하기 위한 평면도이다. 1A is a plan view illustrating a semiconductor device in accordance with an embodiment of the present invention.

도 1b 및 도 1c는 본 발명의 일 실시예에 따른 반도체 장치를 설명하기 위한 공정 단면도들이다. 1B and 1C are cross-sectional views illustrating a semiconductor device in accordance with an embodiment of the present invention.

도 2는 본 발명의 바람직한 실시예에 따른 반도체 장치의 트랜지스터 구조체를 도시하는 사시도이다.2 is a perspective view showing a transistor structure of a semiconductor device according to a preferred embodiment of the present invention.

도 3a는 본 발명의 다른 실시예에 따른 반도체 장치를 설명하기 위한 평면도이다. 3A is a plan view illustrating a semiconductor device according to another embodiment of the present invention.

도 3b 및 도 3c는 본 발명의 다른 실시예에 따른 반도체 장치를 설명하기 위한 공정 단면도들이다. 3B and 3C are cross-sectional views illustrating a semiconductor device in accordance with another embodiment of the present invention.

도 4a 내지 도 10a는 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 평면도들이다. 4A through 10A are plan views illustrating a method of manufacturing a semiconductor device in accordance with an embodiment of the present invention.

도 4b 내지 도 10b는 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 사시도들이다. 4B to 10B are perspective views illustrating a method of manufacturing a semiconductor device in accordance with an embodiment of the present invention.

도 11은 본 발명의 변형된 일 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 공정 단면도이다.11 is a cross-sectional view illustrating a method of manufacturing a semiconductor device according to an embodiment of the present invention.

도 12는 본 발명의 또다른 변형된 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 사시도이다.12 is a perspective view illustrating a method of manufacturing a semiconductor device in accordance with another modified embodiment of the present invention.

도 13은 본 발명에 따른 플래시 메모리를 도시하는 회로도이다. 13 is a circuit diagram showing a flash memory according to the present invention.

본 발명은 반도체 장치 및 그 제조 방법에 관한 것으로, 보다 자세하게는 수직한 게이트 전극의 트랜지스터들을 구비하는 반도체 장치 및 그 제조 방법에 관한 것이다. BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device and a method of manufacturing the same, and more particularly, to a semiconductor device having transistors of a vertical gate electrode and a method of manufacturing the same.

반도체 장치의 집적도는 18개월 또는 1년마다 두 배씩 증가한다는 무어의 법칙 또는 황의 법칙을 준수해왔으며, 이러한 증가 추세는 앞으로도 계속될 것으로 예상된다. 이러한 집적도의 증가를 지속시키기 위해서는, 반도체 장치를 구성하는 전자 소자들이 점유하는 평면적 넓이를 축소(shrink)시키는 것이 필요하다. 하지만, 상기 축소(shrink)는 상기 전자 소자들에서 요구되는 다양한 특성들을 충족시켜야 하는 요구(requirement)에 의해 제약을 받는다. The density of semiconductor devices has adhered to Moore's Law or Sulfur's Law, which doubles every 18 months or every year, and this increase is expected to continue. In order to sustain this increase in density, it is necessary to shrink the planar area occupied by the electronic elements constituting the semiconductor device. However, the shrink is constrained by the requirement to meet the various characteristics required in the electronic devices.

모오스 트랜지스터들과 관련하여 이슈가 되고 있는, 단채널 효과(short channel effect)는 반도체 장치의 축소와 관련된 제약의 대표적인 예이다. 상기 단채널 효과는 트랜지스터의 채널 길이(즉, 소오스 전극과 드레인 전극 사이의 간격) 이 좁아짐에 따라 발생하는 현상으로, 펀치 쓰루(punch-through), 드레인 기인 베리어 강하(drain induced barrier lowering; DIBL) 및 문턱 아래 변동(subthreshold swing) 등과 같은 트랜지스터의 특성을 열화시키는 문제들을 유발한다. 이에 더하여, 트랜지스터의 채널 길이가 감소할 경우, 소오스/드레인 전극과 기판 사이의 기생 정전용량(parasitic capacitance)의 증가 및 누설 전류(leakage current)의 증가와 같은 문제들도 나타나고 있다. 이러한 문제들에 의해, 상기 트랜지스터의 채널 길이를 줄이는 것은 상술한 것처럼 제약된다. Short channel effects, which are an issue with respect to MOS transistors, are representative examples of constraints associated with shrinking semiconductor devices. The short channel effect occurs as the channel length of the transistor (i.e., the gap between the source electrode and the drain electrode) becomes narrow, and is a punch-through, drain induced barrier lowering (DIBL). And deterioration of transistor characteristics such as subthreshold swing. In addition, when the channel length of the transistor decreases, problems such as an increase in parasitic capacitance between the source / drain electrodes and the substrate and an increase in leakage current are also present. By these problems, reducing the channel length of the transistor is constrained as described above.

한편, 평판형 모오스 트랜지스터(planar MOS transistor)의 경우, 반도체 장치의 집적도를 증가시키는 또다른 방법으로, 트랜지스터의 채널 폭을 줄이는 것을 고려할 수 있다. 하지만, 상기 채널 폭(W)은, 아래 식에 의해 표현되는 것처럼, 드레인 전류(Id)에 비례하기 때문에, 채널 폭의 축소는 트랜지스터의 전류 전송 능력을 감소시킨다. Meanwhile, in the case of a planar MOS transistor, as another method of increasing the degree of integration of a semiconductor device, it may be considered to reduce the channel width of the transistor. However, since the channel width W is proportional to the drain current I d as represented by the following equation, the reduction in the channel width reduces the transistor's current transfer capability.

Figure 112005006568385-pat00001
Figure 112005006568385-pat00001

결론적으로, 일반적인 평판형 모오스 트랜지스터에 있어서, 트랜지스터의 특성 개선과 집적도의 증가라는 기술적 요청들은 서로 양립되기 어렵고, 이들 기술적 요청들이 양립할 수 있기 위해서는 새로운 구조의 트랜지스터를 개발하는 것이 필요하다. In conclusion, in general planar MOS transistors, technical requests for improving the characteristics of transistors and increasing the degree of integration are difficult to be compatible with each other, and in order for these technical requests to be compatible, it is necessary to develop a transistor having a new structure.

본 발명이 이루고자 하는 기술적 과제는 집적도를 증가시킬 수 있는 반도체 장치를 제공하는 데 있다.  An object of the present invention is to provide a semiconductor device capable of increasing the degree of integration.

본 발명이 이루고자 하는 기술적 과제는 증가된 채널 길이를 갖는 반도체 장치를 제공하는 데 있다. An object of the present invention is to provide a semiconductor device having an increased channel length.

본 발명이 이루고자 하는 기술적 과제는 증가된 집적도 및 개선된 특성을 갖는 반도체 장치의 트랜지스터 구조체를 제공하는 데 있다. SUMMARY OF THE INVENTION The present invention has been made in an effort to provide a transistor structure of a semiconductor device having increased integration and improved characteristics.

본 발명이 이루고자 하는 기술적 과제는 집적도를 증가시킬 수 있는 반도체 장치의 제조 방법을 제공하는 데 있다. An object of the present invention is to provide a method of manufacturing a semiconductor device that can increase the degree of integration.

본 발명이 이루고자 하는 기술적 과제는 트랜지스터의 채널 길이를 증가시킬 수 있는 반도체 장치의 제조 방법을 제공하는 데 있다. An object of the present invention is to provide a method for manufacturing a semiconductor device that can increase the channel length of a transistor.

본 발명이 이루고자 하는 기술적 과제는 반도체 장치의 집적도를 증가시키면서 더불어 트랜지스터의 특성을 개선할 수 있는 반도체 장치의 제조 방법을 제공하는 데 있다.SUMMARY OF THE INVENTION The present invention has been made in an effort to provide a method of manufacturing a semiconductor device capable of improving the characteristics of a transistor while increasing the degree of integration of the semiconductor device.

상기 기술적 과제들을 달성하기 위하여, 본 발명은 채널 영역으로 사용되는 반도체 패턴의 양쪽 측면에 배치되는 게이트 패턴을 구비하는 트랜지스터 구조체를 제공한다. 이 트랜지스터 구조체는 횡방향에서 마주보는 제 1 및 제 2 측면과 종방향에서 마주보는 제 3 및 제 4 측면을 갖는 반도체 패턴, 상기 반도체 패턴의 제 1 및 제 2 측면에 인접하여 배치되는 게이트 패턴들, 상기 반도체 패턴의 제 3 및 제 4 측면에 직접 접촉하면서 배치되는 불순물 패턴들 및 상기 게이트 패턴들과 상기 반도체 패턴 사이에 개재되는 게이트 절연막 패턴을 구비한다. In order to achieve the above technical problem, the present invention provides a transistor structure having a gate pattern disposed on both sides of a semiconductor pattern used as a channel region. The transistor structure includes a semiconductor pattern having first and second sides facing in the lateral direction and third and fourth sides facing in the longitudinal direction, and gate patterns disposed adjacent to the first and second sides of the semiconductor pattern. And impurity patterns disposed in direct contact with third and fourth side surfaces of the semiconductor pattern, and a gate insulating layer pattern interposed between the gate patterns and the semiconductor pattern.

이때, 상기 게이트 패턴은 제어 게이트 패턴, 부유 게이트 패턴 및 상기 제어 게이트 패턴과 상기 부유 게이트 패턴 사이에 개재되는 게이트 층간절연막 패턴을 구비함으로써, 플래시 메모리의 게이트 구조체를 형성할 수도 있다. 상기 제어 게이트 패턴에는 상기 반도체 패턴의 전위를 변화시킬 수 있는 전기적 신호가 인가되고, 상기 부유 게이트 패턴은 상기 제어 게이트 패턴과 상기 게이트 절연막 사이에 개재됨으로써, 전기적으로 고립된다. In this case, the gate pattern may include a control gate pattern, a floating gate pattern, and a gate interlayer insulating layer pattern interposed between the control gate pattern and the floating gate pattern to form a gate structure of a flash memory. An electrical signal capable of changing the potential of the semiconductor pattern is applied to the control gate pattern, and the floating gate pattern is electrically isolated between the control gate pattern and the gate insulating layer, thereby being electrically isolated.

상기 다른 기술적 과제들을 달성하기 위하여, 본 발명은 채널 영역의 양쪽 측면에 배치되는 게이트 패턴을 구비하는 반도체 장치를 제공한다. 이 반도체 장치는 채널 영역들 및 상기 채널 영역들 사이에 배치된 연결 영역들로 구성되면서 반도체기판의 소정영역에 배치되는 활성 패턴, 상기 채널 영역의 양측에 배치된 게이트 패턴들, 상기 연결 영역의 양측에 배치되어 상기 게이트 패턴들을 분리하는 소자분리막 패턴, 및 상기 게이트 패턴과 상기 반도체기판 및 상기 게이트 패턴과 상기 활성 패턴 사이에 개재된 게이트 절연막 패턴을 구비한다. 상기 연결 영역들에는 소오스/드레인 전극들이 형성되고, 상기 게이트 패턴들은 하부 배선들에 의해 연결된다. In order to achieve the above technical problem, the present invention provides a semiconductor device having a gate pattern disposed on both sides of the channel region. The semiconductor device includes channel regions and connection regions disposed between the channel regions, the active pattern disposed in a predetermined region of the semiconductor substrate, the gate patterns disposed on both sides of the channel region, and both sides of the connection region. And a gate insulating layer pattern interposed between the gate pattern, the semiconductor substrate, the gate pattern, and the active pattern. Source / drain electrodes are formed in the connection regions, and the gate patterns are connected by lower interconnections.

본 발명의 일 실시예에 따르면, 상기 게이트 패턴은 다결정 실리콘, 구리, 알루미늄, 텅스텐, 탄탈륨, 티타늄, 텅스텐 질화막, 탄탈륨 질화막, 티타늄 질화막, 텅스텐 실리사이드 및 코발트 실리사이드 중에서 선택된 적어도 한가지 물질로 이루어질 수 있고, 상기 게이트 절연막 패턴은 실리콘 산화막, 실리콘 질화막 및 고유전막들(high-k dielectrics) 중에서 선택된 적어도 한가지로 이루어질 수 있다. 이때, 상기 게이트 절연막 패턴은 상기 게이트 패턴과 상기 소자분리막 패턴 사이로 연장되는 것이 바람직하다. According to one embodiment of the present invention, the gate pattern may be made of at least one material selected from polycrystalline silicon, copper, aluminum, tungsten, tantalum, titanium, tungsten nitride film, tantalum nitride film, titanium nitride film, tungsten silicide and cobalt silicide, The gate insulating layer pattern may be formed of at least one selected from a silicon oxide layer, a silicon nitride layer, and high-k dielectrics. In this case, the gate insulating layer pattern may extend between the gate pattern and the device isolation layer pattern.

본 발명의 일 실시예에 따르면, 상기 하부 배선들을 가로지르면서 상기 소오스/드레인 전극들을 연결하는 상부 배선들을 더 포함할 수 있다. 이때, 상기 상부 배선은 상기 소오스/드레인 전극들에 접속하는 콘택 플러그들을 더 구비한다.According to an exemplary embodiment of the present invention, the semiconductor device may further include upper interconnections connecting the source / drain electrodes while crossing the lower interconnections. In this case, the upper wiring further includes contact plugs connected to the source / drain electrodes.

본 발명의 다른 실시예에 따르면, 상기 상부 배선들은 상기 하부 배선들을 가로지르면서 상기 소오스/드레인 전극들의 일부를 연결하고, 상기 상부 배선들에 의해 연결되지 않은 소오스/드레인 전극들의 각각에는 정보 저장 구조체가 전기적으로 접속될 수 있다. 이때, 상기 정보 저장 구조체는 디램 커패시터, 자기터널접합(MTJ), 강유전체 커패시터 및 상변환 저항체 중에서 선택된 한가지일 수 있다. According to another embodiment of the present invention, the upper interconnections connect a portion of the source / drain electrodes while crossing the lower interconnections, and each of the source / drain electrodes not connected by the upper interconnections has an information storage structure. Can be electrically connected. In this case, the information storage structure may be one selected from a DRAM capacitor, a magnetic tunnel junction (MTJ), a ferroelectric capacitor, and a phase change resistor.

상기 다른 기술적 과제들을 달성하기 위하여, 본 발명은 게이트 패턴을 채널 영역의 양쪽 측면에 형성하는 단계를 포함하는 반도체 장치의 제조 방법을 제공한다. 이 방법은 반도체기판의 소정영역에 소자분리막 패턴들을 형성하여, 복수개의 채널 영역들, 상기 채널 영역들 사이에 배치된 연결 영역들 및 상기 채널 영역의 좌우에 배치된 게이트 영역들을 구비하는 예비 활성 패턴을 형성하는 단계를 포함한다. 이후, 상기 채널 영역보다 낮은 상부면을 갖도록 상기 예비 활성 패턴의 게이트 영역들을 리세스시킴으로써 상기 채널 영역들 및 상기 연결 영역들로 구성되는 활성 패턴들을 형성한다. 상기 리세스된 게이트 영역에 의해 노출되는 반도체기판에는 게이트 절연막이 형성되고, 상기 게이트 절연막이 형성된 상기 리세스된 게 이트 영역은 게이트 패턴들에 의해 채워진다. 이후, 상기 활성 패턴의 연결 영역들에는 소오스/드레인 전극들이 형성된다. In order to achieve the above and other technical problems, the present invention provides a method of manufacturing a semiconductor device comprising the step of forming a gate pattern on both sides of the channel region. In this method, device isolation layer patterns are formed in a predetermined region of a semiconductor substrate, and the preliminary active pattern includes a plurality of channel regions, connection regions disposed between the channel regions, and gate regions disposed on the left and right sides of the channel region. Forming a step. Thereafter, the gate regions of the preliminary active pattern are recessed to have a lower surface than the channel region, thereby forming active patterns including the channel regions and the connection regions. A gate insulating layer is formed on the semiconductor substrate exposed by the recessed gate region, and the recessed gate region in which the gate insulating layer is formed is filled by gate patterns. Subsequently, source / drain electrodes are formed in the connection regions of the active pattern.

이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 그러나, 본 발명은 여기서 설명되는 실시예에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장된 것이다. 또한 층이 다른 층 또는 기판 상에 있다고 언급되는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 층이 개재될 수도 있다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings. However, the present invention is not limited to the embodiments described herein and may be embodied in other forms. Rather, the embodiments introduced herein are provided so that the disclosure may be made thorough and complete, and to fully convey the spirit of the invention to those skilled in the art. In the drawings, the thicknesses of layers and regions are exaggerated for clarity. If it is also mentioned that the layer is on another layer or substrate it may be formed directly on the other layer or substrate or a third layer may be interposed therebetween.

도 1a는 본 발명의 일 실시예에 따른 반도체 장치의 트랜지스터 구조체를 설명하기 위한 평면도이고, 도 1b 및 도 1c는 본 발명의 일 실시예에 따른 반도체 장치를 설명하기 위한 공정 단면도들이다. 도 1b 및 도 1c는 각각 도 1a에 도시된 점선 I-I' 및 II-II'을 따라 보여지는 단면을 도시한다. . 1A is a plan view illustrating a transistor structure of a semiconductor device according to an embodiment of the present invention, and FIGS. 1B and 1C are cross-sectional views illustrating a semiconductor device according to an embodiment of the present invention. Figures 1B and 1C show cross sections taken along the dashed lines I-I 'and II-II' shown in Figure 1A, respectively. .

도 1a 내지 도 1c를 참조하면, 반도체기판(100)의 소정영역에 트랜지스터의 채널 영역으로 사용되는 반도체 패턴(110)이 형성된다. 상기 반도체 패턴(110)은 상기 반도체기판(100)과 같은 도전형을 갖는 반도체(예를 들면, 실리콘)로 이루어진다. 1A to 1C, a semiconductor pattern 110 used as a channel region of a transistor is formed in a predetermined region of the semiconductor substrate 100. The semiconductor pattern 110 is formed of a semiconductor (eg, silicon) having the same conductivity type as that of the semiconductor substrate 100.

본 발명에 따르면, 상기 반도체 패턴(110)은 제 1, 제 2, 제 3 및 제 4 측면, 그리고 상부면과 하부면을 갖는 직육면체인 것이 바람직하다(도 2 참조). 이 경우, 상기 반도체 패턴(110)의 하부면은 상기 반도체기판(110)에 직접 접촉한다. 또한, 상기 제 1 측면 및 제 2 측면은 횡방향에서 서로 마주보고, 상기 제 3 측면 및 제 4 측면은 종방향에서 서로 마주본다. According to the present invention, the semiconductor pattern 110 is preferably a rectangular parallelepiped having first, second, third and fourth side surfaces, and an upper surface and a lower surface (see FIG. 2). In this case, the lower surface of the semiconductor pattern 110 directly contacts the semiconductor substrate 110. The first side and the second side face each other in the transverse direction, and the third side and the fourth side face each other in the longitudinal direction.

상기 반도체 패턴(110)의 양측(예를 들면, 상기 제 1 및 제 2 측면)에는 불순물 패턴들(150)이 배치되고, 상기 반도체 패턴(110)의 또다른 양측(예를 들면, 상기 제 3 및 제 4 측면)에는 게이트 패턴들(135)이 배치된다. 상기 불순물 패턴들(150)은 트랜지스터의 소오스/드레인 전극으로 사용되며, 이를 위해 상기 불순물 패턴들(150)은 상기 반도체 패턴(110)에 직접 접촉하도록 배치된다. 상기 불순물 패턴들(150)은 상기 반도체 패턴(110) 및 상기 반도체기판(100)과 다른 도전형의 불순물들을 함유한다. Impurity patterns 150 are disposed on both sides (eg, the first and second side surfaces) of the semiconductor pattern 110, and on both sides (eg, the third side) of the semiconductor pattern 110. And the fourth side), the gate patterns 135 are disposed. The impurity patterns 150 are used as source / drain electrodes of a transistor. For this purpose, the impurity patterns 150 are disposed to directly contact the semiconductor pattern 110. The impurity patterns 150 may include impurities of a conductive type different from that of the semiconductor pattern 110 and the semiconductor substrate 100.

상기 게이트 패턴(135)들은 상기 반도체 패턴(110)의 전위(electric potential)를 제어하기 위한 게이트 전극으로 사용되고, 상기 게이트 패턴(135)과 상기 반도체 패턴(110) 사이에는 게이트 절연막 패턴(125)이 개재된다. 상기 게이트 절연막 패턴(125)은 연장되어, 상기 게이트 패턴(135)과 상기 반도체기판(100)을 분리시킨다. 상기 게이트 패턴(135)은 다결정 실리콘, 구리, 알루미늄, 텅스텐, 탄탈륨, 티타늄, 텅스텐 질화막, 탄탈륨 질화막, 티타늄 질화막, 텅스텐 실리사이드 및 코발트 실리사이드 중에서 선택된 적어도 한가지 물질로 이루어질 수 있다. 또한, 상기 게이트 절연막 패턴(125)은 실리콘 산화막, 실리콘 질화막 및 고유전막들 중에서 선택된 적어도 한가지로 이루어질 수 있다. The gate patterns 135 are used as gate electrodes for controlling the electrical potential of the semiconductor pattern 110, and a gate insulating layer pattern 125 is formed between the gate pattern 135 and the semiconductor pattern 110. It is interposed. The gate insulating layer pattern 125 extends to separate the gate pattern 135 from the semiconductor substrate 100. The gate pattern 135 may be made of at least one material selected from polycrystalline silicon, copper, aluminum, tungsten, tantalum, titanium, tungsten nitride, tantalum nitride, titanium nitride, tungsten silicide, and cobalt silicide. In addition, the gate insulating layer pattern 125 may be formed of at least one selected from a silicon oxide layer, a silicon nitride layer, and a high dielectric layer.

상술한 실시예에 따르면, 한 개의 반도체 패턴(110)은 두 개의 트랜지스터들 이 공유하는 채널 영역에 해당한다. 이에 더하여, 한 개의 반도체 패턴(110) 양측에 배치되는 한 쌍의 불순물 패턴들(150) 역시 상기 두 개의 트랜지스터들이 공유하는 소오스/드레인 전극에 해당한다. 결과적으로, 소정의 반도체 패턴(110) 주변에 형성되는 한 쌍의 트랜지스터들은 채널 영역 및 소오스/드레인 전극으로 각각 상기 반도체 패턴(110) 및 상기 불순물 패턴들(150)을 공유한다. 이처럼 상기 반도체 패턴(110) 및 상기 불순물 패턴들(150)은 두 개의 트랜지스터들에 의해 공유되기 때문에, 단위 면적당 형성되는 트랜지스터의 개수를 증가시킬 수 있다. 한편, 도 10a 및 도 10b에 도시된 것처럼, 소오스/드레인 전극으로 사용되는 한 개의 불순물 영역은 네 개의 트랜지스터들에 의해 공유될 수도 있다. 그 결과, 본 발명에 따른 반도체 장치는 통상적인 평판형 트랜지스터들(planar transistors)을 갖는 반도체 장치에 비해 더욱 높은 집적도를 갖는다. According to the exemplary embodiment described above, one semiconductor pattern 110 corresponds to a channel region shared by two transistors. In addition, the pair of impurity patterns 150 disposed on both sides of one semiconductor pattern 110 also correspond to source / drain electrodes shared by the two transistors. As a result, the pair of transistors formed around the predetermined semiconductor pattern 110 share the semiconductor pattern 110 and the impurity patterns 150 as channel regions and source / drain electrodes, respectively. As such, since the semiconductor pattern 110 and the impurity patterns 150 are shared by two transistors, the number of transistors formed per unit area may be increased. Meanwhile, as shown in FIGS. 10A and 10B, one impurity region used as the source / drain electrode may be shared by four transistors. As a result, the semiconductor device according to the present invention has a higher degree of integration than a semiconductor device having conventional planar transistors.

본 발명에 따른 모오스 트랜지스터의 게이트 전극은 채널 영역(즉, 상기 반도체 패턴(110))의 측면에 배치된다는 점에서, 게이트 전극이 채널 영역의 상부에 배치되는데 일반적인 평판형 모오스 트랜지스터와 차이를 갖는다. 또한, 상기 게이트 패턴들(135)과 불순물 패턴들(150)은 상기 반도체기판(100)으로부터의 높이가 대체로 같고, 나아가 대체로 같은 두께를 갖는다. The gate electrode of the MOS transistor according to the present invention is disposed on the side of the channel region (that is, the semiconductor pattern 110), and the gate electrode is disposed on the channel region, which is different from a general planar MOS transistor. In addition, the gate patterns 135 and the impurity patterns 150 have substantially the same height from the semiconductor substrate 100 and further have the same thickness.

상기 게이트 패턴들(135)은 그 상부에 배치되는 게이트 플러그(172)를 통해 게이트 전압이 인가되는 게이트 라인(174)에 접속되고, 상기 불순물 패턴들(150)은 그 상부에 배치되는 콘택 플러그(182)를 통해 접지 전압 또는 신호 전압이 인가되는 소오스/드레인 라인들(184)에 접속된다. 바람직하게는, 상기 게이트 플러그 (172) 및 상기 게이트 라인(174)은 상기 소오스/드레인 라인(184)보다 낮은 높이에 배치되는 하부 배선(170)을 구성하고, 상기 콘택 플러그(182) 및 상기 소오스/드레인 라인(184)은 상부 배선(180)을 구성한다.The gate patterns 135 are connected to a gate line 174 to which a gate voltage is applied through a gate plug 172 disposed thereon, and the impurity patterns 150 may include contact plugs disposed thereon. 182 is connected to source / drain lines 184 to which a ground voltage or signal voltage is applied. Preferably, the gate plug 172 and the gate line 174 constitute a lower wiring 170 disposed at a lower level than the source / drain line 184, and the contact plug 182 and the source. The / drain line 184 constitutes the upper wiring 180.

상기 게이트 패턴들(135) 및 상기 불순물 패턴들(150)의 상부에는 하부 층간절연막(162) 및 상부 층간절연막(164)이 배치되어, 상기 게이트 라인들(174) 및 상기 소오스/드레인 라인들(184)을 구조적으로 지지하면서 동시에 전기적으로 절연시킨다. 상기 게이트 플러그(172)는 상기 하부 층간절연막(162)을 관통하여 상기 게이트 패턴(135)에 접속하고, 상기 콘택 플러그(182)는 상기 하부 및 상부 층간절연막들(162, 164)을 관통하여 상기 불순물 패턴(150)에 접속한다. A lower interlayer insulating layer 162 and an upper interlayer insulating layer 164 are disposed on the gate patterns 135 and the impurity patterns 150, so that the gate lines 174 and the source / drain lines ( 184 structurally supporting and electrically insulating at the same time. The gate plug 172 penetrates through the lower interlayer insulating layer 162 to connect to the gate pattern 135, and the contact plug 182 penetrates through the lower and upper interlayer insulating layers 162 and 164. It is connected to the impurity pattern 150.

본 발명의 일 실시예에 따르면, 한 개의 반도체 패턴(110) 주변에 형성되는 두 개의 게이트 패턴들(135)은 각각 서로 다른 하부 배선들(170)에 접속한다(도 1a 참조). 유사하게, 한 개의 반도체 패턴(110) 주변에 형성되는 두 개의 불순물 패턴들(150) 역시 각각 서로 다른 상부 배선들(180)에 접속한다. 하지만, 본 발명의 다른 실시예에 따르면, 이러한 배선 구조는 변형될 수 있다. 이러한 변형된 실시예들은 아래에서 도 3a 내지 도 3c를 참조하여 설명한다. According to one embodiment of the present invention, two gate patterns 135 formed around one semiconductor pattern 110 are connected to different lower interconnections 170 (see FIG. 1A). Similarly, two impurity patterns 150 formed around one semiconductor pattern 110 may also be connected to different upper interconnections 180, respectively. However, according to another embodiment of the present invention, this wiring structure may be modified. Such modified embodiments are described below with reference to FIGS. 3A-3C.

한편, 본 발명에 따른 트랜지스터 구조체는 부유 게이트형(floating-gate type) 플래시 메모리의 셀 트랜지스터들을 구성할 수도 있다. 이 실시예에 따르면, 상기 게이트 패턴(135)은 차례로 적층된 부유 게이트 패턴(136), 게이트 층간절연막 패턴(137) 및 제어 게이트 패턴(138)으로 이루어진다(도 10a 및 도 10b 참조). 이때, 상기 하부 배선(170)은 상기 제어 게이트 패턴(138)에 전기적으로 연결되고, 상기 부유 게이트 패턴(136)은 전기적으로 부유(float)된다. 즉, 상기 부유 게이트 패턴(136)은 상기 게이트 절연막 패턴(125)에 의해 상기 반도체 패턴(110) 및 상기 반도체 기판(100)으로부터 이격되고, 상기 게이트 층간절연막 패턴(137)에 의해 상기 제어 게이트 패턴(138)으로부터 이격된다. Meanwhile, the transistor structure according to the present invention may constitute cell transistors of a floating-gate type flash memory. According to this embodiment, the gate pattern 135 includes a floating gate pattern 136, a gate interlayer insulating film pattern 137, and a control gate pattern 138 that are sequentially stacked (see FIGS. 10A and 10B). In this case, the lower interconnection 170 is electrically connected to the control gate pattern 138, and the floating gate pattern 136 is electrically floated. That is, the floating gate pattern 136 is spaced apart from the semiconductor pattern 110 and the semiconductor substrate 100 by the gate insulating layer pattern 125, and the control gate pattern by the gate interlayer insulating layer pattern 137. Spaced from 138.

또한, 본 발명에 따른 트랜지스터 구조체는 부유 트랩형(floating-trap type) 플래시 메모리의 셀 트랜지스터들을 구성할 수도 있다. 이 실시예에 따르면, 상기 게이트 절연막 패턴(125)은 실리콘 질화막을 포함하는 절연막일 수 있으며, 바람직하게는 차례로 적층된 실리콘 산화막-실리콘 질화막-실리콘 산화막으로 구성된다. 이러한 플래시 메모리에 적용되는 본 발명의 실시예들은 이후, 도 4 내지 도 10을 참조하여, 보다 상세하게 설명한다. In addition, the transistor structure according to the present invention may constitute cell transistors of a floating-trap type flash memory. According to this embodiment, the gate insulating film pattern 125 may be an insulating film including a silicon nitride film, and is preferably composed of a silicon oxide film-silicon nitride film-silicon oxide film that is sequentially stacked. Embodiments of the present invention applied to such a flash memory will now be described in more detail with reference to FIGS. 4 to 10.

도 3a는 본 발명의 다른 실시예에 따른 반도체 장치를 설명하기 위한 평면도이고, 도 3b 및 도 3c는 각각 도 3a에 도시된 점선 III-III' 및 IV-IV'을 따라 보여지는 단면을 도시하는 공정 단면도들이다. 이 실시예는 배선 구조를 제외하면 앞서 설명된 실시예와 유사하므로, 아래에서는 앞선 실시예와 중복되는 내용에 대한 설명은 생략한다. 3A is a plan view illustrating a semiconductor device according to another embodiment of the present invention, and FIGS. 3B and 3C are cross-sectional views taken along the dotted lines III-III 'and IV-IV' shown in FIG. 3A, respectively. Process cross sections. Since this embodiment is similar to the above-described embodiment except for the wiring structure, a description of overlapping contents with the previous embodiment will be omitted below.

도 3a, 3b 및 도 3c를 참조하면, 한 개의 반도체 패턴(110) 주변에 형성되는 두 개의 게이트 패턴들(135)은 상기 반도체 패턴(110)을 가로지르는 국부 배선(176)에 의해 연결되고, 상기 국부 배선(176)은 그 상부에 배치되는 상부 게이트 플러그(178)를 통해 상기 게이트 라인(174)에 접속된다. 3A, 3B, and 3C, two gate patterns 135 formed around one semiconductor pattern 110 are connected by local wirings 176 that cross the semiconductor pattern 110. The local wiring 176 is connected to the gate line 174 through an upper gate plug 178 disposed thereon.

이 실시예에 따르면, 상기 국부 배선(176)에 의해 연결된 게이트 패턴들 (135)에는 동일한 게이트 전압이 인가되므로, 한 개의 반도체 패턴(110)을 채널 영역으로 이용하는 트랜지스터의 개수는 한 개이다. 하지만, 이 실시예에 따른 트랜지스터의 채널 폭은 앞서 설명한 실시예에 비해 증가한다. According to this embodiment, since the same gate voltage is applied to the gate patterns 135 connected by the local wiring 176, the number of transistors using one semiconductor pattern 110 as a channel region is one. However, the channel width of the transistor according to this embodiment is increased compared to the above-described embodiment.

보다 구체적으로 설명하면, 본 발명에 따른 트랜지스터의 채널 폭은 채널 영역(즉, 상기 반도체 패턴(110))에 접하는 게이트 패턴(135)의 높이(도 2의 H)에 상응한다. 상술한 것처럼, 상기 게이트 패턴들(135)이 상기 국부 배선(176)에 의해 연결될 경우, 상기 채널 영역에 접하는 게이트 패턴(135)의 면적은 두 배가 된다. 따라서, 이 실시예에 따른 채널 폭은 도 1a에 도시된 실시예에 비해 대략 두 배이다. 이처럼 트랜지스터의 채널 폭이 증가할 경우, 트랜지스터의 전류 전송 능력이 증가될 수 있다. 한편, 트랜지스터의 채널 길이는 소오스 전극과 드레인 전극 사이의 길이로서, 상술한 본 발명의 실시예들에 따르면, 상기 반도체 패턴(110) 또는 상기 게이트 패턴(135)의 길이(도 2의 L)에 상응한다. 따라서, 도 1a 및 도 3a에 도시된 실시예들에서, 상기 채널 길이는 동일하다. More specifically, the channel width of the transistor according to the present invention corresponds to the height (H of FIG. 2) of the gate pattern 135 in contact with the channel region (ie, the semiconductor pattern 110). As described above, when the gate patterns 135 are connected by the local wiring 176, the area of the gate pattern 135 in contact with the channel region is doubled. Thus, the channel width according to this embodiment is approximately twice that of the embodiment shown in FIG. 1A. As such, when the channel width of the transistor increases, the current transfer capability of the transistor may increase. Meanwhile, the channel length of the transistor is a length between the source electrode and the drain electrode, and according to the above-described embodiments of the present invention, the length of the semiconductor pattern 110 or the gate pattern 135 (L in FIG. 2) is increased. Corresponds. Thus, in the embodiments shown in FIGS. 1A and 3A, the channel length is the same.

이 실시예에 따르면, 상기 불순물 패턴들(150) 중의 하나는, 앞선 실시예와 동일하게, 상기 상부 배선(180)에 접속되는 반면, 다른 하나의 불순물 패턴(150)은 그 상부에 배치되는 소정의 정보 저장 장치(190)에 연결된다. 상기 정보 저장 장치(190)는, 도 3b에 도시한 것처럼, 하부 전극(192), 상부 전극(196) 및 이들 사이에 개재된 유전막(194)을 구비하는 디램의 셀 커패시터(DRAM cell capacitor)일 수 있다. According to this embodiment, one of the impurity patterns 150 is connected to the upper wiring 180 in the same manner as in the previous embodiment, while the other impurity pattern 150 is disposed above the predetermined impurity pattern 150. Is connected to the information storage device 190 of the. The information storage device 190 is a DRAM cell capacitor having a lower electrode 192, an upper electrode 196, and a dielectric film 194 interposed therebetween, as shown in FIG. 3B. Can be.

본 발명의 변형된 실시예들에 따르면, 상기 정보 저장 장치(190)는 자기램(magnetic random access memory; MRAM), 강유전램(ferroelectric RAM; FeRAM ) 및 상변환램(phase-change RAM; PRAM)에서 정보 저장을 위한 구조로 사용되는 자기터널접합(magnetic tunnel junction; MTJ), 강유전체 커패시터(ferroelectric capacitor) 및 상변환 저항체(phase-change resistor)일 수도 있다. According to modified embodiments of the present invention, the information storage device 190 may include a magnetic random access memory (MRAM), a ferroelectric RAM (FeRAM), and a phase-change RAM (PRAM). It may be a magnetic tunnel junction (MTJ), a ferroelectric capacitor, and a phase-change resistor used as a structure for storing information.

도 4a 내지 도 10a는 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 평면도들이고, 도 4b 내지 도 10b는 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 사시도들이다. 4A through 10A are plan views illustrating a method of manufacturing a semiconductor device in accordance with an embodiment of the present invention, and FIGS. 4B through 10B are perspective views illustrating a method of manufacturing a semiconductor device in accordance with an embodiment of the present invention. admit.

도 4a 및 도 4b를 참조하면, 반도체기판(100) 상에 마스크막(210)을 형성한다. 상기 마스크막(210)은 실리콘 산화막, 실리콘 질화막, 실리콘 산화질화막 및 다결정 실리콘막 중에서 선택된 적어도 한가지로 형성할 수 있다. 본 발명의 실시예들에 따르면, 상기 마스크막(210)은 차례로 적층된 실리콘 산화막 및 실리콘 질화막이다. 4A and 4B, a mask film 210 is formed on the semiconductor substrate 100. The mask layer 210 may be formed of at least one selected from a silicon oxide film, a silicon nitride film, a silicon oxynitride film, and a polycrystalline silicon film. According to the exemplary embodiments of the present invention, the mask film 210 is a silicon oxide film and a silicon nitride film sequentially stacked.

이후, 상기 마스크막(210) 및 상기 반도체기판(100)을 패터닝하여, 예비 활성 패턴(200)을 정의하는 소자분리 트렌치(102)를 형성한다. 상기 예비 활성 패턴(200)은 후속 공정을 통해 트랜지스터들이 형성되는 영역으로, 복수개의 채널 영역들(201), 복수개의 연결 영역들(202) 및 복수개의 게이트 영역들(203)로 구성된다. 상기 채널 영역들(201)은 일 방향(예를 들면, 종 방향)을 따라 배열되고, 상기 연결 영역들(202)은 상기 채널 영역들(201) 사이에 배치되고, 상기 게이트 영역들(203)은 타 방향(예를 들면, 횡 방향)을 따라 상기 채널 영역들(201)의 좌우에 배 치된다. 즉, 한 개의 채널 영역의 양측에는 한 쌍의 연결 영역들(202)과 이들에 수직한 한 쌍의 게이트 영역들(203)이 배치된다. Subsequently, the mask layer 210 and the semiconductor substrate 100 are patterned to form an isolation trench 102 defining a preliminary active pattern 200. The preliminary active pattern 200 is a region where transistors are formed through a subsequent process, and includes a plurality of channel regions 201, a plurality of connection regions 202, and a plurality of gate regions 203. The channel regions 201 are arranged along one direction (eg, longitudinal direction), the connection regions 202 are disposed between the channel regions 201, and the gate regions 203 Are arranged on the left and right sides of the channel regions 201 along the other direction (eg, the transverse direction). That is, a pair of connection regions 202 and a pair of gate regions 203 perpendicular thereto are disposed at both sides of one channel region.

상기 소자분리 트렌치(102)를 형성하는 단계는 이방성 식각의 방법으로 실시하며, 상기 마스크막(210)은 이 식각 공정에서 식각 마스크로 사용될 수도 있다. 또한, 상기 마스크막(210)은 후속 평탄화 식각 단계들에서 식각정지막(etch stop layer)으로 사용될 수도 있다(도 5b 및 도 8b 참조). 상기 마스크막(210)의 두께는 이러한 식각 마스크 및 식각정지막으로 사용되는 동안 리세스되는 두께를 고려하여 결정하는 것이 바람직하다. 본 발명에 따르면, 상기 마스크막(210)은 대략 200 내지 3000Å의 두께로 형성될 수 있다. The forming of the isolation trench 102 may be performed by an anisotropic etching method, and the mask layer 210 may be used as an etching mask in this etching process. In addition, the mask layer 210 may be used as an etch stop layer in subsequent planar etching steps (see FIGS. 5B and 8B). The thickness of the mask layer 210 may be determined in consideration of the thickness of the mask layer 210 that is recessed while being used as the etching mask and the etch stop layer. According to the present invention, the mask film 210 may be formed to a thickness of about 200 to 3000Å.

도 5a 및 도 5b를 참조하면, 상기 예비 활성 패턴(200)이 형성된 결과물 상에 소자분리막을 형성한 후, 상기 마스크막(210)의 상부면이 노출될 때까지 상기 소자분리막을 평탄화 식각한다. 그 결과, 상기 예비 활성 패턴(200)의 둘레에는, 상기 소자분리 트렌치(102)를 채우는 소자분리막 패턴(105)이 형성된다. Referring to FIGS. 5A and 5B, after forming an isolation layer on a resultant material on which the preliminary active pattern 200 is formed, the isolation layer is planarized and etched until the upper surface of the mask layer 210 is exposed. As a result, the device isolation layer pattern 105 filling the device isolation trench 102 is formed around the preliminary active pattern 200.

본 발명의 실시예들에 따르면, 상기 소자분리막은 실리콘 산화막을 사용하여 형성하는 것이 바람직한데, 실리콘 질화막, 다결정 실리콘막, 에스오지막(spin-on-glass layer; SOG Layer) 등이 더 사용될 수도 있다. 또한, 상기 이방성 식각 공정에서 발생한 식각 손상을 치유하기 위해, 상기 소자분리막을 형성하기 전에 열산화 공정을 더 실시할 수도 있다. 이러한 열산화 공정에 의해, 상기 소자분리 트렌치(102)의 내벽에는 실리콘 산화막(도시하지 않음)이 형성된다. 이에 더하여, 불순물의 침투에 따른 트랜지스터의 특성 변화를 방지하기 위해, 상기 소자분리막을 형성 하기 전에, 확산 방지막(도시하지 않음)을 더 형성할 수도 있다. 상기 확산 방지막은 화학 기상 증착을 통해 형성되는 실리콘 질화막인 것이 바람직하다. According to embodiments of the present invention, the device isolation film is preferably formed using a silicon oxide film, and a silicon nitride film, a polycrystalline silicon film, a spin-on-glass layer (SOG Layer), or the like may be further used. . In addition, in order to cure the etching damage generated in the anisotropic etching process, a thermal oxidation process may be further performed before forming the device isolation layer. By the thermal oxidation process, a silicon oxide film (not shown) is formed on an inner wall of the device isolation trench 102. In addition, a diffusion barrier layer (not shown) may be further formed before the device isolation layer is formed in order to prevent a change in characteristics of the transistor due to impurity penetration. The diffusion barrier layer is preferably a silicon nitride film formed through chemical vapor deposition.

한편, 본 발명에 따르면, 트랜지스터의 채널로 사용되는 상기 채널 영역들(201)은 통상적인 평판형 트랜지스터 구조에 비해, 상기 소자분리막(105)과 접하는 면적이 최소화된다. 따라서, 상기 열산화 공정 또는 확산 방지막 형성 공정 등은 선택적으로 생략될 수도 있다. On the other hand, according to the present invention, the area of the channel regions 201 used as the channel of the transistor is in contact with the device isolation layer 105 is minimized, compared to the conventional planar transistor structure. Therefore, the thermal oxidation process, the diffusion barrier film forming process, or the like may optionally be omitted.

도 6a 및 도 6b를 참조하면, 상기 예비 활성 패턴(200) 상에 상기 게이트 영역들(203)을 노출시키는 포토레지스트 패턴을 형성한다. 이후, 상기 포토레지스트 패턴을 식각 마스크로 사용하여 노출된 게이트 영역들(203)에서 상기 마스크막(210) 및 상기 예비 활성 패턴(200)을 식각한다. 그 결과, 상기 포토레지스트 패턴의 아래에는 상기 채널 영역들(201)과 상기 연결 영역들(202)이 교대로 배치되는 활성 패턴(205) 및 상기 마스크막(210)의 식각 결과물인 마스크 패턴(215)이 형성된다. 또한, 상기 활성 패턴(205)과 상기 소자분리막 패턴(105) 사이에는 상기 채널 영역(201)의 측벽을 노출시키는 리세스된 게이트 영역(203')이 형성된다. 이후, 상기 포토레지스트 패턴을 제거하여 상기 마스크 패턴(215)의 상부면을 노출시킨다.6A and 6B, a photoresist pattern exposing the gate regions 203 is formed on the preliminary active pattern 200. Thereafter, the mask layer 210 and the preliminary active pattern 200 are etched in the exposed gate regions 203 using the photoresist pattern as an etching mask. As a result, a mask pattern 215 that is an etching result of the active pattern 205 and the mask layer 210 in which the channel regions 201 and the connection regions 202 are alternately disposed below the photoresist pattern. ) Is formed. In addition, a recessed gate region 203 ′ may be formed between the active pattern 205 and the device isolation layer pattern 105 to expose sidewalls of the channel region 201. Thereafter, the photoresist pattern is removed to expose the top surface of the mask pattern 215.

상기 리세스된 게이트 영역(203')의 깊이는 본 발명에 따른 트랜지스터의 채널 폭(channel width, H)을 결정한다. 상기 채널 폭은 전류 전송 능력과 같은 트랜지스터의 전기적 특성에 영향을 주는 공정 파라미터이므로, 큰 것이 바람직하다. 종래 기술에서 설명한 것처럼, 통상적인 평판형 트랜지스터(planar transistor)를 구비하는 반도체 장치의 경우, 상기 채널 폭의 증가는 집적도의 감소를 가져오는 단위 셀 면적의 증가로 이어지기 때문에 제한적이다. 반면, 본 발명의 실시예들에 따르면, 상기 채널 폭은 상기 리세스된 게이트 영역(203')에 의해 노출되는 채널 영역(201)의 높이에 해당한다. 따라서, 상기 리세스된 게이트 영역(203')의 깊이를 증가시킴으로써, 셀 면적의 증가없이 상기 트랜지스터의 채널 폭을 증가시킬 수 있다. 결과적으로, 본 발명은 종래 기술에서와 같은 제한을 받지 않는다. The depth of the recessed gate region 203 ′ determines the channel width H of the transistor according to the invention. The channel width is preferably large because it is a process parameter that affects the electrical characteristics of the transistor, such as the current carrying capability. As described in the prior art, in the case of a semiconductor device having a conventional planar transistor, the increase in the channel width is limited because it leads to an increase in the unit cell area resulting in a decrease in the degree of integration. On the other hand, according to embodiments of the present invention, the channel width corresponds to the height of the channel region 201 exposed by the recessed gate region 203 '. Thus, by increasing the depth of the recessed gate region 203 ', the channel width of the transistor can be increased without increasing the cell area. As a result, the present invention is not limited as in the prior art.

이후, 상기 리세스된 게이트 영역(203')을 통해 노출되는 반도체기판(100) 상에, 트랜지스터의 게이트 절연막으로 사용되는 게이트 절연막 패턴(125)을 형성한다. 본 발명의 일 실시예에 따르면, 상기 게이트 절연막 패턴(125)은 열산화 공정을 통해 형성되는 실리콘 산화막일 수 있다. 이 경우, 상기 게이트 절연막 패턴(125)은 상기 활성 패턴(205)의 노출되는 측벽(즉, 상기 채널 영역들(201)의 측면) 및 상기 리세스된 게이트 영역(203')의 바닥면에 형성된다. 한편, 상기 리세스된 게이트 영역(203')을 형성하기 위한 식각 공정에서 발생된 식각 손상은 상기 열산화 공정에 의해, 치유될 수 있다. Thereafter, a gate insulating layer pattern 125 used as a gate insulating layer of the transistor is formed on the semiconductor substrate 100 exposed through the recessed gate region 203 ′. According to an embodiment of the present invention, the gate insulating layer pattern 125 may be a silicon oxide layer formed through a thermal oxidation process. In this case, the gate insulating layer pattern 125 is formed on the exposed sidewall of the active pattern 205 (ie, the side surfaces of the channel regions 201) and the bottom surface of the recessed gate region 203 ′. do. Meanwhile, the etching damage generated in the etching process for forming the recessed gate region 203 'may be cured by the thermal oxidation process.

도 7a 및 도 7b를 참조하면, 상기 게이트 절연막 패턴(125)이 형성된 결과물 상에 게이트 도전막(130)을 형성한다. 상기 게이트 도전막(130)은 다결정 실리콘, 구리, 알루미늄, 텅스텐, 탄탈륨, 티타늄, 텅스텐 질화막, 탄탈륨 질화막, 티타늄 질화막, 텅스텐 실리사이드 및 코발트 실리사이드 중에서 선택된 적어도 한가지 물질로 형성될 수 있으며, 이를 형성하는 방법으로는 화학 기상 증착 기술이 사용될 수 있다. 상기 게이트 도전막(130)을 구리로 형성하는 경우에는, 전기 도금 (electroplating) 기술이 사용될 수 있다. Referring to FIGS. 7A and 7B, a gate conductive layer 130 is formed on a resultant product on which the gate insulating layer pattern 125 is formed. The gate conductive layer 130 may be formed of at least one material selected from polycrystalline silicon, copper, aluminum, tungsten, tantalum, titanium, tungsten nitride, tantalum nitride, titanium nitride, tungsten silicide and cobalt silicide, and a method of forming the gate conductive layer 130 Chemical vapor deposition techniques may be used. When the gate conductive layer 130 is formed of copper, an electroplating technique may be used.

플래시 메모리의 제조 방법에 대한 본 발명의 일 실시예에 따르면, 상기 게이트 도전막(130)은 차례로 적층된 부유 게이트 도전막(131), 게이트 층간절연막(132) 및 제어 게이트 도전막(133)으로 이루어질 수 있다. 상기 부유 게이트 도전막(131) 및 제어 게이트 도전막(133)은 다결정 실리콘으로 형성되고, 상기 게이트 층간절연막(132)은 실리콘 질화막을 포함하는 절연막으로 형성될 수 있다. 바람직하게는, 상기 게이트 층간절연막(132)은 차례로 적층된 실리콘 산화막-실리콘 질화막-실리콘 산화막으로 형성된다. According to the exemplary embodiment of the present invention, the gate conductive layer 130 may include a floating gate conductive layer 131, a gate interlayer insulating layer 132, and a control gate conductive layer 133 that are sequentially stacked. Can be done. The floating gate conductive layer 131 and the control gate conductive layer 133 may be formed of polycrystalline silicon, and the gate interlayer insulating layer 132 may be formed of an insulating layer including a silicon nitride layer. Preferably, the gate interlayer insulating film 132 is formed of a silicon oxide film-silicon nitride film-silicon oxide film sequentially stacked.

도 8a 및 도 8b를 참조하면, 상기 마스크 패턴(215) 및 상기 소자분리막 패턴(105)이 노출될 때까지 상기 게이트 도전막(130)을 평탄화 식각하여, 상기 리세스된 게이트 영역들(203')을 채우는 게이트 패턴들(135)을 형성한다. 8A and 8B, the gate conductive layer 130 is planarized and etched until the mask pattern 215 and the device isolation layer pattern 105 are exposed, and thus the recessed gate regions 203 ′ are formed. ) To form gate patterns 135.

본 발명에 따르면, 상기 채널 영역(201)에 대한 식각 손상을 방지하기 위해, 상기 평탄화 식각은 상기 마스크 패턴(215)이 제거되지 않는 한도 내에서 실시한다. 바람직하게는 상기 평탄화 식각은 화학적 기계적 연마(chemical mechanical polishing; CMP) 기술을 사용하여 실시된다. According to the present invention, the planarization etching is performed to the extent that the mask pattern 215 is not removed in order to prevent etching damage to the channel region 201. Preferably the planarization etch is carried out using chemical mechanical polishing (CMP) technology.

상기 게이트 패턴들(135)은 차례로 적층된 부유 게이트 패턴(136), 게이트 층간절연막 패턴(137) 및 제어 게이트 패턴(138)으로 구성된다. 상기 게이트 층간절연막 패턴(137)은 상기 제어 게이트 패턴(138)의 측면 및 하부면에 접하도록 형성되고, 상기 부유 게이트 패턴(136)은 상기 게이트 층간절연막 패턴(137)의 외측면 및 하부면에 접촉하도록 형성된다. 상기 부유 게이트 패턴(136)은 상기 소자분 리막 패턴(105) 및 상기 게이트 절연막 패턴(125)에 의해 둘러싸인다. 상기 게이트 절연막 패턴(125)은 상기 부유 게이트 패턴(136)과 상기 채널 영역(201) 그리고 상기 부유 게이트 패턴(136)과 상기 반도체기판(100) 사이에 개재된다. The gate patterns 135 include a floating gate pattern 136, a gate interlayer insulating layer pattern 137, and a control gate pattern 138 that are sequentially stacked. The gate interlayer insulating layer pattern 137 is formed to contact the side and bottom surfaces of the control gate pattern 138, and the floating gate pattern 136 is formed on the outer and lower surfaces of the gate interlayer insulating layer pattern 137. It is formed to be in contact. The floating gate pattern 136 is surrounded by the isolation layer pattern 105 and the gate insulating layer pattern 125. The gate insulating layer pattern 125 is interposed between the floating gate pattern 136 and the channel region 201 and between the floating gate pattern 136 and the semiconductor substrate 100.

도 9a 및 도 9b를 참조하면, 상기 게이트 패턴들(135)이 형성된 결과물 상에 하부 층간절연막(도 1b 및 도 1c의 162 참조)을 형성한 후, 이를 패터닝하여 상기 게이트 패턴들(135)의 상부면을 노출시키는 게이트 콘택홀들을 형성한다. 이어서, 상기 게이트 콘택홀들을 통해 상기 게이트 패턴들(135)에 접속하는 하부 배선들(170)을 형성한다. 9A and 9B, a lower interlayer insulating film (see 162 of FIGS. 1B and 1C) is formed on a resultant product on which the gate patterns 135 are formed, and then patterned to form the lower interlayer insulating layer 135. Gate contact holes are formed to expose the top surface. Subsequently, lower interconnections 170 may be formed to connect the gate patterns 135 through the gate contact holes.

한편, 반도체 장치의 소모 전력 감소 및 동작 속도의 증가를 위해, 상기 하부 배선들(170)은 금속성 물질로 형성되는 것이 바람직하다. 예를 들면, 상기 하부 배선들(170)은 알루미늄, 구리 및 텅스텐 중에서 선택된 적어도 한가지 물질로 형성될 수 있다. Meanwhile, in order to reduce power consumption and increase an operating speed of the semiconductor device, the lower interconnections 170 may be formed of a metallic material. For example, the lower interconnections 170 may be formed of at least one material selected from aluminum, copper, and tungsten.

본 발명의 일 실시예에 따르면, 상기 하부 배선(170)은 상기 게이트 콘택홀을 채우는 게이트 플러그들(172) 및 상기 게이트 플러그들(172)을 연결하는 게이트 라인들(174)로 구성된다. 본 발명의 다른 실시예에 따르면, 상기 하부 층간절연막의 두께가 얇을 경우, 상기 하부 배선(170)은 와이어링 공정(wiring process)을 통해 형성될 수 있다. 이 경우, 상기 게이트 플러그들(172) 및 상기 게이트 라인들(174)은 일체를 이루면서 동시에 형성된다. According to an exemplary embodiment, the lower interconnection 170 may include gate plugs 172 filling the gate contact hole and gate lines 174 connecting the gate plugs 172. According to another embodiment of the present invention, when the thickness of the lower interlayer insulating film is thin, the lower wiring 170 may be formed through a wiring process. In this case, the gate plugs 172 and the gate lines 174 are integrally formed at the same time.

상술한 플래시 메모리에 관한 실시예에 따르면, 상기 하부 배선(170)(특히, 상기 게이트 플러그들(172))은 상기 제어 게이트 패턴(138)에 접속된다. 이 경우, 상기 부유 게이트 패턴(136)은 상기 소자분리막 패턴(105), 게이트 절연막 패턴(125) 및 하부 층간절연막에 의해 전기적으로 고립된다. According to the above-described embodiment of the flash memory, the lower wiring 170 (particularly, the gate plugs 172) is connected to the control gate pattern 138. In this case, the floating gate pattern 136 is electrically isolated by the device isolation layer pattern 105, the gate insulation layer pattern 125, and the lower interlayer insulation layer.

또한, 상기 활성 패턴(205)의 양측에 배치되는 게이트 패턴들(135)은 서로 다른 하부 배선들(170)에 의해 연결된다. 즉, 상기 활성 패턴(205)의 좌측에 배치되는 게이트 패턴들(135)을 연결하는 하부 배선(170)은 그 우측에 배치되는 게이트 패턴들(135)을 연결하는 하부 배선(170)과 전기적으로 분리된다. 이 경우, 상기 하부 배선들(170)은, 도 9b에 도시한 것처럼, 상기 게이트 패턴들(135) 사이에 개재되는 상기 소자분리막 패턴들(105)의 상부를 가로지른다. In addition, the gate patterns 135 disposed on both sides of the active pattern 205 are connected by different lower interconnections 170. That is, the lower wiring 170 connecting the gate patterns 135 disposed on the left side of the active pattern 205 is electrically connected to the lower wiring 170 connecting the gate patterns 135 disposed on the right side of the active pattern 205. Are separated. In this case, the lower interconnections 170 cross the upper portions of the device isolation layer patterns 105 interposed between the gate patterns 135, as shown in FIG. 9B.

도 10a 및 도 10b를 참조하면, 상기 하부 배선들(170)이 형성된 결과물 상에 상부 층간절연막(도 1b 및 도 1c의 164)을 형성한 후, 이를 패터닝하여 상기 연결 영역(202)을 노출시키는 소오스/드레인 콘택홀들(도 11의 168)을 형성한다. 이어서, 상기 소오스/드레인 콘택홀들(168)을 통해 노출되는 상기 연결 영역들(202)에 소오스/드레인 전극(도 11의 150)을 형성한다. 10A and 10B, an upper interlayer insulating film 164 of FIGS. 1B and 1C is formed on a resultant product on which the lower interconnections 170 are formed, and then patterned to expose the connection region 202. Source / drain contact holes (168 of FIG. 11) are formed. Subsequently, a source / drain electrode 150 of FIG. 11 is formed in the connection regions 202 exposed through the source / drain contact holes 168.

상기 소오스/드레인 전극(150)은 상기 채널 영역(201)과 다른 도전형의 불순물들(impurities)을 고농도로 함유하는 불순물 영역(doped region)인 것이 바람직하다. 상기 불순물 영역들(150)은 상기 소오스/드레인 콘택홀들(168)을 갖는 상기 상부 층간절연막(164)을 이온 주입 마스크로 사용하는 이온 주입 공정을 통해 형성될 수 있다. The source / drain electrode 150 may be a doped region containing a high concentration of impurities of a conductivity type different from the channel region 201. The impurity regions 150 may be formed through an ion implantation process using the upper interlayer insulating layer 164 having the source / drain contact holes 168 as an ion implantation mask.

이후, 상기 소오스/드레인 전극(150)에 접속하는 상부 배선들(180)을 형성한다. 상기 상부 배선들(180) 역시 낮은 비저항을 갖는 금속성 물질로 형성되는 것이 바람직하다. 본 발명의 일 실시예에 따르면, 상기 상부 배선들(180)은 상기 소오스/드레인 콘택홀(168)들을 채우는 콘택 플러그들(182) 및 상기 콘택 플러그들(182)을 연결하는 소오스/드레인 라인들(184)로 구성된다. Thereafter, upper interconnections 180 are formed to connect the source / drain electrodes 150. The upper interconnections 180 may also be formed of a metallic material having a low specific resistance. According to an embodiment of the present disclosure, the upper interconnections 180 may include contact plugs 182 filling the source / drain contact holes 168 and source / drain lines connecting the contact plugs 182. 184.

도 11은 본 발명의 변형된 실시예에 따른 소오스/드레인 전극(150)의 형성 방법을 설명하기 위한 공정 단면도이다. 11 is a cross-sectional view illustrating a method of forming the source / drain electrode 150 according to a modified embodiment of the present invention.

도 11을 참조하면, 상기 소오스/드레인 전극(150)을 형성하는 단계는 상기 연결 영역들(202)에 소정 깊이의 콘택홀들을 형성한 후, 상기 콘택홀들을 통해 노출되는 상기 연결 영역들(202)의 내측벽에 불순물들을 주입하는 단계를 더 포함할 수 있다. 상기 콘택홀들은 상기 상부 층간절연막(164)을 식각 마스크로 사용하여, 상기 소오스/드레인 콘택홀들(168)을 통해 노출되는 상기 연결 영역들(202)을 이방성 식각함으로써 형성된다. Referring to FIG. 11, the forming of the source / drain electrode 150 may include forming contact holes having a predetermined depth in the connection regions 202 and then exposing the connection regions 202 exposed through the contact holes. Injecting impurities into the inner wall of the) may be further included. The contact holes are formed by anisotropically etching the connection regions 202 exposed through the source / drain contact holes 168 using the upper interlayer insulating layer 164 as an etching mask.

이 실시예에 따르면, 상기 불순물을 주입하는 단계는 이온 주입 공정 또는 확산 공정 등을 사용할 수 있다. 바람직하게는, 상기 불순물을 주입하는 단계는 불순물의 농도가 높은 다결정 실리콘 플러그(highly doped polysilicon plug)로 상기 콘택홀들을 채우는 단계를 포함할 수도 있다. 이 경우, 상기 다결정 실리콘 플러그에 함유된 불순물들은 확산되어, 상기 소오스/드레인 전극(150)으로 사용되는 불순물 영역을 형성한다. 도시된 것처럼, 상기 상부 배선(180)을 구성하는 상기 콘택 플러그(182)는 상기 다결정 실리콘 플러그로 대체될 수도 있다. According to this embodiment, the implanting of impurities may use an ion implantation process or a diffusion process. Preferably, injecting the impurities may include filling the contact holes with a highly doped polysilicon plug having a high concentration of impurities. In this case, impurities contained in the polycrystalline silicon plug are diffused to form an impurity region used as the source / drain electrode 150. As shown, the contact plug 182 constituting the upper interconnection 180 may be replaced with the polycrystalline silicon plug.

도 12는 본 발명의 또다른 변형된 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 사시도이다. 보다 구체적으로는, 이 실시예는 부유 트랩형 플래시 메모리의 제조 방법에 적용될 수 있다.12 is a perspective view illustrating a method of manufacturing a semiconductor device in accordance with another modified embodiment of the present invention. More specifically, this embodiment can be applied to the manufacturing method of the floating trap type flash memory.

도 12를 참조하면, 도 6a 및 도 6b에서 설명한 게이트 절연막 패턴(125)을 형성하는 단계는 화학 기상 증착 기술을 사용하여 형성될 수도 있다. 이 경우, 상기 게이트 절연막 패턴(125)은 실리콘 산화막, 실리콘 질화막 및 고유전막들 중에서 선택된 적어도 한가지로 형성될 수 있다. 또한, 상기 채널 영역(201)의 식각 손상을 치유하기 위한 열처리 공정이 더 실시될 수도 있다.Referring to FIG. 12, the forming of the gate insulating layer pattern 125 described with reference to FIGS. 6A and 6B may be formed using a chemical vapor deposition technique. In this case, the gate insulating layer pattern 125 may be formed of at least one selected from a silicon oxide layer, a silicon nitride layer, and a high dielectric layer. In addition, a heat treatment process may be further performed to heal the etching damage of the channel region 201.

부유 트랩형 플래시 메모리에 관한 실시예에 따르면, 상기 게이트 절연막 패턴(125)은 차례로 적층된 실리콘 산화막-실리콘 질화막-실리콘 산화막으로 이루어질 수 있다. 이 실시예에서, 상기 실리콘 질화막은 트랩 사이트들이 풍부하기 때문에, 정보 저장을 위한 구조물로 이용될 수 있다. According to the exemplary embodiment of the floating trap type flash memory, the gate insulating layer pattern 125 may be formed of a silicon oxide layer, a silicon nitride layer, and a silicon oxide layer that are sequentially stacked. In this embodiment, since the silicon nitride film is rich in trap sites, it can be used as a structure for storing information.

한편, 화학 기상 증착 기술을 사용하여 형성되는 물질막은 결과물(resultant structure)의 전면에 형성되기 때문에, 상기 게이트 절연막 패턴(125)은 상기 소자분리막 패턴(105)과 상기 게이트 패턴(135) 사이 및 상기 마스크 패턴(215)과 상기 게이트 패턴(135) 사이에도 형성될 수 있다. On the other hand, since the material film formed using the chemical vapor deposition technique is formed on the entire surface of the resultant structure, the gate insulating film pattern 125 is between the device isolation film pattern 105 and the gate pattern 135 and the It may also be formed between the mask pattern 215 and the gate pattern 135.

도 13은 본 발명의 일 실시예에 따른 플래시 메모리의 셀 어레이는 도시하는 회로도이다. 13 is a circuit diagram illustrating a cell array of a flash memory according to an embodiment of the present invention.

도 13을 참조하면, 복수개의 비트라인들(BL1, BL2, BL3, BL4, BL5)이 복수개의 워드 라인들(WL1, WL2, WL3, WL4)을 가로지르면서, 셀 트랜지스터들의 소오스/드레인 전극들을 연결한다. 상기 워드 라인들(WL1, WL2, WL3, WL4)은 셀 트랜지스터의 게이트 전극들을 연결한다. Referring to FIG. 13, a plurality of bit lines BL1, BL2, BL3, BL4, and BL5 cross the plurality of word lines WL1, WL2, WL3, and WL4, and source / drain electrodes of the cell transistors. Connect. The word lines WL1, WL2, WL3, and WL4 connect gate electrodes of a cell transistor.

본 발명의 일 실시예에 따르면, 플래시 메모리의 셀 트랜지스터는 핫 캐리어 인젝션(Hot Carrier Injection)이 이용하여 프로그램(program)되고, 에프엔 터널링(Fowler Nordheim tunneling; FN tunneling)이 이용하여 이레이즈(erase)된다. 보다 구체적으로, 제 2 워드 라인(WL2), 제 2 비트 라인(BL2) 및 제 3 비트 라인(BL3)에 의해 선택되는 소정의 셀 트랜지스터(A)를 고려하면, 프로그램 동작을 위해 선택된 워드라인(WL2)에는 프로그램 전압(VPGM)을 인가하고 선택되지 않은 워드라인들(WL1, WL3, WL4)에는 접지 전압을 인가한다. 이때, 상기 제 1 및 제 2 비트 라인들(BL1, BL2)에는 접지 전압을 인가하고, 상기 제 3 내지 제 5 비트 라인들(BL3, BL4, BL5)에는 드레인 전압(VD)을 인가한다. 이때, 상기 프로그램 전압(VPGM)은 대략 12 볼트이고, 상기 드레인 전압(VD)은 대략 5 볼트인 것이 바람직하다. According to an embodiment of the present invention, a cell transistor of a flash memory is programmed using Hot Carrier Injection and erased using Fowler Nordheim tunneling (FN tunneling). do. More specifically, in consideration of the predetermined cell transistor A selected by the second word line WL2, the second bit line BL2, and the third bit line BL3, the selected word line for the program operation ( The program voltage V PGM is applied to WL2, and the ground voltage is applied to the unselected word lines WL1, WL3, and WL4. In this case, a ground voltage is applied to the first and second bit lines BL1 and BL2, and a drain voltage V D is applied to the third to fifth bit lines BL3, BL4, and BL5. In this case, the program voltage V PGM is approximately 12 volts, and the drain voltage V D is approximately 5 volts.

이 실시예에서, 이레이즈 동작을 위해서는, 상기 선택된 워드라인(WL2)에는 접지 전압을 인가하고 기판(Bulk)에는 소거 전압(VERASE)을 인가하고, 비트 라인들(BL1, BL2, BL3, BL4, BL5)은 전기적으로 고립(float)시킨다. 이때, 선택되지 않은 워드라인들(WL1, WL3, WL4)에는 상기 소거 전압(VERASE)을 인가함으로써, 선택되지 않은 셀들의 소거를 방지할 수 있다. 상기 소거 전압(VERASE)은 대략 15 내지 20 볼트일 수 있다. In this embodiment, for an erase operation, a ground voltage is applied to the selected word line WL2, an erase voltage V ERASE is applied to the substrate bulk, and bit lines BL1, BL2, BL3, and BL4 are applied. , BL5) electrically floats. In this case, the erase voltage V ERASE may be applied to the unselected word lines WL1, WL3, and WL4, thereby preventing erasing of unselected cells. The erase voltage V ERASE may be approximately 15 to 20 volts.

또한, 읽기 동작을 위해서는, 통상적인 플래시 메모리의 경우와 같이, 선택된 워드라인에 읽기 전압(VREAD)을 인가하고, 소오스 및 드레인 전극에 해당하는 비 트라인들(BL2, BL3)에 각각 접지 전압 및 드레인 전압(VD)을 인가한다. 상기 읽기 전압(VREAD)은 대략 1 내지 3 볼트이고, 상기 드레인 전압(VD)은 대략 0.1 내지 1 볼트일 수 있다. In addition, for a read operation, as in a typical flash memory, a read voltage V READ is applied to a selected word line, and ground voltages are applied to bit lines BL2 and BL3 corresponding to the source and drain electrodes, respectively. And a drain voltage V D is applied. The read voltage V READ may be about 1 to 3 volts, and the drain voltage V D may be about 0.1 to 1 volt.

본 발명의 다른 실시예에 따르면, 플래시 메모리의 셀 트랜지스터는 에프엔 터널링(FN tunneling)이 이용하여 프로그램될 수 있다. 이 경우, 상기 선택된 워드라인(WL2)에는 프로그램 전압(VPGM)을 인가하고 상기 제 2 비트 및 제 3 비트라인들(BL2, BL3) 및 상기 기판(Bulk)에는 접지 전압을 인가한다. 이때, 상기 선택되지 않은 셀 트랜지스터들이 상기 선택된 워드라인(WL2)에 인가되는 프로그램 전압(VPGM) 의해 프로그램되는 것을 방지하기 위해, 선택되지 않은 셀 트랜지스터들에 접속하는 비트라인들(BL1, BL4, BL5)에는 소정의 드레인 전압(VD)이 인가된다. 상기 소거 전압(VERASE)은 대략 15 내지 20 볼트일 수 있다.According to another embodiment of the present invention, the cell transistor of the flash memory may be programmed using FN tunneling. In this case, a program voltage V PGM is applied to the selected word line WL2, and a ground voltage is applied to the second and third bit lines BL2 and BL3 and the substrate bulk. In this case, in order to prevent the unselected cell transistors from being programmed by the program voltage V PGM applied to the selected word line WL2, the bit lines BL1, BL4, A predetermined drain voltage V D is applied to BL5. The erase voltage V ERASE may be approximately 15 to 20 volts.

상술한 플래시 메모리의 셀 트랜지스터의 동작 방법 및 동작 조건은 트랜지스터 구조체의 구조 및 배선 구조들의 특징을 고려하여 다양하게 변형될 수 있다.The operation method and operating conditions of the cell transistor of the flash memory described above may be variously modified in consideration of the structure of the transistor structure and the characteristics of the wiring structures.

본 발명에 따르면, 한 개의 반도체 패턴은 두 개의 트랜지스터들의 채널 영역으로 공유될 수 있다. 이에 더하여, 한 개의 불순물 영역은 두 개 또는 네 개의 트랜지스터들의 소오스/드레인 전극으로 공유될 수 있다. 이에 따라, 반도체 장치의 집적도를 획기적으로 증가시킬 수 있다. According to the present invention, one semiconductor pattern may be shared by the channel region of two transistors. In addition, one impurity region may be shared by the source / drain electrodes of two or four transistors. As a result, the degree of integration of the semiconductor device can be significantly increased.                     

또한, 본 발명에 따르면, 트랜지스터의 게이트 전극은 채널 영역의 측면에 배치되기 때문에, 리세스된 게이트 영역의 깊이(즉, 채널 영역의 높이)를 증가시킴으로써 트랜지스터의 채널 폭을 증가시키는 것이 가능하다. 이 경우, 상술한 반도체 장치의 집적도 증가는 트랜지스터의 채널 폭 감소없이 이루어질 수 있다. 결과적으로, 본 발명에 따르면, 반도체 장치의 집적도를 증가시키면서 더불어 트랜지스터의 특성을 개선할 수 있다.Further, according to the present invention, since the gate electrode of the transistor is disposed on the side of the channel region, it is possible to increase the channel width of the transistor by increasing the depth of the recessed gate region (ie, the height of the channel region). In this case, the above-mentioned increase in the degree of integration of the semiconductor device can be achieved without reducing the channel width of the transistor. As a result, according to the present invention, it is possible to improve the characteristics of the transistor while increasing the degree of integration of the semiconductor device.

Claims (30)

채널 영역들 및 상기 채널 영역들 사이에 배치된 연결 영역들로 구성되면서, 반도체기판의 소정영역에 배치되는 활성 패턴;An active pattern comprising channel regions and connection regions disposed between the channel regions, the active pattern disposed in a predetermined region of the semiconductor substrate; 상기 채널 영역의 양측에 배치된 게이트 패턴들; Gate patterns on both sides of the channel region; 상기 연결 영역의 양측에 배치되어, 상기 게이트 패턴들을 분리하는 소자분리막 패턴;An isolation layer pattern disposed on both sides of the connection region to separate the gate patterns; 상기 게이트 패턴과 상기 반도체기판 및 상기 게이트 패턴과 상기 활성 패턴 사이에 개재된 게이트 절연막 패턴;A gate insulating pattern interposed between the gate pattern and the semiconductor substrate and the gate pattern and the active pattern; 상기 연결 영역들에 형성되는 소오스/드레인 전극들; 및Source / drain electrodes formed in the connection regions; And 상기 게이트 패턴들을 연결하는 하부 배선들을 포함하는 것을 특징으로 하는 반도체 장치.And lower wirings connecting the gate patterns. 제 1 항에 있어서, The method of claim 1, 상기 게이트 패턴은 다결정 실리콘, 구리, 알루미늄, 텅스텐, 탄탈륨, 티타늄, 텅스텐 질화막, 탄탈륨 질화막, 티타늄 질화막, 텅스텐 실리사이드 및 코발트 실리사이드 중에서 선택된 적어도 한가지 물질로 이루어지는 것을 특징으로 하는 반도체 장치.And the gate pattern is made of at least one material selected from polycrystalline silicon, copper, aluminum, tungsten, tantalum, titanium, tungsten nitride, tantalum nitride, titanium nitride, tungsten silicide and cobalt silicide. 제 1 항에 있어서, The method of claim 1, 상기 게이트 패턴은 The gate pattern is 상기 게이트 절연막 패턴에 접하는 부유 게이트 패턴; A floating gate pattern in contact with the gate insulating layer pattern; 상기 부유 게이트 패턴 상에 배치되는 제어 게이트 패턴; 및A control gate pattern disposed on the floating gate pattern; And 상기 부유 게이트 패턴 및 상기 제어 게이트 패턴 사이에 개재되는 게이트 층간절연막 패턴을 포함하되, A gate interlayer insulating film pattern interposed between the floating gate pattern and the control gate pattern; 상기 하부 배선은 상기 제어 게이트 패턴에 전기적으로 접속하는 것을 특징으로 하는 반도체 장치.And the lower wiring is electrically connected to the control gate pattern. 제 3 항에 있어서, The method of claim 3, wherein 상기 부유 게이트 패턴 및 상기 제어 게이트 패턴은 다결정 실리콘으로 이루어지고, The floating gate pattern and the control gate pattern is made of polycrystalline silicon, 상기 게이트 층간절연막 패턴은 차례로 적층된 실리콘 산화막-실리콘 질화막-실리콘 산화막으로 이루어지는 것을 특징으로 하는 반도체 장치.And the gate interlayer insulating film pattern is formed of a silicon oxide film-silicon nitride film-silicon oxide film that is sequentially stacked. 제 1 항에 있어서, The method of claim 1, 상기 게이트 절연막 패턴은 실리콘 산화막, 실리콘 질화막 및 고유전막들 중에서 선택된 적어도 한가지로 이루어지는 것을 특징으로 하는 반도체 장치.And the gate insulating layer pattern is at least one selected from a silicon oxide film, a silicon nitride film, and a high dielectric film. 제 1 항에 있어서, The method of claim 1, 상기 게이트 절연막 패턴은 상기 게이트 패턴과 상기 소자분리막 패턴 사이 로 연장되는 것을 특징으로 하는 반도체 장치.The gate insulating layer pattern extends between the gate pattern and the device isolation layer pattern. 제 1 항에 있어서, The method of claim 1, 상기 소오스/드레인 전극들은 상기 반도체기판의 연결 영역에 형성되는 불순물 영역을 포함하되, The source / drain electrodes include an impurity region formed in a connection region of the semiconductor substrate, 상기 불순물 영역은 상기 채널 영역과 다른 도전형을 갖는 것을 특징으로 하는 반도체 장치.And the impurity region has a conductivity type different from that of the channel region. 제 7 항에 있어서, The method of claim 7, wherein 상기 소오스/드레인 전극은 상기 채널 영역의 상부면보다 낮은 하부면을 가지면서 상기 불순물 영역에 접속하는 플러그 전극을 더 포함하는 반도체 장치.The source / drain electrode may further include a plug electrode having a lower surface lower than an upper surface of the channel region and connected to the impurity region. 제 1 항에 있어서, The method of claim 1, 상기 하부 배선들은 The lower wires 상기 게이트 패턴들에 접속하는 게이트 플러그들; 및Gate plugs connected to the gate patterns; And 상기 게이트 플러그들을 연결하는 게이트 라인을 포함하되, A gate line connecting the gate plugs, 상기 게이트 라인은 상기 활성 패턴에 평행한 방향으로 배치되어 상기 소자분리막 패턴들을 가로지르는 것을 특징으로 하는 반도체 장치.And the gate line is disposed in a direction parallel to the active pattern to cross the device isolation layer patterns. 제 1 항에 있어서, The method of claim 1, 상기 하부 배선들은 The lower wires 상기 게이트 패턴들에 접속하는 게이트 플러그들; 및Gate plugs connected to the gate patterns; And 상기 게이트 플러그들을 연결하는 국부 배선들(local interconnections); 및Local interconnections connecting the gate plugs; And 상기 국부 배선들을 연결하는 게이트 라인들을 구비하되, Gate lines connecting the local wirings, 상기 국부 배선은 상기 채널 영역의 양측에 배치된 한 쌍의 게이트 패턴들에 접속하는 두 개의 게이트 플러그들을 연결하는 것을 특징으로 하는 반도체 장치.And wherein the local wiring connects two gate plugs connected to a pair of gate patterns disposed on both sides of the channel region. 제 1 항에 있어서, The method of claim 1, 상기 하부 배선들을 가로지르면서 상기 소오스/드레인 전극들을 연결하는 상부 배선들을 더 포함하는 반도체 장치.And upper interconnections connecting the source / drain electrodes while crossing the lower interconnections. 제 11 항에 있어서, The method of claim 11, 상기 상부 배선은 상기 소오스/드레인 전극들에 접속하는 콘택 플러그들을 더 구비하는 것을 특징으로 하는 반도체 장치.And the upper wiring further comprises contact plugs connected to the source / drain electrodes. 제 1 항에 있어서, The method of claim 1, 상기 하부 배선들을 가로지르면서 상기 소오스/드레인 전극들의 일부를 연결하는 상부 배선들; 및Upper interconnections connecting some of the source / drain electrodes while crossing the lower interconnections; And 상기 상부 배선들에 의해 연결되지 않은 소오스/드레인 전극들의 각각에 전기적으로 접속하는 정보 저장 구조체를 더 포함하되, Further comprising an information storage structure electrically connected to each of the source / drain electrodes not connected by the upper interconnections, 상기 정보 저장 구조체는 디램 커패시터, 자기터널접합(MTJ), 강유전체 커패시터 및 상변환 저항체 중에서 선택된 한가지인 것을 특징으로 하는 반도체 장치.And the information storage structure is one selected from a DRAM capacitor, a magnetic tunnel junction (MTJ), a ferroelectric capacitor, and a phase change resistor. 반도체기판의 소정영역에 소자분리막 패턴들을 형성하여, 복수개의 채널 영역들, 상기 채널 영역들 사이에 배치된 연결 영역들 및 상기 채널 영역의 좌우에 배치된 게이트 영역들을 구비하는 예비 활성 패턴을 형성하는 단계;Forming device isolation layer patterns in a predetermined region of the semiconductor substrate to form a preliminary active pattern including a plurality of channel regions, connection regions disposed between the channel regions, and gate regions disposed on left and right sides of the channel region; step; 상기 채널 영역보다 낮은 상부면을 갖도록 상기 예비 활성 패턴의 게이트 영역들을 리세스시킴으로써, 상기 채널 영역들 및 상기 연결 영역들로 구성되는 활성 패턴들을 형성하는 단계;Recessing the gate regions of the preliminary active pattern to have a lower top surface than the channel region, thereby forming active patterns consisting of the channel regions and the connection regions; 상기 리세스된 게이트 영역에 의해 노출되는 반도체기판에 게이트 절연막을 형성하는 단계;Forming a gate insulating film on the semiconductor substrate exposed by the recessed gate region; 상기 채널 영역의 양측에 배치되어, 상기 게이트 절연막이 형성된 상기 리세스된 게이트 영역을 채우는 게이트 패턴들을 형성하는 단계; 및Forming gate patterns on both sides of the channel region to fill the recessed gate region in which the gate insulating layer is formed; And 상기 활성 패턴의 연결 영역들에 소오스/드레인 전극들을 형성하는 단계를 포함하는 반도체 장치의 제조 방법. Forming source / drain electrodes in the connection regions of the active pattern. 제 14 항에 있어서, The method of claim 14, 상기 소자분리막 패턴들을 형성하는 단계는Forming the device isolation layer patterns 상기 반도체기판 상에 마스크막을 형성하는 단계;Forming a mask film on the semiconductor substrate; 상기 마스크막 및 상기 반도체기판을 차례로 패터닝하여, 상기 예비 활성 패 턴을 정의하는 소자분리 트렌치를 형성하는 단계;Patterning the mask layer and the semiconductor substrate in order to form an isolation trench defining the preliminary active pattern; 상기 소자분리 트렌치를 채우는 소자분리막을 형성하는 단계; 및Forming a device isolation film filling the device isolation trench; And 상기 마스크막이 노출될 때까지 상기 소자분리막을 평탄화 식각하는 단계를 포함하되, Planarization etching the device isolation layer until the mask layer is exposed; 상기 마스크막은 실리콘 산화막, 실리콘 질화막, 실리콘 산화질화막 및 실리콘막 중에서 선택된 적어도 한가지로 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법. And the mask film is at least one selected from a silicon oxide film, a silicon nitride film, a silicon oxynitride film, and a silicon film. 제 14 항에 있어서, The method of claim 14, 상기 활성 패턴을 형성하는 단계는 Forming the active pattern 상기 활성 패턴을 덮으면서 상기 게이트 영역의 상부면을 노출시키는 마스크 패턴을 형성하는 단계; 및Forming a mask pattern covering the active pattern and exposing an upper surface of the gate region; And 상기 마스크 패턴을 식각 마스크로 사용하여 상기 게이트 영역을 이방성 식각함으로써, 상기 활성 패턴의 측벽을 노출시키는 상기 리세스된 게이트 영역을 형성하는 단계를 포함하되, Anisotropically etching the gate region using the mask pattern as an etch mask to form the recessed gate region that exposes sidewalls of the active pattern, 상기 게이트 영역을 식각하는 단계는 상기 마스크 패턴 및 상기 소자분리막 패턴에 대해 식각 선택성을 갖는 식각 레서피를 사용하여 실시하는 것을 특징으로 하는 반도체 장치의 제조 방법. And etching the gate region using an etching recipe having an etch selectivity with respect to the mask pattern and the device isolation layer pattern. 제 14 항에 있어서, The method of claim 14, 상기 게이트 절연막을 형성하는 단계는 열산화 공정을 실시하여 상기 리세스된 게이트 영역의 하부면 및 상기 활성 패턴의 노출된 측벽에 실리콘 산화막을 형성하는 단계를 포함하는 반도체 장치의 제조 방법. The forming of the gate insulating film may include performing a thermal oxidation process to form a silicon oxide film on a bottom surface of the recessed gate region and exposed sidewalls of the active pattern. 제 14 항에 있어서, The method of claim 14, 상기 게이트 절연막을 형성하는 단계는 화학 기상 증착 공정을 실시하여, 상기 활성 패턴이 형성된 결과물 전면에 실리콘 산화막, 실리콘 질화막 및 고유전막들 중에서 선택된 적어도 한가지를 형성하는 단계를 포함하는 반도체 장치의 제조 방법. The forming of the gate insulating film may include performing a chemical vapor deposition process to form at least one selected from a silicon oxide film, a silicon nitride film, and a high dielectric film on the entire surface of the product on which the active pattern is formed. 제 14 항에 있어서, The method of claim 14, 상기 게이트 패턴을 형성하는 단계는 Forming the gate pattern 상기 게이트 절연막이 형성된 결과물 상에, 상기 리세스된 게이트 영역을 채우는 게이트 도전막을 형성하는 단계; 및Forming a gate conductive film filling the recessed gate region on a resultant product on which the gate insulating film is formed; And 상기 소자분리막 패턴의 상부면이 노출될 때까지 상기 게이트 도전막을 평탄화 식각하여, 상기 채널 영역의 양측에 배치되는 게이트 패턴들을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.And planarizing etching the gate conductive layer until the top surface of the device isolation layer pattern is exposed to form gate patterns disposed on both sides of the channel region. 제 19 항에 있어서, The method of claim 19, 상기 게이트 도전막은 다결정 실리콘, 구리, 알루미늄, 텅스텐, 탄탈륨, 티 타늄, 텅스텐 질화막, 탄탈륨 질화막, 티타늄 질화막, 텅스텐 실리사이드 및 코발트 실리사이드 중에서 선택된 적어도 한가지 물질로 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법. And the gate conductive film is formed of at least one material selected from polycrystalline silicon, copper, aluminum, tungsten, tantalum, titanium, tungsten nitride, tantalum nitride, titanium nitride, tungsten silicide and cobalt silicide. 제 14 항에 있어서, The method of claim 14, 상기 게이트 패턴을 형성하는 단계는Forming the gate pattern 상기 게이트 절연막이 형성된 결과물 상에 상기 리세스된 게이트 영역을 채우는, 부유 게이트 도전막, 게이트 층간절연막 및 제어 게이트 도전막을 차례로 형성하는 단계; 및Sequentially forming a floating gate conductive film, a gate interlayer insulating film, and a control gate conductive film filling the recessed gate region on the resultant formed with the gate insulating film; And 상기 소자분리막 패턴의 상부면이 노출될 때까지 상기 제어 게이트 도전막, 상기 게이트 층간절연막 및 상기 부유 게이트 도전막을 평탄화 식각하여, 상기 리세스된 게이트 영역을 차례로 채우는 부유 게이트 패턴, 게이트 층간절연막 패턴 및 제어 게이트 패턴을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.A floating gate pattern, a gate interlayer insulating layer pattern which sequentially fills the recessed gate region by planarizing etching of the control gate conductive layer, the gate interlayer insulating layer, and the floating gate conductive layer until the upper surface of the device isolation layer pattern is exposed; Forming a control gate pattern. 제 14 항에 있어서, The method of claim 14, 상기 게이트 패턴을 형성한 후, 상기 게이트 패턴들을 연결하는 하부 배선들을 형성하는 단계를 더 포함하되, After forming the gate pattern, further comprising forming lower wirings connecting the gate patterns, 상기 하부 배선을 형성하는 단계는 Forming the lower wiring 상기 게이트 패턴들에 접속하는 게이트 플러그들을 형성하는 단계; 및Forming gate plugs connecting the gate patterns; And 상기 활성 패턴에 평행한 방향으로 배치되어 상기 게이트 플러그들을 연결하는 게이트 라인을 형성하는 단계를 포함하는 반도체 장치의 제조 방법. Forming a gate line arranged in a direction parallel to the active pattern to connect the gate plugs. 제 21 항에 있어서,The method of claim 21, 상기 게이트 패턴을 형성한 후, 상기 게이트 패턴들을 연결하는 하부 배선들을 형성하는 단계를 더 포함하되, After forming the gate pattern, further comprising forming lower wirings connecting the gate patterns, 상기 하부 배선을 형성하는 단계는 Forming the lower wiring 상기 제어 게이트 패턴들에 접속하는 게이트 플러그들을 형성하는 단계; 및Forming gate plugs connecting the control gate patterns; And 상기 소자분리막 패턴들을 가로지르면서 상기 게이트 플러그들을 연결하는 게이트 라인을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.And forming a gate line connecting the gate plugs to cross the device isolation layer patterns. 제 22 항에 있어서, The method of claim 22, 상기 게이트 라인을 형성하기 전에, Before forming the gate line, 상기 채널 영역의 좌우에 배치된 한 쌍의 게이트 패턴들에 접속하는 게이트 플러그들을 연결하는 국부 배선들(local interconnections)을 형성하는 단계를 더 포함하는 반도체 장치의 제조 방법.Forming local interconnections connecting the gate plugs connected to the pair of gate patterns disposed on the left and right of the channel region. 제 14 항에 있어서, The method of claim 14, 상기 소오스/드레인 전극을 형성하는 단계는 상기 반도체기판의 연결 영역 내에 상기 반도체기판과 다른 도전형을 갖는 불순물 영역을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.Forming the source / drain electrode comprises forming an impurity region having a different conductivity type from the semiconductor substrate in a connection region of the semiconductor substrate. 제 25 항에 있어서, The method of claim 25, 상기 소오스/드레인 전극을 형성하는 단계는 Forming the source / drain electrodes 상기 연결 영역의 소정 영역을 식각하여, 상기 연결 영역 내에 상기 활성 패턴의 높이에 상응하는 깊이를 갖는 콘택홀을 형성하는 단계; 및Etching a predetermined area of the connection area to form a contact hole having a depth corresponding to a height of the active pattern in the connection area; And 상기 콘택홀을 통해 노출되는 상기 연결 영역의 내측벽에 상기 반도체기판과 다른 도전형을 갖는 불순물 영역을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법. And forming an impurity region having a conductivity type different from that of the semiconductor substrate on an inner sidewall of the connection region exposed through the contact hole. 제 22 항에 있어서, The method of claim 22, 상기 소오스/드레인 전극들을 형성한 후, 상기 하부 배선들을 가로지르면서 상기 소오스/드레인 전극들을 연결하는 상부 배선들을 형성하는 단계를 더 포함하는 반도체 장치의 제조 방법. After forming the source / drain electrodes, forming upper wires connecting the source / drain electrodes while crossing the lower wires. 제 22 항에 있어서, The method of claim 22, 상기 소오스/드레인 전극들을 형성한 후,After forming the source / drain electrodes, 상기 하부 배선들을 가로지르면서 상기 소오스/드레인 전극들의 일부를 연결하는 상부 배선들을 형성하는 단계; 및Forming upper interconnections crossing the lower interconnections and connecting a portion of the source / drain electrodes; And 상기 상부 배선들에 의해 연결되지 않은 소오스/드레인 전극들의 각각에 전기적으로 접속하는 정보 저장 구조체를 형성하는 단계를 더 포함하되, Forming an information storage structure electrically connected to each of the source / drain electrodes not connected by the upper interconnections, 상기 정보 저장 구조체를 형성하는 단계는 디램 커패시터, 자기터널접합(MTJ), 강유전체 커패시터 및 상변환 저항체 중의 한가지를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치.Forming the information storage structure comprises forming one of a DRAM capacitor, a magnetic tunnel junction (MTJ), a ferroelectric capacitor, and a phase change resistor. 삭제delete 삭제delete
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