KR100691820B1

KR100691820B1 - Drain Normalization Detection Circuit and Voltage Controlled Oscillator Using the Same

Info

Publication number: KR100691820B1
Application number: KR1020060008431A
Authority: KR
Inventors: 서범수; 조현묵
Original assignee: 엠텍비젼 주식회사
Priority date: 2006-01-26
Filing date: 2006-01-26
Publication date: 2007-03-12
Anticipated expiration: 2026-01-26

Abstract

본 발명은 공정 변이를 회로적으로 감지하여 항상 일정한 위상 동기 루프(PLL) 동작이 수행되도록 하는 드레인 정규화 검출 회로 및 이를 이용한 전압 제어 발진기에 관한 것이다. 드레인 정규화 검출 회로는 채널 길이가 긴 장채널 트랜지스터와, 채널 길이가 짧은 단채널 트랜지스터와, 상기 장채널 트랜지스터의 드레인 전압과 상기 단채널 트랜지스터의 드레인 전압을 동일한 전압으로 고정하는 피드백 회로를 포함하되, 공정 변이에 따른 상기 장채널 트랜지스터의 게이트 전압과 상기 단채널 트랜지스터의 게이트 전압의 차이를 검출한다. 트랜지스터에 많이 나타나는 단채널 효과 및 공정 변이를 회로적으로 감지하여 전류로 보상함으로써 회로의 안정성과 위상 동기 루프의 수율을 높이는 효과가 있다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a drain normalization detection circuit and a voltage controlled oscillator using the same to detect a process variation in a circuit so that a constant phase locked loop (PLL) operation is always performed. The drain normalization detection circuit includes a long channel transistor having a long channel length, a short channel transistor having a short channel length, and a feedback circuit for fixing the drain voltage of the long channel transistor and the drain voltage of the short channel transistor to the same voltage, The difference between the gate voltage of the long channel transistor and the gate voltage of the short channel transistor according to the process variation is detected. By short-circuit effect and process variation that appear in transistors are detected by circuit and compensated by current, it has the effect of increasing circuit stability and yield of phase locked loop.

Description

Regulated drain detection circuit and voltage controlled oscillator using it}

도 1은 일반적인 위상 동기 루프의 기본 구성을 도시한 블록도. 1 is a block diagram showing a basic configuration of a general phase locked loop.

도 2는 ±10% 이동도 변화에 따른 채널 길이 대 드레인 전류의 비를 나타낸 3차원도.Figure 2 is a three-dimensional view showing the ratio of channel length to drain current with ± 10% mobility change.

도 3은 ±10% 이동도 변화에 따른 1㎛ 채널 트랜지스터와 0.09㎛ 채널 트랜지스터의 드레인 전류의 차이를 나타낸 도면.3 is a view showing a difference in drain current between a 1 μm channel transistor and a 0.09 μm channel transistor according to a ± 10% mobility change.

도 4는 전압-전류 변환기의 개략적인 회로도.4 is a schematic circuit diagram of a voltage-current converter.

도 5는 본 발명의 바람직한 일 실시예에 따른 드레인 정규화 검출 회로의 회로도. 5 is a circuit diagram of a drain normalization detection circuit in accordance with a preferred embodiment of the present invention.

도 6은 본 발명의 바람직한 일 실시예에 따른 전압 제어 발진기의 개략적인 구성 블록도.6 is a schematic structural block diagram of a voltage controlled oscillator according to a preferred embodiment of the present invention.

도 7은 본 발명의 바람직한 일 실시예에 따른 전압 제어 발진기의 회로도. 7 is a circuit diagram of a voltage controlled oscillator in accordance with a preferred embodiment of the present invention.

도 8은 드레인 정규화 검출 회로를 적용하지 않은 기존의 전압 제어 발진기의 제어 전압 대 발진 주파수 특성을 나타낸 도면.8 is a diagram illustrating control voltage versus oscillation frequency characteristics of a conventional voltage controlled oscillator without applying a drain normalization detection circuit.

도 9는 본 발명의 바람직한 일 실시예에 따른 드레인 정규화 검출 회로를 적 용한 전압 제어 발진기의 제어 전압 대 발진 주파수 특성을 나타낸 도면.9 is a diagram illustrating control voltage versus oscillation frequency characteristics of a voltage controlled oscillator to which a drain normalization detection circuit according to an exemplary embodiment of the present invention is applied.

도 10은 본 발명의 바람직한 일 실시예에 따른 전압 제어 발진기에 대하여 총 7가지의 공정 변이에 대한 실험 결과를 나타낸 도면.10 is a view showing experimental results for a total of seven process variations for a voltage controlled oscillator according to an exemplary embodiment of the present invention.

<도면의 주요부분에 대한 부호의 설명><Description of the symbols for the main parts of the drawings>

600 : 전압 제어 발진기600: Voltage Controlled Oscillator

610 : 드레인 정규화 검출 회로610: drain normalization detection circuit

620 : 전압-전류 변환기620: voltage-to-current converter

630 : 지연 셀630: delay cell

640 : 기준전류 제공부640: reference current providing unit

본 발명은 전압 제어 발진기(VCO; Voltage Controlled Oscillator)에 관한 것으로, 보다 상세하게는 공정 변이를 회로적으로 감지하여 항상 일정한 위상 동기 루프(Phase Locked Loop) 동작이 수행되도록 하는 드레인 정규화 검출 회로 및 이를 이용한 전압 제어 발진기에 관한 것이다. The present invention relates to a voltage controlled oscillator (VCO), and more particularly, a drain normalization detection circuit for detecting a process variation in a circuit so that a constant phase locked loop operation is always performed. It relates to a voltage controlled oscillator used.

위상 동기 루프(PLL)란 기준이 되는 입력 신호와 피드백된 전압 제어 발진기(VCO)의 발진 출력의 위상차를 검출하여 전압 제어 발진기의 주파수, 위상을 결정 하는 회로를 의미한다. A phase locked loop (PLL) refers to a circuit that detects a phase difference between an input signal and a oscillation output of a fed back voltage controlled oscillator VCO to determine the frequency and phase of the voltage controlled oscillator.

도 1은 일반적인 위상 동기 루프의 기본 구성을 도시한 블록도이다. 1 is a block diagram showing the basic configuration of a general phase locked loop.

도 1을 참조하면, 위상 동기 루프는 위상 검출기(100), 전하 펌프(110), 루프 필터(120), 전압 제어 발진기(130) 및 N-분주기(140)로 구성된다. Referring to FIG. 1, the phase locked loop includes a phase detector 100, a charge pump 110, a loop filter 120, a voltage controlled oscillator 130, and an N-divider 140.

위상 검출기(100)는 기준 입력 신호의 입력 주파수(f_in)와 N-분주기(140)의 피드백 신호의 피드백 주파수(f_fb)를 비교한다. 입력 주파수와 피드백 주파수 사이의 위상차에 따라 위상 검출기는 업(Up) 또는 다운(Down) 신호를 전하 펌프(110) 회로로 전달한다. 전하 펌프(110)는 업 또는 다운 신호에 따라 일정한 출력 전압을 만들어 루프 필터(120)에 보낸다. 루프 필터(120)는 로우 패스 필터(Low Pass Filter)로서 전하 펌프(110)의 출력 전압을 필터링하여 고주파 성분을 제거하고 전압 제어 발진기(130)를 제어하기 위한 전압 제어 발진기의 입력 전압(Vin_VCO)을 출력한다. 전압 제어 발진기(130)는 입력 전압에 비례하는 주파수를 출력하는 발진기이다. 전압 제어 발진기(130)의 출력 주파수(fout)는 피드백 경로에 포함된 N-분주기(140)dp 의해 외부에서 설정 조정이 가능한 N 값으로 분주된 후, 기준 입력 신호와 비교되도록 위상 검출기(100)의 한 단자로 입력된다. The phase detector 100 compares the input frequency f _in of the reference input signal with the feedback frequency f _fb of the feedback signal of the N-divider 140. Depending on the phase difference between the input frequency and the feedback frequency, the phase detector delivers an up or down signal to the charge pump 110 circuit. The charge pump 110 generates a constant output voltage according to the up or down signal and sends it to the loop filter 120. The loop filter 120 is a low pass filter to filter the output voltage of the charge pump 110 to remove high frequency components and to control the voltage controlled oscillator 130. The input voltage Vin_VCO of the voltage controlled oscillator 130 is controlled. Outputs The voltage controlled oscillator 130 is an oscillator that outputs a frequency proportional to the input voltage. The output frequency fout of the voltage controlled oscillator 130 is divided into an N value that can be externally set by the N-divider 140 dp included in the feedback path, and then the phase detector 100 is compared with a reference input signal. It is input to one terminal of).

최근의 CMOS(Complementary Metal-Oxide Semiconductor) 반도체 공정은 0.18㎛ 공정을 넘어서서 이미 0.13㎛ 공정이 일반화되고 있는 추세이다. 현재 상용화되고 있는 고 집적 프로세서들은 이미 90nm 공정으로 제작되고 있으며 이러한 추세라면 수년이내에 나노미터 공정이 대중화될 것이 분명하다. 이와 같은 고 집적화의 노력의 결과로 공정의 피쳐 사이즈(feature size)는 작아지는 반면 전체적인 다이 사이즈(die size)는 커지는 결과를 초래하여 집적회로들은 수 ㎠의 대형 SOC(System On Chip)화의 동향을 보인다. 그러나 칩의 고집적화, 대형화는 극심한 잡음환경을 생성하게 되며, 커진 다이 사이즈에 의한 공정 변화(process variation)는 회로블럭의 위치에 따라 극심한 차이를 보이기도 한다. 이를 보상하기 위해 위상 동기 루프(PLL), ADC(Analog to Digital Converter), DAC(Digital to Analog Converter) 등 안정된 성능을 요구하는 혼성모드(mixed-mode) 블록의 경우, 0.4㎛ 이상의 채널길이(channel length)와 보다 높은 공급전압을 적용하고 기판을 분리하여 코어 로직(core logic) 쪽의 스위칭 잡음으로부터 혼성회로를 고립시키는 방법을 쓴다. 그러나, 이러한 부가적인 특수공정은 성능에서는 다소 보장을 받을 수 있을지는 모르지만 레이어당 2000달러를 호가하는 부가적인 마스크들이 필요한 점에서 경제적인 문제점이 있다. 더군다나 최근의 SOC는 가격경쟁이 치열한 핸드폰, MP3 플레이어, 디지털카메라류의 모바일 멀티미디어 프로세서(mobile multimedia processor)가 시장의 주류를 이루고 있으므로 부가적인 프로세스로 인한 단가상승과 공정변이로 인한 수율저하는 제품경쟁력에 큰 타격을 입힐 수 밖에 없다. 또한, 이러한 모바일 멀티미디어 프로세서들은 USB, 블루투스(Bluetooth)와 같은 각종 통신 I/O를 탑재하고 있을 뿐만 아니라, 음성과 비디오 프로세싱을 위한 DAC, ADC 등을 기본으로 장착하고 있어 위상 동기 루프(PLL)의 지터(jitter) 특성이 곧 멀티미디어 성능에 직접적인 영향을 줄 수 있다. In recent years, the Complementary Metal-Oxide Semiconductor (CMOS) semiconductor process has gone beyond the 0.18 µm process, and the 0.13 µm process has been generalized. Highly integrated processors, which are currently commercially available, are already being manufactured on 90nm processes, and if this trend is expected, nanometer processes will become popular within the next few years. As a result of such high integration efforts, the feature size of the process is reduced while the overall die size is increased, so that integrated circuits have become the trend of large system on chip (SOC) of several cm2. Seems. However, high integration and large chip sizes create extreme noise environments, and process variations due to larger die sizes can vary dramatically depending on the location of the circuit block. To compensate for this, mixed-mode blocks that require stable performance, such as phase locked loops (PLL), analog-to-digital converters (ADCs), and digital-to-analog converters (DACs), have a channel length of 0.4 µm or more. We apply a method to isolate the hybrid circuit from switching noise on the core logic side by applying a length and a higher supply voltage and separating the substrate. However, this additional special process may be somewhat guaranteed in performance, but there is an economic problem in that additional masks worth $ 2000 per layer are needed. In addition, the recent SOC is a market-leading mobile multimedia processor, such as mobile phones, MP3 players, digital cameras, etc., which is the mainstream of the market. You can't help but hurt it. In addition, these mobile multimedia processors are equipped with various communication I / Os such as USB and Bluetooth, as well as DACs and ADCs for voice and video processing. Jitter characteristics can directly affect multimedia performance.

공급 레일(Supply rail)을 통한 코어 로직으로부터의 잡음을 감쇄시키는 대 책으로 전압 제어 발진기와 전하 펌프 그리고 루프 필터 회로의 완전차동 설계기법을 응용한다면 어느 정도의 공급 레일에 나타나는 동상의 잡음을 감쇠시킬수 있어 일반 서브미크론 디지털(submicron digital) 공정만으로도 상당수준 향상된 지터 특성을 얻을 수 있을 것이다. 그러나, 최근 프로세서나 FPGA등의 범용 ASIC에서 널리 사용하는 프로그래 가능한 위상 동기 루프(programmable PLL)의 경우 일반적인 단일발진주파수 전압 제어 발진기를 사용하는 경우에 비하여 상당히 넓은 발진범위를 요구하며, 설계 마진을 크게 잡고 지연 셀(delay cell) 배열을 응용한 지연 보간(delay interpolation)을 사용하는 경우라도 공정 변이에 따라서는 발진하지 않는 주파수 범위가 발생할 수 다. As a countermeasure against noise from the core logic via the supply rail, the fully differential design of voltage controlled oscillators, charge pumps, and loop filter circuits can be used to attenuate some of the in-phase noise present on the supply rail. As a result, a significant improvement in jitter can be achieved with a normal submicron digital process alone. However, the programmable PLL, which is widely used in general-purpose ASICs such as processors and FPGAs, requires a much wider oscillation range than the conventional single oscillation voltage controlled oscillator. Even when delay interpolation using a large and delay cell array may be used, a frequency range that does not oscillate may occur depending on the process variation.

그리고 0.13㎛ 이하의 낮은 피쳐 사이즈의 공정에서는 트랜지스터에 단채널 효과(short channel effect)가 많이 나타나고 공정의 변이도 크게 나타나서, 반도체 생산 수율을 떨어뜨리는 결과를 초래한다.In the process having a low feature size of 0.13 μm or less, many short channel effects appear in the transistor and a large variation in the process results in a decrease in semiconductor production yield.

따라서, 본 발명은 공정 변이를 감지하여 전압 제어 발진기에 그 변이를 반영함으로써 공정 변이에 대한 전압 제어 발진기의 안정성을 증가시켜줄 수 있어 순수 디지털 공정만으로도 안정된 수율을 확보할 수 있는 드레인 정규화 검출 회로 및 이를 이용한 전압 제어 발진기를 제공한다. Accordingly, the present invention can increase the stability of the voltage-controlled oscillator against the process variation by detecting the process variation and reflecting the variation in the voltage-controlled oscillator, and the drain normalization detection circuit capable of securing a stable yield with pure digital processes alone and the same. Provided is a voltage controlled oscillator.

또한, 본 발명은 트랜지스터에 많이 나타나는 단채널 효과 및 공정 변이를 회로적으로 감지하여 전류로 보상함으로써 회로의 안정성과 위상 동기 루프의 수율 을 높이는 드레인 정규화 검출 회로 및 이를 이용한 전압 제어 발진기를 제공한다.In addition, the present invention provides a drain normalization detection circuit and a voltage controlled oscillator using the same to increase the stability of the circuit and the yield of the phase-locked loop by compensating the short-channel effect and process variations appearing in the transistor to the current and compensate for the current.

본 발명의 이외의 목적들은 하기의 설명을 통해 쉽게 이해될 수 있을 것이다. Other objects of the present invention will be readily understood through the following description.

상기 목적들을 달성하기 위하여, 본 발명의 일 측면에 따르면, 채널 길이가 긴 장채널(long channel) 트랜지스터; 채널 길이가 짧은 단채널(short channel) 트랜지스터; 및 상기 장채널 트랜지스터의 드레인 전압과 상기 단채널 트랜지스터의 드레인 전압을 동일한 전압으로 고정하는 피드백 회로를 포함하되, 공정 변이에 따른 상기 장채널 트랜지스터의 게이트 전압과 상기 단채널 트랜지스터의 게이트 전압의 차이를 검출하는 드레인 정규화 검출 회로가 제공될 수 있다.In order to achieve the above object, according to an aspect of the present invention, a long channel transistor (channel long); Short channel transistors having short channel lengths; And a feedback circuit for fixing the drain voltage of the long channel transistor and the drain voltage of the short channel transistor to the same voltage, wherein a difference between the gate voltage of the long channel transistor and the gate voltage of the short channel transistor is changed according to a process variation. A drain normalization detection circuit for detecting may be provided.

바람직하게는, 상기 장채널 트랜지스터는 드레인 단자가 제1 전류원 및 게이트 단자에 연결되고 소스 단자가 그라운드에 연결되며, 상기 단채널 트랜지스터는 드레인 단자가 제2 전류원에 연결되고 소스 단자가 상기 그라운드에 연결되며, 상기 피드백 회로는 포지티브 입력 단자가 상기 단채널 트랜지스터의 드레인 단자에 연결되고 네거티브 입력 단자가 상기 장채널 트랜지스터의 게이트 단자에 연결되며 출력 단자가 상기 단채널 트랜지스터의 게이트 단자에 연결되는 것을 특징으로 한다. Preferably, the long channel transistor has a drain terminal connected to a first current source and a gate terminal and a source terminal connected to ground, and the short channel transistor has a drain terminal connected to a second current source and a source terminal connected to the ground The feedback circuit may include a positive input terminal connected to a drain terminal of the short channel transistor, a negative input terminal connected to a gate terminal of the long channel transistor, and an output terminal connected to a gate terminal of the short channel transistor. do.

여기서, 상기 제1 전류원 및 상기 제2 전류원은 동일한 크기의 전류를 제공할 수 있다. Here, the first current source and the second current source may provide a current having the same magnitude.

상기 목적들을 달성하기 위하여, 본 발명의 다른 측면에 따르면, 공정 변이에 따른 기준 전압차(standard voltage difference)를 검출하는 드레인 정규화 검출 회로; 상기 드레인 정규화 검출 회로로부터 입력된 상기 기준 전압차와, 외부로부터 입력된 제어 전압차를 각각 상응하는 기준 전류차 및 제어 전류차로 변환하는 전압-전류 변환기(V-I Converter); 및 상기 전압-전류 변환기로부터 입력된 상기 기준 전류차 및 상기 제어 전류차에 의해 입력 신호가 출력 신호로 전달되기까지의 지연 시간이 결정되는 하나 이상의 지연 셀을 포함하되, 상기 지연 셀은 순차적으로 연결되어 전단의 지연 셀의 출력 신호가 후단의 지연 셀의 입력 신호가 되고, 최후단의 지연 셀의 출력 신호가 상기 최전단의 지연 셀의 입력 신호에 역상으로 연결되는 전압 제어 발진기(Voltage Controlled Oscillator)가 제공될 수 있다.In order to achieve the above objects, according to another aspect of the present invention, a drain normalization detection circuit for detecting a standard voltage difference according to the process variation; A voltage-to-current converter converting the reference voltage difference input from the drain normalization detection circuit and the control voltage difference input from the outside into corresponding reference current differences and control current differences, respectively; And one or more delay cells whose delay time until an input signal is transferred to an output signal is determined by the reference current difference and the control current difference input from the voltage-current converter, wherein the delay cells are sequentially connected. A voltage controlled oscillator in which the output signal of the delay cell of the preceding stage becomes the input signal of the delay cell of the latter stage, and the output signal of the delay cell of the last stage is connected in reverse phase to the input signal of the delay cell of the foremost stage. May be provided.

여기서, 상기 드레인 정규화 검출 회로는, 채널 길이가 긴 장채널 트랜지스터; 채널 길이가 짧은 단채널 트랜지스터; 및 상기 장채널 트랜지스터의 드레인 전압과 상기 단채널 트랜지스터의 드레인 전압을 동일한 전압으로 고정하는 피드백 회로를 포함하되, 공정 변이에 따른 상기 장채널 트랜지스터의 게이트 전압과 상기 단채널 트랜지스터의 게이트 전압의 차이를 상기 기준 전압차로 검출한다. 그리고 상기 장채널 트랜지스터는 드레인 단자가 제1 전류원 및 게이트 단자에 연결되고 소스 단자가 그라운드에 연결된 NMOS 트랜지스터이고, 상기 단채널 트랜지스터는 드레인 단자가 제2 전류원에 연결되고 소스 단자가 상기 그라운드에 연결된 NMOS 트랜지스터이며, 상기 피드백 회로는 포지티브 입력 단자가 상기 단채널 트랜지스 터의 드레인 단자에 연결되고 네거티브 입력 단자가 상기 장채널 트랜지스터의 게이트 단자에 연결되며 출력 단자가 상기 단채널 트랜지스터의 게이트 단자에 연결되는 연산 증폭기(OP Amp)인 것을 특징으로 할 수 있다. 상기 제1 전류원 및 상기 제2 전류원은 동일한 크기의 전류를 제공할 수 있다. The drain normalization detection circuit may include a long channel transistor having a long channel length; Short channel transistors having short channel lengths; And a feedback circuit for fixing the drain voltage of the long channel transistor and the drain voltage of the short channel transistor to the same voltage, wherein a difference between the gate voltage of the long channel transistor and the gate voltage of the short channel transistor is changed according to a process variation. It detects with the said reference voltage difference. The long channel transistor is an NMOS transistor having a drain terminal connected to a first current source and a gate terminal and a source terminal connected to ground. The short channel transistor has an NMOS terminal having a drain terminal connected to a second current source and a source terminal connected to the ground. And a feedback circuit wherein a positive input terminal is connected to the drain terminal of the short channel transistor, a negative input terminal is connected to the gate terminal of the long channel transistor, and an output terminal is connected to the gate terminal of the short channel transistor. It may be characterized as an operational amplifier (OP Amp). The first current source and the second current source may provide a current having the same magnitude.

또한, 상기 전압-전류 변환기는 상기 검출 회로로부터 제1 기준 전압과 제2 기준 전압을 입력받고 상응하는 제1 기준 전류와 제2 기준 전류로 변환하는 기준 변환 회로; 및 외부로부터 제1 제어 전압과 제2 제어 전압을 입력받고 상응하는 제1 제어 전류와 제2 제어 전류로 변환하는 제어 변환 회로를 포함하되, 상기 제1 기준 전압과 상기 제2 기준 전압의 차이가 상기 기준 전압차이고, 상기 제1 기준 전류와 상기 제2 기준 전류의 차이가 상기 기준 전류차이며, 상기 제1 제어 전압과 상기 제2 제어 전압의 차이가 상기 제어 전압차이고, 상기 제1 제어 전류와 상기 제2 제어 전류의 차이가 상기 제어 전류차일 수 있다. The voltage-current converter may further include a reference conversion circuit configured to receive a first reference voltage and a second reference voltage from the detection circuit and convert the first reference voltage and the second reference voltage into corresponding first reference current and second reference current; And a control conversion circuit configured to receive a first control voltage and a second control voltage from an external source and convert the first control voltage and the second control voltage into corresponding first control currents and second control currents, wherein the difference between the first reference voltage and the second reference voltage is different from each other. The reference voltage difference, the difference between the first reference current and the second reference current is the reference current difference, the difference between the first control voltage and the second control voltage is the control voltage difference, and the first control current and The difference of the second control current may be the control current difference.

상기 지연 셀은 싱크되는 전류의 양에 따라 상기 지연 시간을 조절하는 제1 및 제2 전류 싱크(current sink)를 포함하되, 상기 제1 및 제2 전류 싱크는 각각 상기 제1 기준 전류와 상기 제1 제어 전류의 합 및 상기 제2 기준 전류와 상기 제2 제어 전류의 합에 상응하는 양의 전류를 싱크할 수 있다. The delay cell includes first and second current sinks that adjust the delay time in accordance with the amount of current to be sinked, wherein the first and second current sinks each include the first reference current and the first current sink. A sum of one control current and an amount of current corresponding to the sum of the second reference current and the second control current may be sinked.

상기 기준 변환 회로는 소스 단자가 전류원에 연결되고 게이트 단자를 통해 상기 제1 기준 전압을 입력받으며 드레인 단자는 상기 제2 전류 싱크에 연결되는 제1 PMOS 트랜지스터; 및 소스 단자가 상기 전류원에 연결되고 게이트 단자를 통해 상기 제2 기준 전압을 입력받으며 드레인 단자는 상기 제1 전류 싱크에 연결되는 제2 PMOS 트랜지스터를 포함하되, 상기 제1 PMOS 트랜지스터의 드레인 단자를 통해 상기 제2 기준 전류가 출력되고, 상기 제2 PMOS 트랜지스터의 드레인 단자를 통해 상기 제1 기준 전류가 출력될 수 있다. The reference conversion circuit may include a first PMOS transistor having a source terminal connected to a current source, receiving the first reference voltage through a gate terminal, and a drain terminal connected to the second current sink; And a second PMOS transistor connected to the current source and receiving the second reference voltage through a gate terminal, and a drain terminal connected to the first current sink, through the drain terminal of the first PMOS transistor. The second reference current may be output, and the first reference current may be output through the drain terminal of the second PMOS transistor.

그리고 상기 제어 변환 회로는 소스 단자가 전류원에 연결되고 게이트 단자를 통해 상기 제1 제어 전압을 입력받으며 드레인 단자는 상기 제2 전류 싱크에 연결되는 제1 PMOS 트랜지스터; 및 소스 단자가 상기 전류원에 연결되고 게이트 단자를 통해 상기 제2 제어 전압을 입력받으며 드레인 단자는 상기 제1 전류 싱크에 연결되는 제2 PMOS 트랜지스터를 포함하되, 상기 제1 PMOS 트랜지스터의 드레인 단자를 통해 상기 제2 제어 전류가 출력되고, 상기 제2 PMOS 트랜지스터의 드레인 단자를 통해 상기 제1 제어 전류가 출력될 수 있다. The control conversion circuit may include: a first PMOS transistor having a source terminal connected to a current source, receiving the first control voltage through a gate terminal, and a drain terminal connected to the second current sink; And a second PMOS transistor connected to the current source and receiving the second control voltage through a gate terminal, and a drain terminal connected to the first current sink, through the drain terminal of the first PMOS transistor. The second control current may be output, and the first control current may be output through the drain terminal of the second PMOS transistor.

이하, 첨부된 도면을 참조하여 본 발명에 따른 드레인 정규화 검출 회로 및 전압제어 발진기의 바람직한 실시예를 상세히 설명한다. 본 발명을 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명을 생략한다. 본 명세서의 설명 과정에서 이용되는 숫자(예를 들어, 제1, 제2 등)는 동일 또는 유사한 개체를 순차적으로 구분하기 위한 식별기호에 불과하다.Hereinafter, preferred embodiments of the drain normalization detection circuit and the voltage controlled oscillator according to the present invention will be described in detail with reference to the accompanying drawings. In describing the present invention, when it is determined that the detailed description of the related known technology may unnecessarily obscure the subject matter of the present invention, the detailed description thereof will be omitted. Numbers (eg, first, second, etc.) used in the description of the present specification are merely identification symbols for sequentially distinguishing identical or similar entities.

본 발명에서는 채널 길이(L)가 제1 조건(L > 0.4㎛)을 만족하는 장채널(long channel) 트랜지스터와 채널 길이가 제2 조건(L < 0.13㎛)을 만족하는 단채널 (short channel) 트랜지스터의 이동도와 드레인 전류의 특성 차이를 이용하여 공정 변이를 검출한다. 비교가 되는 2개의 트랜지스터 즉, 장채널 트랜지스터와 단채널 트랜지스터는 동일한 크기비(W/L)를 가지지만, 채널 길이(L)는 서로 다른 특징을 가지고 있다. In the present invention, a long channel transistor whose channel length L satisfies the first condition (L> 0.4 mu m) and a short channel whose channel length satisfies the second condition (L <0.13 mu m) The process variation is detected using the difference between the mobility of the transistor and the characteristic of the drain current. The two transistors to be compared, i.e., the long channel transistor and the short channel transistor, have the same size ratio (W / L), but the channel length (L) has different characteristics.

상기 수학식 1에는 트랜지스터의 드레인 전류 i_D 및 효과 이동도(effective mobility) μ_eff 가 표현되어 있다. 여기서, θ는 비례정수(scaling factor)로 10-7/t_ox의 값을 가지고, V_sat는 채널 포화(saturation)가 발생하기 시작하는 시점에서의 캐리어 속도(carrier velocity)이다. In Equation 1, the drain current i _D and the effective mobility μ _eff of the transistor are expressed. Here, θ has a value of 10-7 / t _ox as a scaling factor, and V _sat is a carrier velocity at the point where channel saturation starts to occur.

수학식 1의 ①에서 채널 길이 L이 큰 장채널 트랜지스터의 경우에는 드레인 전류는 i_D ∝ (V_GS - V_TH)² 에 근사한 2차 함수적인 전류-전압 특성을 가지고, 채널 길이 L이 짧은 단채널 트랜지스터의 경우에는 채널 길이 변호(channel length modulation), 수직장에 의한 이동도 감쇠(mobility degradation with vertical field), 속도 포화(velocity saturation) 등을 포함한 여러가지 단채널 효과(short channel effect)가 있음에 따라 드레인 전류는 i_D ∝ (V_GS - V_TH)에 근사한 1차 함수적인 전류-전압 특성을 가진다. 따라서, 장채널 트랜지스터와 단채널 트랜지스터는 공정 변이에 따라 상술한 것과 같은 전류-전압 특성 차이가 발생하게 된다. 이 차이를 감지하여 회로에 반영하면 공정 변이에 대한 회로적인 보상이 가능하게 된다. In the case of the long channel transistor having a large channel length L in ① of Equation 1, the drain current has a quadratic functional current-voltage characteristic close to i _D ∝ (V _GS -V _TH ) ² , and Channel transistors have many short channel effects, including channel length modulation, mobility degradation with vertical field, and velocity saturation. Therefore, the drain current has a linear functional current-voltage characteristic close to i _D ∝ (V _GS -V _TH ). Therefore, the long-channel transistor and the short-channel transistor will generate the current-voltage characteristic difference as described above according to the process variation. Detecting this difference and reflecting it in a circuit enables circuit compensation for process variations.

도 2는 ±10% 이동도 변화에 따른 채널 길이 대 드레인 전류의 비를 나타낸 3차원도이고, 도 3은 ±10% 이동도 변화에 따른 1㎛ 채널 트랜지스터와 0.09㎛ 채널 트랜지스터의 드레인 전류의 차이를 나타낸 도면이다. 여기서, MOS(Metal-Oxide Semiconductor) 트랜지스터의 채널 길이를 L, 폭(width)을 W이라 한다.2 is a three-dimensional view showing the ratio of the channel length to the drain current with a ± 10% mobility change, Figure 3 is the difference between the drain current of the 1㎛ channel transistor and 0.09㎛ channel transistor according to the ± 10% mobility change The figure which shows. Here, the channel length of the metal-oxide semiconductor (MOS) transistor is referred to as L and the width as W.

도 2를 참조하면, 이동도 변화(0.04㎡/Vsec를 기준으로 ±10% 변화)에 따른 채널 길이(L) 대 드레인 전류(i_D)의 관계를 나타내고 있다. 이동도가 0.036㎡/Vsec(즉, -10%)인 경우(200), 이동도가 0.044㎡/Vsec(즉, +10%)인 경우(210)를 비교하면, 채널 길이(L)가 0.4㎛보다 큰 경우로부터 채널 길이(L)가 0.13㎛보다 작은 경우로 가면서 드레인 전류가 급격하게 변화하며 단채널 효과가 두드러지는 것을 확인할 수 있다. Referring to FIG. 2, the relationship between the channel length L and the drain current i _D according to the mobility change (± 10% change based on 0.04 m 2 / Vsec) is illustrated. If the mobility is 0.036 m 2 / Vsec (i.e. -10%) (200) and the mobility is 0.044 m 2 / Vsec (i.e. + 10%) 210, the channel length L is 0.4. It can be seen that the drain current rapidly changes and the short channel effect is prominent as the channel length L is smaller than 0.13 μm from the case of larger than μm.

도 3은 이동도 변화(0.04㎡/Vsec를 기준으로 ±10% 변화)에 따른 장채널 트랜지스터(채널 길이가 1㎛인 경우)와 단채널 트랜지스터(채널 길이가 0.09㎛인 경우)의 드레인 전류의 차이를 나타낸다. 3 shows the drain currents of the long channel transistor (when the channel length is 1 μm) and the short channel transistor (when the channel length is 0.09 μm) according to the mobility change (± 10% change based on 0.04 m 2 / Vsec). Indicates a difference.

즉, 도 2 및 도 3을 통해 공정 변이에 따라 트랜지스터의 불순물(n형 이온 및/또는 p형 이온) 주입 농도가 변화하고 이로 인해 이동도가 변화하며, 드레인 전 류가 급격하게 변화함을 알 수 있다. 그리고 드레인 전류는 상기의 수학식 1을 참조하면, 트랜지스터의 전달 컨덕턴스(transconductance) g_m과 관련있음을 알 수 있다.That is, it is understood from FIGS. 2 and 3 that the concentration of impurities (n-type and / or p-type ions) implanted in the transistor changes as a result of the process variation, and thus the mobility changes and the drain current changes rapidly. Can be. And referring to Equation 1 above, it can be seen that the drain current is related to the transconductance g _m of the transistor.

따라서, 장채널 트랜지스터와 단채널 트랜지스터의 각 단자 즉, 게이트 단자, 드레인 단자, 소스 단자의 전압을 같은 조건으로 고정시킨 다음 전달 컨덕턴스(g_m)의 차이를 검출하면 공정 변이를 회로적으로 검출할 수 있음을 알 수 있다. Therefore, if the voltages of the terminals of the long channel transistor and the short channel transistor, that is, the gate terminal, the drain terminal, and the source terminal are fixed under the same conditions, then the difference in the transfer conductance (g _m ) is detected. It can be seen that.

이하에서는 장채널 트랜지스터와 단채널 트랜지스터의 전달 컨덕턴스(g_m)의 차이를 검출함에 있어서 회로적으로 검출되는 값에 대하여 설명한다. In the following, a value detected circuitically in detecting a difference between the transfer conductance g _m of the long channel transistor and the short channel transistor will be described.

도 4는 전압-전류 변환기의 개략적인 회로도이고, 도 5는 본 발명의 바람직한 일 실시예에 따른 드레인 정규화 검출 회로의 회로도이다. 4 is a schematic circuit diagram of a voltage-to-current converter, and FIG. 5 is a circuit diagram of a drain normalization detection circuit according to an exemplary embodiment of the present invention.

도 4를 참조하면, 전압-전류 변환기에서 제1 전류(i₁), 제2 전류(i₂) 및 게이트-소스 전압(V_GS1, V_GS2)는 트랜지스터의 모델 1 식에 의해 하기의 수학식 2와 같은 관계를 만족한다. Referring to FIG. 4, in the voltage-to-current converter, the first current i ₁ , the second current i ₂ , and the gate-source voltages V _GS1 and V _GS2 are represented by the following equation. The following relationship is satisfied.

그리고 수학식 2로부터 하기의 수학식 3과 같이 입력 전압과 출력 전류의 관계가 정리된다. The relationship between the input voltage and the output current is summarized from Equation 2 as shown in Equation 3 below.

도 4의 전압-전류 변환기에서 V_GS1 및 V_GS2는 하기의 수학식 4와 같으며, 수학식 3은 수학식 5와 같이 된다. In the voltage-to-current converter of FIG. 4, V _GS1 and V _GS2 are represented by Equation 4 below, and Equation 3 is expressed by Equation 5 below.

따라서, 상기의 수학식 2는 제1 전류(i₁) 및 제2 전류(i₂)를 하기의 수학식 6과 같이 설정하여도 수학식 5와 같으므로, 전압-전류 변환기의 차동 입력 전압 대 차동 입력 전류의 관계는 수학식 6과 같다. Therefore, Equation 2 is equal to Equation 5 even when the first current i ₁ and the second current i ₂ are set as shown in Equation 6 below. The relationship between the differential input current is shown in Equation 6.

도 5를 참조하면, 드레인 정규화 검출(Regulated Drain Detection) 회로는 2개의 전류원(510, 520)과, 장채널 트랜지스터(M_L), 단채널 트랜지스터(M_S) 및 피드백 회로(500)를 포함한다. Referring to FIG. 5, the drain normalized detection circuit includes two current sources 510 and 520, a long channel transistor M _L , a short channel transistor M _S , and a feedback circuit 500. .

2개의 전류원(510, 520)은 각각 장채널 트랜지스터(M_L) 및 단채널 트랜지스터(M_S)의 드레인 단자에 동일한 크기의 전류 I_REF를 제공한다. 이는 동일한 크기의 전류를 제공함으로써 장채널 트랜지스터(M_L)와 단채널 트랜지스터(M_S)에서의 공정 변이에 따른 차이 이외에 차이가 발생할 수 있는 변수를 줄이고자 함이다.The two current sources 510 and 520 provide the same magnitude of current I _REF to the drain terminals of the long channel transistor M _L and the short channel transistor M _S, respectively. This is to reduce the variables that can occur in addition to the difference due to the process variation in the long channel transistor (M _L ) and short channel transistor (M _S ) by providing a current of the same magnitude.

장채널 트랜지스터(M_L)는 게이트 단자와 드레인 단자가 연결되어 있으며, 드레인 단자는 전류원(510)에 연결되어 전류 I_REF를 제공받는다. 그리고 소스 단자는 그라운드(ground)에 연결되어 있다. The long channel transistor M _L is connected to a gate terminal and a drain terminal, and the drain terminal is connected to the current source 510 to receive the current I _REF . The source terminal is connected to ground.

단채널 트랜지스터(M_S)는 드레인 단자가 전류원(520)에 연결되어 전류 I_REF를 제공받고, 소스 단자는 그라운드에 연결되어 있다.In the short channel transistor M _S , the drain terminal is connected to the current source 520 to receive the current I _REF , and the source terminal is connected to the ground.

피드백 회로(500)는 장채널 트랜지스터(M_L)의 드레인 전압과 단채널 트랜지스터(M_S)의 드레인 전압을 동일한 전압으로 고정한다. 본 발명의 일 실시예에서 피드백 회로(500)는 연산 증폭기(OP Amp)로서, 포지티브 입력 단자(+)가 단채널 트랜지스터(M_S)의 드레인 단자에 연결되고 네거티브 입력 단자(-)가 장채널 트랜지스터(M_L)의 게이트 단자에 연결되며 출력 단자가 단채널 트랜지스터(M_S)의 게이트 단자에 연결된다. The feedback circuit 500 fixes the drain voltage of the long channel transistor M _L and the drain voltage of the short channel transistor M _S to the same voltage. In an embodiment of the present invention, the feedback circuit 500 is an operational amplifier (OP Amp), in which a positive input terminal (+) is connected to the drain terminal of the short channel transistor M _S and a negative input terminal (-) is a long channel. It is connected to the gate terminal of the transistor M _L and the output terminal is connected to the gate terminal of the short channel transistor M _S.

장채널 트랜지스터(M_L)의 게이트 단자와 드레인 단자는 연결되어 있어 게이트 전압과 드레인 전압은 V_G1으로 동일하다. 그리고 연산 증폭기의 포지티브 입력 단자와 네거티브 입력 단자 사이의 입력 전압이 차이가 나면 출력 단자로 출력되는 출력 전압에 의해 단채널 트랜지스터(M_S)의 게이트 전압이 변화하여 드레인 전압을 변화시킨다. 따라서, 연산 증폭기는 포지티브 입력 단자의 전압과 네거티브 입력 단자의 전압을 동일하도록 피드백한다. 따라서, 장채널 트랜지스터(M_L)의 드레인 전압, 게이트 전압 및 단채널 트랜지스터(M_S)의 드레인 전압은 동일한 값을 가지게 된다. The gate terminal and the drain terminal of the long channel transistor M _L are connected so that the gate voltage and the drain voltage are the same as V _G1 . When the input voltage between the positive input terminal and the negative input terminal of the operational amplifier is different, the gate voltage of the short channel transistor M _S is changed by the output voltage output to the output terminal to change the drain voltage. Thus, the operational amplifier feeds back the voltage at the positive input terminal and the voltage at the negative input terminal. Therefore, the drain voltage of the long channel transistor M _L , the gate voltage, and the drain voltage of the short channel transistor M _S have the same value.

여기서, 장채널 트랜지스터(M_L)와 단채널 트랜지스터(M_S)의 드레인 전류 I_REF는 하기의 수학식 7과 같은 관계를 만족한다. 여기서, V_G2는 단채널 트랜지스터(M_S)의 게이트 전압이다. Here, the drain current I _REF of the long channel transistor M _L and the short channel transistor M _S satisfies the following equation (7). Here, V _G2 is a gate voltage of the short channel transistor M _S.

수학식 7을 상기의 수학식 6에 대입하면, 하기의 수학식 8과 같은 식이 생성된다. Substituting Equation (7) into Equation (6) above generates an equation such as Equation 8 below.

도 4 및 도 5, 수학식 8을 참조하면, 전압-전류 변환기의 차동 출력 전류 (i_1-i₂)는 공정 변이에 따른 장채널 트랜지스터(M_L) 및 단채널 트랜지스터(M_S)의 β 값의 차이를 선형적으로 반영함을 알 수 있다. Referring to FIGS. 4 and 5 and Equation 8, the differential output current i _1- i ₂ of the voltage-current converter is β of the long channel transistor M _L and the short channel transistor M _S according to a process variation. It can be seen that the difference of the values is linearly reflected.

즉, 공정의 현 상태는 각각 장채널 트랜지스터(M_L)와 단채널 트랜지스터(M_S)의 g_m 값의 변화로 나타나고, 공정의 상태에 따라 차이가 발생하는 두 트랜지스터(M_L, M_S)의 게이트 전압 차이로 변환된다. 이때 피드백 회로(500)는 두 트랜지스터(M_L, M_S)의 드레인 전압을 동일하게 고정시킴으로써, 피드백에 의한 단채널 트랜지 스터(M_S)의 드레인 전압(V_D = V_G1)과 게이트 전압(V_G2)의 전압 차이는 전압-전류 변환기에서 전류 차이로 변환되어 공정 변이를 추정하게 된다. That is, the current state of the process is represented by a change in the g _m value of the long channel transistor M _L and the short channel transistor M _S, respectively, and the two transistors M _L and M _S , in which a difference occurs depending on the state of the process. Is converted to the gate voltage difference. At this time, the feedback circuit 500 fixes the drain voltages of the two transistors M _L and M _S equally, thereby draining the drain voltage V _D = V _G1 and the gate voltage of the short channel transistor M _S by feedback. The voltage difference of (V _G2 ) is converted into the current difference in the voltage-to-current converter to estimate the process variation.

도 6은 본 발명의 바람직한 일 실시예에 따른 전압 제어 발진기의 개략적인 구성 블록도이고, 도 7은 본 발명의 바람직한 일 실시예에 따른 전압 제어 발진기의 회로도이다. 6 is a schematic block diagram of a voltage controlled oscillator according to an exemplary embodiment of the present invention, and FIG. 7 is a circuit diagram of a voltage controlled oscillator according to an exemplary embodiment of the present invention.

도 6 내지 도 7을 참조하면, 전압 제어 발진기(600)는 드레인 정규화 검출 회로(610), 전압-전류 변환기(620), 하나 이상의 지연 셀(630a, 630b, 630c, 630d, 이하 630이라 함) 및 기준전류 제공부(640)를 포함한다. 6-7, the voltage controlled oscillator 600 may include a drain normalization detection circuit 610, a voltage-to-current converter 620, one or more delay cells 630a, 630b, 630c, 630d, 630, hereinafter). And a reference current providing unit 640.

기준전류 제공부(640)는 드레인 정규화 검출 회로(610), 전압-전류 변환기(620)에 기준전류(I_REF)를 제공한다. 드레인 정규화 검출 회로(610)의 전류원에 전원을 제공하여 전류 I_REF가 장채널 트랜지스터(M_L) 및 단채널 트랜지스터(M_S)에 공급되도록 한다. 그리고 전압-전류 변환기(620)의 전류원에 전원을 제공하여 전류 I_REFXM, I_REFXN이 제공되도록 한다. The reference current provider 640 provides the reference current I _REF to the drain normalization detection circuit 610 and the voltage-to-current converter 620. Power is supplied to the current source of the drain normalization detection circuit 610 such that the current I _REF is supplied to the long channel transistor M _L and the short channel transistor M _S. Then, power is supplied to the current source of the voltage-to-current converter 620 so that currents I _REFXM and I _REFXN are provided.

드레인 정규화 검출 회로(Regulated Drain Detection Circuit; 610)는 도 5를 참조하여 상술한 바와 같이 공정 변이에 따른 장채널 트랜지스터(M_L)와 단채널 트랜지스터(M_S)의 게이트 전압의 차이를 검출한다. 여기서, 장채널 트랜지스터(M_L)의 게이트 전압(V_G1)을 제1 기준 전압, 단채널 트랜지스터(M_S)의 게이트 전압(V_G2)을 제2 기준 전압으로 설정하고, 제1 기준 전압 및 제2 기준 전압의 차이를 기준 전압차라 한다. The regulated drain detection circuit 610 detects a difference between gate voltages of the long channel transistor M _L and the short channel transistor M _S according to the process variation as described above with reference to FIG. 5. Here, the gate voltage V _G1 of the long channel transistor M _L is set as the first reference voltage, and the gate voltage V _G2 of the short channel transistor M _S is set as the second reference voltage, and the first reference voltage and The difference between the second reference voltages is referred to as a reference voltage difference.

드레인 정규화 검출 회로(610)는 피드백 회로(예를 들어, 연산 증폭기의 피드백)를 사용하여 장채널 트랜지스터(M_L)의 드레인 전압(V_G1)과 단채널 트랜지스터(M_S)의 드레인 전압(V_D)을 동일한 전압으로 고정시킨다. 연산 증폭기는 V_G1과 V_D를 동일하게 유지하기 위해 단채널 트랜지스터(M_S)의 게이트 전압을 조절하게 되고, 이로 인해 장채널 트랜지스터(M_L)과 단채널 트랜지스터(M_S)의 공정 변이에 따른 g_m의 변이는 게이트 전압의 차이(V_G1-V_G2)와 관련된다. 드레인 정규화 검출 회로(610)의 회로는 도 5에서 상세히 설명한 바 생략한다. The drain normalization detection circuit 610 uses a feedback circuit (for example, feedback of an operational amplifier) to drain voltage V _G1 of the long channel transistor M _L and drain voltage V of the short channel transistor M _S. _D ) is fixed at the same voltage. The op amp adjusts the gate voltage of the short channel transistor M _S to maintain the same V _G1 and V _D , which results in process variations between the long channel transistor M _L and the short channel transistor M _S. The variation in g _m is related to the difference in gate voltage (V _G1 -V _G2 ). The circuit of the drain normalization detection circuit 610 is omitted as described in detail with reference to FIG. 5.

전압-전류 변환기(V-I Converter; 620)는 기준 변환 회로(622)와 제어 변환 회로(624)를 포함한다. The voltage-to-current converter 620 includes a reference conversion circuit 622 and a control conversion circuit 624.

기준 변환 회로(6220는 드레인 정규화 검출 회로(610)로부터 입력된 기준 전압차(즉, 제1 기준 전압과 제2 기준 전압의 차이)를 기준 전류차(즉, 제1 기준 전류와 제2 기준 전류의 차이)로 변환한다. 전압-전류 변환기(620)가 차동 전압-전류 변환기인 경우에 제1 기준 전압(V_G1)과 제2 기준 전압(V_G2)을 각각 상응하는 제1 기준 전류(i₁)와 제2 기준 전류(i₂)로 변환한다. M7 트랜지스터는 제2 기준 전압(V_G2)을 입력받고 제1 기준 전류(i₁)를 출력하며, M8 트랜지스터는 제1 기준 전압(V_G1)을 입력받고 제2 기준 전류(i₂)를 출력한다(도 4의 동작 원리 참조). 즉, 차동 입력 전압에 대하여 차동 출력 전류는 그 극성이 반대로 된다. The reference conversion circuit 6220 may convert the reference voltage difference (that is, the difference between the first reference voltage and the second reference voltage) input from the drain normalization detection circuit 610 to the reference current difference (that is, the first reference current and the second reference current). Difference between the first reference voltage V _G1 and the second reference voltage V _G2 when the voltage-to-current converter 620 is a differential voltage-to-current converter, respectively. ₁ ) and the second reference current i ₂ , the M7 transistor receives the second reference voltage V _G2 and outputs the first reference current i ₁ , and the M8 transistor receives the first reference voltage V. _{G 1} ) is input and the second reference current i ₂ is output (see the operating principle of FIG. 4), i.e., the differential output current is reversed in polarity with respect to the differential input voltage.

여기서, M7 트랜지스터는 소스 단자가 전류원(I_REFXM)에 연결되고 게이트 단자를 통해서 제2 기준 전압(V_G2)을 입력받으며 드레인 단자는 제1 전류 싱크(632)에 연결되는 PMOS 트랜지스터이다. 그리고 M8 트랜지스터는 소스 단자가 전류원(I_REFXM)에 연결되고 게이트 단자를 통해서 제1 기준 전압(V_G1)을 입력받으며 드레인 단자는 제2 전류 싱크(634)에 연결되는 PMOS 트랜지스터이다.Here, the M7 transistor is a PMOS transistor whose source terminal is connected to the current source I _REFXM, receives the second reference voltage V _G2 through the gate terminal, and the drain terminal is connected to the first current sink 632. The M8 transistor is a PMOS transistor whose source terminal is connected to the current source I _REFXM, receives the first reference voltage V _G1 through the gate terminal, and the drain terminal is connected to the second current sink 634.

제어 변환 회로(624)는 외부(도 1에 도시된 루프 필터(120))로부터 입력된 제어 전압차(즉, 제1 제어 전압과 제2 제어 전압의 차이)를 제어 전류차(즉, 제1 제어 전류와 제2 제어 전류의 차이)로 변환한다. 제어 전압차는 루프 필터(120)가 전압 제어 발진기(600)를 제어하기 위한 전압으로, 도 1의 Vin_VCO에 상응한다. 전압-전류 변환기(620)가 차동 전압-전류 변환기인 경우에 루프 필터(120)는 드레인 정규화 검출 회로(610)에서 검출한 제1 제어 전압(V_c1)과 제2 제어 전압(V_c2)을 입력하여 전압 제어 발진기(600)를 제어하게 된다. 제어 변환 회로(624) 역시 도 4에 도시된 바와 같은 구조를 가진다. M9 트랜지스터는 제2 제어 전압(V_C2)을 입력받고 제1 제어 전류(i₃)를 출력하며, M10 트랜지스터는 제1 제어 전압(V_C2)을 입력받고 제2 제어 전류(i₄)를 출력한다. 즉, 차동 입력 전압에 대하여 차동 출력 전류는 그 극성이 반대로 된다.The control conversion circuit 624 controls the control current difference (that is, the difference between the first control voltage and the second control voltage) input from the outside (the loop filter 120 shown in FIG. 1). The difference between the control current and the second control current). The control voltage difference is a voltage for the loop filter 120 to control the voltage controlled oscillator 600 and corresponds to Vin_VCO of FIG. 1. When the voltage-current converter 620 is a differential voltage-current converter, the loop filter 120 may apply the first control voltage V _c1 and the second control voltage V _c2 detected by the drain normalization detection circuit 610. The input is to control the voltage controlled oscillator 600. The control conversion circuit 624 also has a structure as shown in FIG. The M9 transistor receives a second control voltage V _C2 and outputs a first control current i ₃ , and the M10 transistor receives a first control voltage V _C2 and outputs a second control current i ₄ . do. In other words, the polarity of the differential output current is reversed with respect to the differential input voltage.

여기서, M9 트랜지스터는 소스 단자가 전류원(I_REFXN)에 연결되고 게이트 단자를 통해서 제2 제어 전압(V_C2)을 입력받으며 드레인 단자는 제1 전류 싱크(632)에 연결되는 PMOS 트랜지스터이다. 그리고 M10 트랜지스터는 소스 단자가 전류원(I_REFXN)에 연결되고 게이트 단자를 통해서 제1 제어 전압(V_C1)을 입력받으며 드레인 단자는 제2 전류 싱크(634)에 연결되는 PMOS 트랜지스터이다.Here, the M9 transistor is a PMOS transistor whose source terminal is connected to the current source I _REFXN, receives the second control voltage V _C2 through the gate terminal, and the drain terminal is connected to the first current sink 632. The M10 transistor is a PMOS transistor whose source terminal is connected to the current source I _REFXN, receives the first control voltage V _C1 through the gate terminal, and the drain terminal is connected to the second current sink 634.

지연 셀(630)은 전압-전류 변환기(620)로부터 입력된 기준 전류차 및 제어 전류차에 의해 입력 신호가 출력 신호로 전달되기까지의 지연 시간을 결정한다. 지연 셀(630)은 전류 싱크를 가지고 있어 싱크되는 전류의 양에 따라 지연 시간을 조절한다. 즉, 기준 전류차와 제어 전류차를 이용하여 전류 싱크에서 싱크되는 전류의 양을 조절함으로써 지연 시간을 조절하게 되고, 결론적으로 출력 신호의 출력 주파수를 변화시키게 된다. The delay cell 630 determines the delay time until the input signal is transmitted to the output signal by the reference current difference and the control current difference input from the voltage-current converter 620. The delay cell 630 has a current sink to adjust the delay time according to the amount of current to be sinked. That is, the delay time is adjusted by adjusting the amount of current sinked in the current sink by using the reference current difference and the control current difference, and consequently, the output frequency of the output signal is changed.

지연 셀(630)은 하나 이상이 존재하며, 각 지연 셀(630)은 전단의 출력 신호를 입력 신호로 하고 설정된 지연 시간만큼 신호를 지연시킨 후 출력한다. 최후단의 지연 셀(630)의 출력 신호는 최전단의 지연 셀(630)의 입력 신호가 되며, 신호가 서로 교차하여 입력되는 링 발진기(Ring Oscillator) 구조를 가진다. 링 발진기(Ring Oscillator)의 지연 보간 차동 지연 셀(delay interpolated differential delay cell)의 동작은 다음과 같다.One or more delay cells 630 exist, and each delay cell 630 uses an output signal of the front end as an input signal and delays the signal by a set delay time and outputs the delayed signal. The output signal of the last delay cell 630 becomes the input signal of the delay cell 630 at the foremost end, and has a ring oscillator structure in which the signals are inputted cross each other. The operation of a delay interpolated differential delay cell of a ring oscillator is as follows.

지연 셀(630)은 제1 전류 싱크(632), 제2 전류 싱크(634) 및 지연 보간부(△ T)를 포함한다. The delay cell 630 includes a first current sink 632, a second current sink 634, and a delay interpolator ΔT.

지연 보간부(△T)는 지연 시간의 폭을 늘림으로써 넓은 범위에서 지연 시간을 보상하고, 발진 주파수를 가지도록 한다. The delay interpolator DELTA T compensates for the delay time in a wide range by increasing the width of the delay time and has an oscillation frequency.

I_S1과 I_S2의 총합은 (I_REFXM+I_REFXN)과 같고, 상호 차동의 관계이다. I_S1 ≫ I_S2 인 경우는 도 6의 빠른 경로(Fast path)를 통한 지연 시간이 링 발진기의 발진에 영향을 주며, I_S1 ≪ I_S2 인 경우는 도 6의 느린 경로(Slow path)를 통한 지연 시간이 링 발진기의 발진에 영향을 준다. I_S1와 I_S2가 유사한 경우에 빠른 경로(Fast path)와 느린 경로(Slow path) 중 지연 시간이 더 작은 경로가 링 발진기의 발진에 영향을 주게 된다. The sum of I _S1 and I _S2 is equal to (I _REFXM + I _REFXN ) and is mutually differential. In the case of I _S1 ≫ I _S2 , the delay time through the fast path of FIG. 6 affects the oscillation of the ring oscillator. In the case of I _S1 ≪ I _S2 , the delay time through the slow path of FIG. The delay time affects the oscillation of the ring oscillator. In the case where I _S1 and I _S2 are similar, the path having the lower latency among the fast path and the slow path affects the oscillation of the ring oscillator.

결국 지연 보간부(△T)는 빠른 경로와 느린 경로를 가지는 지연 셀(630) 내에서 지연 시간을 중첩하여 발진에 영향을 주게 하는 것이다. As a result, the delay interpolator ΔT overlaps the delay time in the delay cell 630 having the fast path and the slow path to affect the oscillation.

제1 전류 싱크(632)는 전압-전류 변환기(620)의 기준 변환 회로(622)로부터 제1 기준 전류(i₁)와 제어 변환 회로(624)로부터 제1 제어 전류(i₃)의 합에 상응하는 I_S1을 싱크한다. 제2 전류 싱크(634)는 전압-전류 변환기(620)의 기준 변환 회로(622)로부터 제2 기준 전류(i₂)와 제어 변환 회로(624)로부터 제2 제어 전류(i₄)의 합에 상응하는 I_S2을 싱크한다.The first current sink 632 is a sum of the first reference current i ₁ from the reference conversion circuit 622 of the voltage-to-current converter 620 and the first control current i ₃ from the control conversion circuit 624. Sink the corresponding I _S1 . The second current sink 634 is the sum of the second reference current i ₂ from the reference conversion circuit 622 of the voltage-to-current converter 620 and the second control current i ₄ from the control conversion circuit 624. Sink the corresponding I _S2 .

I_S1과 I_S2는 차동 조절되며, 지연 셀(630)의 I_S1의 증가는 지연 시간의 감소 즉, 전압 제어 발진기(600)의 발진 주파수의 증가로 이어진다. 그리고 지연 셀 (630)의 I_S2의 증가는 지연 시간의 증가 즉, 전압 제어 발진기(600)의 발진 주파수의 감소로 이어진다. I _S1 and I _S2 are differentially adjusted, and an increase in I _S1 of the delay cell 630 leads to a decrease in delay time, that is, an increase in the oscillation frequency of the voltage controlled oscillator 600. In addition, an increase in I _S2 of the delay cell 630 leads to an increase in the delay time, that is, a decrease in the oscillation frequency of the voltage controlled oscillator 600.

따라서, 공정 변이가 드레인 정규화 검출 회로(610)에서 기준 전압차로 검출되고, 전압-전류 변환기(620)를 통해 기준 전류차로 변환되며, 지연 셀(630)의 지연 시간을 변화시켜 전압 제어 발진기(600)의 발진 주파수를 보상하여 공정 변이에 대해서도 일정한 특성을 가지는 전압 제어 발진기(600)가 가능하도록 한다. Therefore, the process variation is detected as the reference voltage difference in the drain normalization detection circuit 610, converted into the reference current difference through the voltage-to-current converter 620, and the delay time of the delay cell 630 is changed to change the voltage controlled oscillator 600. By compensating the oscillation frequency of the oscillation frequency), it is possible to enable the voltage controlled oscillator 600 having a certain characteristic with respect to the process variation.

도 8은 드레인 정규화 검출 회로를 적용하지 않은 기존의 전압 제어 발진기의 제어 전압 대 발진 주파수 특성을 나타낸 도면이고, 도 9는 본 발명의 바람직한 일 실시예에 따른 드레인 정규화 검출 회로를 적용한 전압 제어 발진기의 제어 전압 대 발진 주파수 특성을 나타낸 도면이고, 도 10은 본 발명의 바람직한 일 실시예에 따른 전압 제어 발진기에 대하여 총 7가지의 공정 변이에 대한 실험 결과를 나타낸 도면이다. 여기서, 공정에 따라 PMOS 트랜지스터와 NMOS 트랜지스터의 이동도 변이에 따른 동작 속도가 빠른 경우를 Fast, 느린 경우를 Slow로 설정한다. 8 is a diagram illustrating control voltage versus oscillation frequency characteristics of a conventional voltage controlled oscillator without a drain normalization detection circuit, and FIG. 9 is a diagram illustrating a voltage controlled oscillator using a drain normalization detection circuit according to an exemplary embodiment of the present invention. FIG. 10 is a diagram illustrating control voltage versus oscillation frequency characteristics, and FIG. 10 is a diagram illustrating experimental results for a total of seven process variations with respect to a voltage controlled oscillator according to an exemplary embodiment of the present invention. Here, according to the process, the case where the operation speed is high according to the mobility variation of the PMOS transistor and the NMOS transistor is set to Fast, and the case of Slow is set to Slow.

도 8을 참조하면, 공급 전원이 1.7V이고 Slow-Slow 모델 파라미터를 적용하였을 때(830) 차동 제어 전압(Differential Control Voltage)이 -0.2V 이하인 경우에는 발진을 전혀 하지 않고 있음을 알 수 있다. 또한, 원하는 발진 주파수의 동작 범위인 150 ~ 250㎒ 사이에서 차동 제어 전압을 아무리 증가시켜도 250㎒의 발진 주파수를 획득할 수 없음을 알 수 있다. 그리고 공급전원이 1.9V인 Fast-Fast 모델 (810)과 공급전원이 1.7V인 Slow-Slow 모델(830) 간의 차동 제어 전압에 대한 발진 주파수의 격차가 매우 큼을 알 수 있다. Referring to FIG. 8, when the supply power is 1.7V and the Slow-Slow model parameter is applied (830), when the differential control voltage is -0.2V or less, no oscillation is performed. In addition, it can be seen that the oscillation frequency of 250 MHz cannot be obtained no matter how the differential control voltage is increased between 150 to 250 MHz, which is an operating range of the desired oscillation frequency. The gap between the oscillation frequency and the differential control voltage between the fast-fast model 810 having a 1.9 V power supply and the slow-low model 830 having a 1.7 V power supply is very large.

하지만, 도 9를 참조하면, 공급 전원이 1.7V이고 Slow-Slow 모델 파라미터를 적용하였을 때(930) 차동 제어 전압(Differential Control Voltage)에 관계없이 발진을 하지 않는 경우가 없어 공정 변이에 대하여 안정적임을 알 수 있다. 또한, 원하는 발진 주파수의 150 ~ 250㎒ 사이에서 모든 모델(910, 920, 930)이 동작 범위를 만족시키고 있다. 그리고 공급전원이 1.9V인 Fast-Fast 모델(910)과 공급전원이 1.7V인 Slow-Slow 모델(930) 간의 차동 제어 전압에 대한 발진 주파수의 격차가 줄어듦을 알 수 있다. However, referring to FIG. 9, when the power supply is 1.7V and the Slow-Slow model parameter is applied (930), oscillation is not performed regardless of the differential control voltage, and thus it is stable to process variations. Able to know. In addition, all models 910, 920, and 930 satisfy the operating range between 150 and 250 MHz of the desired oscillation frequency. In addition, it can be seen that the gap of the oscillation frequency with respect to the differential control voltage between the fast-fast model 910 having a 1.9 V power supply and the slow-low model 930 having a 1.7 V power supply is reduced.

도 10을 참조하면, BSIM3 LEVEL49 모델 파라미터를 사용한 것으로, 전압 제어 발진기의 동작 범위를 160 ~ 240㎒로 정하여 설계한 것이다. 모든 공정에 대해서도 동작 범위를 만족시키고 있음을 알 수 있다. Referring to FIG. 10, the BSIM3 LEVEL49 model parameters are used, and the operating range of the voltage controlled oscillator is designed to be 160 to 240 MHz. It can be seen that the operating range is satisfied for all processes.

상술한 바와 같이, 본 발명에 따른 드레인 정규화 검출 회로 및 이를 이용한 전압 제어 발진기는 공정 변이를 감지하여 전압 제어 발진기에 그 변이를 반영할 수만 있다면 공정 변이에 대한 전압 제어 발진기의 안정성을 증가시켜줄 수 있어 순수 디지털 공정만으로도 안정된 수율을 확보할 수 있다. As described above, the drain normalization detection circuit and the voltage controlled oscillator using the same according to the present invention can increase the stability of the voltage controlled oscillator against the process variation as long as it detects the process variation and reflects the variation in the voltage controlled oscillator. Only pure digital processes can achieve stable yields.

또한, 트랜지스터에 많이 나타나는 단채널 효과 및 공정 변이를 회로적으로 감지하여 전류로 보상함으로써 회로의 안정성과 위상 동기 루프의 수율을 높이는 효과가 있다. In addition, by short-circuit effect and process variations appearing in the transistor is detected by the circuit to compensate the current has the effect of increasing the stability of the circuit and the yield of the phase-locked loop.

상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야에서 통상의 지식을 가진 자라면 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.Although the above has been described with reference to a preferred embodiment of the present invention, those skilled in the art to which the present invention pertains without departing from the spirit and scope of the present invention as set forth in the claims below It will be appreciated that modifications and variations can be made.

Claims

A long channel transistor having a long channel length;

Short channel transistors having short channel lengths; And

A feedback circuit for fixing the drain voltage of the long channel transistor and the drain voltage of the short channel transistor to the same voltage,

And a drain normalization detection circuit for detecting a difference between the gate voltage of the long channel transistor and the gate voltage of the short channel transistor according to a process variation.

The method of claim 1,

The long channel transistor has a drain terminal connected to a first current source and a gate terminal, and a source terminal connected to ground.

The short channel transistor has a drain terminal connected to a second current source and a source terminal connected to the ground;

The feedback circuit includes a positive input terminal connected to the drain terminal of the short channel transistor, a negative input terminal connected to the gate terminal of the long channel transistor, and an output terminal connected to the gate terminal of the short channel transistor.

A drain normalization detection circuit, characterized in that.

The method of claim 2,

Wherein said first current source and said second current source provide a current of equal magnitude.

A drain normalization detection circuit for detecting a standard voltage difference according to the process variation;

A voltage-to-current converter converting the reference voltage difference input from the drain normalization detection circuit and the control voltage difference input from the outside into corresponding reference current differences and control current differences, respectively; And

One or more delay cells, wherein a delay time until an input signal is transmitted to an output signal is determined by the reference current difference and the control current difference input from the voltage-current converter,

The delay cells are sequentially connected so that the output signal of the delay cell of the previous stage becomes an input signal of the delay cell of the rear stage, and the voltage of the output signal of the delay cell of the last stage reversely connected to the input signal of the delay cell of the foremost stage. Voltage Controlled Oscillator.

The method of claim 4, wherein

The drain normalization detection circuit,

Long channel transistors with long channel lengths;

Short channel transistors having short channel lengths; And

And a voltage controlled oscillator for detecting a difference between the gate voltage of the long channel transistor and the gate voltage of the short channel transistor according to a process variation as the reference voltage difference.

The method of claim 5,

The long channel transistor is an NMOS transistor having a drain terminal connected to a first current source and a gate terminal and a source terminal connected to ground,

The short channel transistor is an NMOS transistor having a drain terminal connected to a second current source and a source terminal connected to the ground;

The feedback circuit includes an operational amplifier (OP Amp) in which a positive input terminal is connected to a drain terminal of the short channel transistor, a negative input terminal is connected to a gate terminal of the long channel transistor, and an output terminal is connected to a gate terminal of the short channel transistor. )sign

Voltage controlled oscillator, characterized in that.

The method of claim 6,

And the first current source and the second current source provide a current of the same magnitude.

The method of claim 4, wherein

The voltage-to-current converter

A reference conversion circuit receiving a first reference voltage and a second reference voltage from the detection circuit and converting the first reference voltage and the second reference voltage into corresponding first reference current and second reference current; And

And a control conversion circuit for receiving a first control voltage and a second control voltage from the outside and converting the first control voltage and the second control current into corresponding ones.

The difference between the first reference voltage and the second reference voltage is the reference voltage difference, and the difference between the first reference current and the second reference current is the reference current difference, and the first control voltage and the second control voltage. Is a difference between the control voltage and the difference between the first control current and the second control current is the control current difference voltage control oscillator.

The method of claim 8,

The delay cell includes first and second current sinks that adjust the delay time according to the amount of current to be sink,

And the first and second current sinks each sink a positive current corresponding to the sum of the first reference current and the first control current and the sum of the second reference current and the second control current.

The method of claim 9,

The reference conversion circuit is

A first PMOS transistor having a source terminal connected to a current source, receiving the first reference voltage through a gate terminal, and a drain terminal connected to the second current sink; And

A source terminal is connected to the current source and receives the second reference voltage through a gate terminal, and the drain terminal includes a second PMOS transistor connected to the first current sink,

And the second reference current is output through the drain terminal of the first PMOS transistor, and the first reference current is output through the drain terminal of the second PMOS transistor.

The method of claim 9,

The control conversion circuit

A first PMOS transistor having a source terminal connected to a current source, receiving the first control voltage through a gate terminal, and a drain terminal connected to the second current sink; And

A source terminal is connected to the current source and receives the second control voltage through a gate terminal and the drain terminal includes a second PMOS transistor connected to the first current sink,

And a second control current is output through the drain terminal of the first PMOS transistor, and the first control current is output through the drain terminal of the second PMOS transistor.