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KR100696959B1 - Flipflop circuit - Google Patents

Flipflop circuit Download PDF

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Publication number
KR100696959B1
KR100696959B1 KR1020060038715A KR20060038715A KR100696959B1 KR 100696959 B1 KR100696959 B1 KR 100696959B1 KR 1020060038715 A KR1020060038715 A KR 1020060038715A KR 20060038715 A KR20060038715 A KR 20060038715A KR 100696959 B1 KR100696959 B1 KR 100696959B1
Authority
KR
South Korea
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node
signal
inverter
flip
transistor
Prior art date
Application number
KR1020060038715A
Other languages
Korean (ko)
Inventor
도창호
이지은
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020060038715A priority Critical patent/KR100696959B1/en
Priority to US11/529,015 priority patent/US20070069789A1/en
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    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
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Abstract

A flip flop circuit is provided to improve transfer characteristics of a latch input signal by reducing load on both nodes as centering an inverter. A first inverter(INV1) inverts a signal of a first node and transfers the inverted signal to a second node. A second inverter(INV2) feeds a signal of the second node back to the first node. The second inverter includes a first PMOS transistor(P3) and a first NMOS transistor(N3) inputting the signal of the second node through a gate, a second PMOS transistor(P2) connected to the first PMOS transistor, receiving a first voltage through a gate and having a longer length than the length of the first PMOS transistor, and a second NMOS transistor(N2) connected to the first NMOS transistor, receiving a second voltage as a gate input and having a longer length than the length the first NMOS transistor.

Description

플립플롭회로{FLIPFLOP CIRCUIT}Flip-Flop Circuits {FLIPFLOP CIRCUIT}

도 1은 일반적인 D플립플롭을 나타낸 회로도.1 is a circuit diagram showing a typical D flip-flop.

도 2는 도 1의 D플립플롭의 타이밍 다이어그램.2 is a timing diagram of the D flip-flop of FIG.

도 3은 종래기술에 따른 도 1의 제1 인버터 및 제2 인버터를 나타낸 회로도.3 is a circuit diagram illustrating a first inverter and a second inverter of FIG. 1 according to the prior art.

도 4는 본 발명의 일실시예에 따른 도 1의 제1 인버터 및 제2 인버터를 나타낸 회로도.4 is a circuit diagram illustrating a first inverter and a second inverter of FIG. 1 according to an embodiment of the present invention.

도 5는 도 4의 인버터를 포함하는 1~n개의 D플립플롭회로를 나타낸 구성도.5 is a block diagram showing 1 to n D flip-flop circuit including the inverter of FIG.

도 6a는 도 5의 단위D플립플롭을 나타낸 회로도.FIG. 6A is a circuit diagram illustrating a unit D flip-flop of FIG. 5. FIG.

도 6b는 도 6a의 단위D플립플롭의 피드백 인버터를 나타낸 회로도.FIG. 6B is a circuit diagram illustrating a feedback inverter of the unit D flip-flop of FIG. 6A. FIG.

도 6c 및 도 6d는 도 5의 풀업회로 및 풀다운회로를 나타낸 회로도.6C and 6D are circuit diagrams illustrating a pull-up circuit and a pull-down circuit of FIG. 5.

* 도면의 주요부분에 대한 부호의 설명 *Explanation of symbols on the main parts of the drawings

P3 : 제1 피모스 트랜지스터 N3 : 제1 엔모스 트랜지스터P3: first PMOS transistor N3: first NMOS transistor

P2 : 제2 피모스 트랜지스터 N2 : 제2 엔모스 트랜지스터P2: second PMOS transistor N2: second NMOS transistor

본 발명은 반도체 설계 기술에 관한 것으로, 특히 반도체 메모리 장치의 플립플롭회로에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to semiconductor design techniques, and more particularly to flip-flop circuits in semiconductor memory devices.

반도체 메모리 장치의 동작 속도가 증가되면서 내부적으로 많은 수의 D플립플롭(D Flip Fiop)회로가 사용된다. 이 D플립플롭의 성능은 입력신호를 빠르게 감지하고, 빠른 시간에 출력을 내보내는 것을 특징으로 한다. 이러한 성능을 제대로 유지하기 위해서는 실제 실리콘(silicon) 위에 패턴(pattern, 또는 layout)이 어떻게 만들어지는가에 따라 좌우된다. As the operation speed of a semiconductor memory device increases, a large number of D flip-flop circuits are used internally. The performance of this D flip-flop is characterized by fast detection of the input signal and quick output. To maintain this performance depends on how the pattern or layout is made on the actual silicon.

여기서, D플립플롭의 구성을 설명하면 하기와 같다.Here, the configuration of the D flip-flop is as follows.

도 1은 일반적인 D플립플롭을 나타낸 회로도이다.1 is a circuit diagram illustrating a general D flip-flop.

도 1을 참조하면, D플립플롭은 클럭신호(CLK)에 의해 데이터신호(D)를 선택적으로 전송하는 제1 트랜스미션 게이트(TG1), 제1 트랜스미션 게이트(TG1)의 출력신호(NA노드의 신호)를 래치하는 제1 래치회로(101), 클럭신호(CLK)에 의해 제1 래치회로(101)의 출력신호(NB노드의 신호)를 선택적으로 전송하는 제2 트랜스미션 게이트(TG2), 제2 트랜스미션 게이트(TG2)의 출력신호(NC노드의 신호)를 래치하여 출력(Q)하는 제2 래치회로(103)를 구비한다.Referring to FIG. 1, the D flip-flop includes an output signal (NA node signal) of a first transmission gate TG1 and a first transmission gate TG1 for selectively transmitting the data signal D by the clock signal CLK. ) And a second transmission gate (TG2) and second for selectively transmitting the output signal (signal of the NB node) of the first latch circuit 101 by the clock signal CLK. A second latch circuit 103 for latching and outputting the output signal (signal of the NC node) of the transmission gate TG2 is provided.

이와 같은 D플립플롭의 동작은 하기와 같다.The operation of the D flip-flop is as follows.

도 2는 도 1의 D플립플롭의 타이밍 다이어그램이다.FIG. 2 is a timing diagram of the D flip-flop of FIG. 1.

도 2를 참조하면, 초기 클럭(CLK)의 라이징 에지 전에 셋업시간(tS)을 갖는 데이터신호(D)와 D플립플롭의 내부회로에 의해 일정 지연시간(tD)을 갖고 출력되는 출력신호(Q)를 확인 할 수 있다. 여기서, 셋업시간(tS)와 지연시간(tD)은 작을수록 D플립플롭의 성능은 뛰어나다고 볼 수 있다.Referring to FIG. 2, the output signal Q having a predetermined delay time tD is outputted by the data signal D having the setup time tS and the internal circuit of the D flip-flop before the rising edge of the initial clock CLK. ) Can be checked. Here, the smaller the setup time tS and the delay time tD, the better the performance of the D flip-flop.

도 3은 종래기술에 따른 도 1의 제1 인버터(INV1) 및 제2 인버터(INV2)를 나타낸 회로도이다. 그리고, 도 1 및 도 2의 내용을 인용하여 설명한다.3 is a circuit diagram illustrating a first inverter INV1 and a second inverter INV2 of FIG. 1 according to the related art. In addition, the content of FIG. 1 and FIG. 2 is quoted and demonstrated.

도 3을 참조하면, 제1 및 제2 인버터(INV1, INV2)는 동일한 회로로써, 자신의 출력신호(NB, 정확하게는 NB노드의 신호)를 공통 게이트 입력으로 하고 전원전압(VDD)와 연결된 피모스 트랜지스터(P1) 및 접지전압(VSS)와 연결된 엔모스 트랜지스터(N1)를 구비한다.Referring to FIG. 3, the first and second inverters INV1 and INV2 are the same circuit, and the output signal NB (or, precisely, the signal of the NB node) is the common gate input and is connected to the power supply voltage VDD. The NMOS transistor N1 is connected to the MOS transistor P1 and the ground voltage VSS.

여기서, 셋업시간(tS)과 연계하여 설명하면, 셋업시간(tS)가 작다는 것은 제1 래치회로{101, 제2 래치회로(103)도 동일하나, 설명의 면의상 제1 래치회로에 한하여 설명한다.} 의 동작이 빨라서 NA 노드의 신호가 NB 노드의 신호로 빠른시간에 전이한다는 것을 의미한다.Here, in connection with the setup time tS, the setup time tS is small in that the first latch circuit 101 and the second latch circuit 103 are the same, but for the sake of explanation, only the first latch circuit is used. } Means that the NA node's signal transitions quickly to the NB node's signal.

그런데, 이렇게 빠르게 제1 래치회로(101)가 동작하게 되면, NA 노드에서는 제1 트랜스미션 게이트(TG1)의 출력 신호와 제1 래치회로(101)의 피드백신호가 서로 충돌(fight)하는 문제가 발생되고, 이는 전체 D플립플롭의 동작 속도를 느리게 하는 문제점이 된다.However, when the first latch circuit 101 is operated so quickly, a problem arises in that the NA node has an output signal between the first transmission gate TG1 and the feedback signal of the first latch circuit 101. This becomes a problem of slowing down the operation speed of the entire D flip-flop.

그래서, 도 3에서와 같이, 제1 및 제2 래치회로(101, 103)의 제1 및 제2 인버터(INV1, INV2)를 구성하는 피모스 및 엔모스 트랜지스터(P1, N1)는 좁은 폭(W1, W2)과 긴 길이(L1, L2)를 갖도록 제조한다. 그러나, 이렇게 구성된 제1 및 제2 인버터(INV1, INV2)의 피모스 및 엔모스 트랜지스터(P1, N1)의 긴 길이는 NA 노드 및 NB 노드의 로드(load)를 증가시키고, 이는 NA 노드 및 NB 노드의 천이성능을 저하시키는 원인이 된다.Thus, as shown in FIG. 3, the PMOS and NMOS transistors P1 and N1 constituting the first and second inverters INV1 and INV2 of the first and second latch circuits 101 and 103 may have a narrow width ( W 1 , W 2 ) and have a long length (L 1 , L 2 ) to be prepared. However, the long lengths of the PMOS and NMOS transistors P1 and N1 of the first and second inverters INV1 and INV2 thus configured increase the load of the NA node and the NB node, which is the NA node and the NB. This causes the transition performance of the node to degrade.

결과적으로, 이와 같은 래치회로(101, 103)의 문제점은 이를 포함하는 D플립플롭의 문제점이 된다.As a result, the problem of the latch circuits 101 and 103 is a problem of the D flip-flop including the same.

본 발명은 상기와 같은 종래기술의 문제점을 해결하기 위해 제안된 것으로서, 래치회로의 신호 전달특성을 개선시키는 것을 제1 목적으로 한다.The present invention has been proposed to solve the above problems of the prior art, and a first object of the present invention is to improve signal transmission characteristics of a latch circuit.

그리고, 플립플롭의 신호 전달특성을 개선시키는 플립플롭회로를 제공하는 것을 제2 목적으로 한다.It is a second object of the present invention to provide a flip-flop circuit for improving signal transmission characteristics of flip-flops.

상기의 기술적 과제를 달성하기 위한 본 발명의 일측면에 따르면, 제1 노드의 신호를 반전시켜 제2 노드로 전달하는 제1 인버터, 상기 제2 노드의 신호를 피드백하여 상기 제1 노드로 전달하는 제2 인버터를 포함하되, 상기 제2 인버터는, 제2 노드의 신호를 게이트 입력으로하는 제1 피모스 트랜지스터와 제1 엔모스 트랜지스터, 상기 제1 피모스 트랜지스터와 연결되고, 제1 전압을 게이트 입력으로 하 며, 상기 제1 피모스 트랜지스터의 길이보다 더 큰 선길이를 갖는 제2 피모스 트랜지스터, 상기 제1 엔모스 트랜지스터와 연결되고, 제2 전압을 게이트 입력으로 하며, 상기 제1 엔모스 트랜지스터의 길이보다 더 큰 길이를 갖는 제2 엔모스 트랜지스터를 포함하는 것을 특징으로 하는 플립플롭회로를 제공한다.According to an aspect of the present invention for achieving the above technical problem, the first inverter for inverting the signal of the first node to pass to the second node, the feedback of the signal of the second node to deliver to the first node A second inverter, wherein the second inverter is connected to a first PMOS transistor, a first NMOS transistor, and the first PMOS transistor, the gate of which is connected to a first PMOS transistor; A second PMOS transistor having a line length greater than a length of the first PMOS transistor, the first PMOS transistor being connected to the first NMOS transistor, and having a second voltage as a gate input; Provided is a flip-flop circuit comprising a second NMOS transistor having a length greater than the length of the transistor.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.Hereinafter, the preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings so that those skilled in the art may easily implement the technical idea of the present invention. .

도 4는 본 발명의 일실시예에 따른 도 1의 제1 인버터 및 제2 인버터를 나타낸 회로도이다.4 is a circuit diagram illustrating a first inverter and a second inverter of FIG. 1 according to an embodiment of the present invention.

도 4를 참조하면, 제1 및 제2 인버터(INV1, INV2)는 제1 신호(NB, Q)를 게이트 입력으로 하여 제2 신호(NA, NC)를 출력하는 제1 피모스 및 제1 엔모스 트랜지스터(P3, N3), 제1 피모스 트랜지스터(P3) 및 전원전압(VDD)와 연결되고, 접지전압(VSS)을 게이트 입력으로 하는 제2 피모스 트랜지스터(P2), 제1 엔모스 트랜지스터(N3) 및 접지전압(VSS)과 연결되고, 전원전압(VDD)을 게이트 입력으로 하는 제2 엔모스 트랜지스터(N2)를 구비한다.Referring to FIG. 4, the first and second inverters INV1 and INV2 may include a first PMOS and a first yen that output the second signals NA and NC using the first signals NB and Q as gate inputs. The second PMOS transistor P2 and the first NMOS transistor connected to the MOS transistors P3 and N3, the first PMOS transistor P3, and the power supply voltage VDD and whose ground voltage VSS is the gate input. A second NMOS transistor N2 is connected to the N3 and the ground voltage VSS and uses the power supply voltage VDD as a gate input.

여기서, 제2 피모스 및 제2 엔모스 트랜지스터(P2, N2)는 좁은 폭(W1, W4)과 긴 길이(L1, L4)로 제조하고, 제1 피모스 및 제1 엔모스 트랜지스터(P3, N3)는 좁은 폭(W2, W3)과 짧은 길이(L2, L3)로 제조한다.Here, the second PMOS and the second NMOS transistors P2 and N2 are manufactured to have narrow widths W 1 and W 4 and long lengths L 1 and L 4 , and the first PMOS and the first NMOS Transistors P3 and N3 are manufactured with narrow widths W 2 and W 3 and short lengths L 2 and L 3 .

이는 도 1에서의 제1 트랜스미션 게이트(TG1)의 출력 신호와 제1 래치회로(101)의 피드백신호가 서로 충돌(fight)하는 문제점을 좁은 폭(W1, W4)과 긴 길이(L1, L4)로 제조된 제2 피모스 및 제2 엔모스 트랜지스터(P2, N2)로 해결하고, NA 노드 및 NB 노드의 로드(load)가 증가되는 문제점은 좁은 폭(W2, W3)과 짧은 길이(L2, L3)로 제조된 제1 피모스 및 제1 엔모스 트랜지스터(P3, N3)로 해결한다.This is a problem in that the output signal of the first transmission gate TG1 and the feedback signal of the first latch circuit 101 in FIG. 1 collide with each other, thereby narrowing the width W 1 and W 4 and the long length L 1. And the problem that the load of the NA node and the NB node is increased by the second PMOS and the second NMOS transistors P2 and N2 manufactured by L 4 ), is a narrow width (W 2 , W 3 ). And the first PMOS and the first NMOS transistors P3 and N3 manufactured to have a short length L 2 and L 3 .

이와 같이 동작 특성을 향상시킨 플립플롭회로는 복수개로 구비될 경우 많은 영역을 차지할 수 있는데, 이를 극복하기 위해 하기와 같은 회로를 구비할 수 있다.The flip-flop circuit having the improved operating characteristics as described above may occupy a large area when provided in plural, and may include the following circuit to overcome this problem.

도 5는 도 4의 인버터를 포함하는 1~n개의 D플립플롭회로를 나타낸 구성도이다.FIG. 5 is a diagram illustrating 1 to n D flip-flop circuits including the inverter of FIG. 4.

도 5를 참조하면, 1~n개의 D플립플롭회로는 1~n개의 단위D플립플롭(505)과 1~n개의 단위D플립플롭(505)과 연결된 풀업회로(501)와 풀다운회로(503)를 구비한다.Referring to FIG. 5, the 1 to n D flip-flop circuits include pull-up circuits 501 and pull-down circuits 503 connected to 1 to n unit D flip-flops 505 and 1 to n unit D flip-flops 505. ).

여기서, 각각의 구성요소를 더욱 자세하게 설명하면 하기와 같으며, 도 5의 도면부호를 인용하여 설명한다.Here, each component will be described in more detail as follows, and reference will be made to the reference numerals of FIG. 5.

우선, 도 6a는 도 5의 단위D플립플롭(505)을 나타낸 회로도로써, 도 1의 D플립플롭과 동일한 회로이므로 설명은 생략한다.First, FIG. 6A is a circuit diagram illustrating the unit D flip-flop 505 of FIG. 5, and thus description thereof will be omitted.

다음으로, 도 6b는 도 6a의 단위D플립플롭(505)의 피드백 인버터(601)를 나타낸 회로도이다.Next, FIG. 6B is a circuit diagram illustrating the feedback inverter 601 of the unit D flip-flop 505 of FIG. 6A.

도 6b를 참조하면, 피드백 인버터(601)는 제1 신호(NB, Q)를 공통 게이트 입력으로 하여 제2 신호(NA, NC)를 출력하고, 풀업회로(501)의 출력신호(VDDP)와 연결된 피모스 트랜지스터(P4) 및 풀다운회로(503)의 출력신호(VSSP)와 연결된 엔모스 트랜지스터(N4)를 구비한다.Referring to FIG. 6B, the feedback inverter 601 outputs the second signals NA and NC using the first signals NB and Q as common gate inputs, and outputs the output signal VDDP of the pull-up circuit 501. The PMOS transistor P4 connected thereto and the NMOS transistor N4 connected to the output signal VSSP of the pull-down circuit 503 are provided.

여기서, 피모스 트랜지스터(P4)와 엔모스 트랜지스터(N4)은 좁은 폭과 긴 길이로 제조된다.Here, the PMOS transistor P4 and the NMOS transistor N4 are manufactured to have a narrow width and a long length.

다음으로, 도 6c 및 도 6d는 도 5의 풀업회로(501) 및 풀다운회로(503)를 나타낸 회로도이다.6C and 6D are circuit diagrams illustrating the pull-up circuit 501 and the pull-down circuit 503 of FIG. 5.

우선, 도 6c를 참조하면, 풀업회로(501)는 접지전압(VSS)을 게이트 입력으로 하고, 전원전압(VDD)와 연결된 제2 피모스 트랜지스터(P5)를 구비한다.First, referring to FIG. 6C, the pull-up circuit 501 includes the second PMOS transistor P5 connected to the power supply voltage VDD with the ground voltage VSS as the gate input.

그리고, 도 6d를 참조하면, 풀다운회로(503)는 전원전압(VDD)을 게이트 입력으로 하고, 접지전압(VSS)과 연결된 제2 엔모스 트랜지스터(N5)를 구비한다.6D, the pull-down circuit 503 includes the second NMOS transistor N5 connected to the ground voltage VSS with the power supply voltage VDD as the gate input.

여기서, 도 6c 및 도 6d의 제2 피모스 및 제2 엔모스 트랜지스터(P5, N5)는 좁은 폭과 긴 길이로 제조된다.Here, the second PMOS and second NMOS transistors P5 and N5 of FIGS. 6C and 6D are manufactured to have a narrow width and a long length.

이와 같이 제조된 1~n개의 D플립플롭회로는 도 1에서의 제1 트랜스미션 게이트(TG1)의 출력 신호와 제1 래치회로(101)의 피드백신호가 서로 충돌(fight)하는 문제점을 좁은 폭과 긴 길이로 제조된 풀업회로(501)와 풀다운회로(503)의 제2 피모스 및 제2 엔모스 트랜지스터(P5, N5)로 해결하고, NA 노드 및 NB 노드의 로드(load)가 증가되는 문제점은 좁은 폭과 짧은 길이로 제조된 도 6b의 제1 피모스 및 제1 엔모스 트랜지스터(P4, N4)로 해결한다.The 1 to n D flip-flop circuits manufactured as described above have a narrow width and a problem in that the output signal of the first transmission gate TG1 and the feedback signal of the first latch circuit 101 are in conflict with each other. The second PMOS and second NMOS transistors P5 and N5 of the pull-up circuit 501 and the pull-down circuit 503 manufactured to a long length solve the problem, and the load of the NA node and the NB node is increased. Is solved with the first PMOS and first NMOS transistors P4 and N4 of FIG. 6B manufactured in a narrow width and a short length.

그리고, 복수개의 D플립플롭 제조시 자칫 전체 반도체 장치의 사이즈가 증가될 수 있는 문제점을 풀업회로(501)와 풀다운회로(503)를 공유함으로써 해결한다. 또한, 풀업회로(501)와 풀다운회로(503)의 제2 피모스 및 제2 엔모스 트랜지스터(P2, N2)는 수동소자인 저항으로 대체될 수 있다.In addition, the problem that the size of the entire semiconductor device may increase when manufacturing a plurality of D flip-flops is solved by sharing the pull-up circuit 501 and the pull-down circuit 503. In addition, the second PMOS and the second NMOS transistors P2 and N2 of the pull-up circuit 501 and the pull-down circuit 503 may be replaced with a resistor that is a passive element.

이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.The present invention described above is not limited to the above-described embodiments and the accompanying drawings, and various substitutions, modifications, and changes can be made in the art without departing from the technical spirit of the present invention. It will be clear to those of ordinary knowledge.

예컨대, 전술한 실시예에서 사용된 로직의 종류 및 배치는 입력신호 및 출력 신호가 모두 하이 액티브 신호인 경우를 일례로 들어 구현한 것이므로, 신호의 액티브 극성이 바뀌면 로직의 구현예 역시 변화될 수 밖에 없으며, 이러한 구현예는 경우의 수가 너무나 방대하고, 또한 그 구현예의 변화가 본 발명이 속하는 기술분아에서 통상의 지식을 가진 자에게 있어 기술적으로 쉽게 유추될 수 있는 사항이므로 각각의 경우에 대해 직접적으로 언급하지는 않기로 한다.For example, since the type and arrangement of the logic used in the above-described embodiment is implemented as an example in which both the input signal and the output signal are high active signals, the implementation of the logic may also change when the active polarity of the signal is changed. There is no such embodiment, because the number of cases is too large, and the change in the embodiment is a matter that can be easily technically inferred by those skilled in the art of the present invention belongs directly to each case I will not mention it.

이상에서 살펴본 바와 같이, 본 발명은 래치회로에서 자신의 출력신호를 피드백하는 인버터의 신호전달 능력을 억제함과 동시에 인버터를 중심으로 양측의 노드간의 로드(load)를 감소시키므로써 래치 입력신호의 전달 특성을 개선시킨다. As described above, the present invention suppresses the signal transmission capability of the inverter which feeds back its output signal in the latch circuit and reduces the load between nodes on both sides of the inverter, thereby transferring the latch input signal. Improve properties.

따라서, 플립플롭과 같은 상기 래치회로를 포함하는 반도체 메모리 장치의 동작 특성을 향상시키는 효과를 얻는다.Thus, the effect of improving the operating characteristics of the semiconductor memory device including the latch circuit such as flip-flop is obtained.

Claims (3)

제1 노드의 신호를 반전시켜 제2 노드로 전달하는 제1 인버터;A first inverter inverting the signal of the first node and transferring the inverted signal to the second node; 상기 제2 노드의 신호를 피드백하여 상기 제1 노드로 전달하는 제2 인버터를 포함하되, 상기 제2 인버터는,And a second inverter for feeding back a signal of the second node to the first node, wherein the second inverter includes: 제2 노드의 신호를 게이트 입력으로하는 제1 피모스 트랜지스터와 제1 엔모스 트랜지스터;A first PMOS transistor and a first NMOS transistor which use a signal of a second node as a gate input; 상기 제1 피모스 트랜지스터와 연결되고, 제1 전압을 게이트 입력으로 하며, 상기 제1 피모스 트랜지스터의 길이보다 더 큰 선길이를 갖는 제2 피모스 트랜지스터;A second PMOS transistor connected to the first PMOS transistor, having a first voltage as a gate input, and having a line length greater than a length of the first PMOS transistor; 상기 제1 엔모스 트랜지스터와 연결되고, 제2 전압을 게이트 입력으로 하며, 상기 제1 엔모스 트랜지스터의 길이보다 더 큰 길이를 갖는 제2 엔모스 트랜지스터를 포함하는 것을 특징으로 하는 플립플롭회로.And a second NMOS transistor connected to the first NMOS transistor and having a second voltage as a gate input, the second NMOS transistor having a length greater than that of the first NMOS transistor. 제1항에 있어서,The method of claim 1, 상기 제1 전압은 접지전압이고, 제2 전압은 전원전압인 것을 특징으로 하는 플립플롭회로.And the first voltage is a ground voltage and the second voltage is a power supply voltage. 각각 인버터형 래치부를 포함하는 복수 개의 단위플립플롭;A plurality of unit flip-flops each including an inverter type latch unit; 상기 플립플롭에 풀업전압을 공급하는 풀업 트랜지스터; 및A pull-up transistor for supplying a pull-up voltage to the flip-flop; And 상기 플립플롭에 풀다운전압을 공급하는 풀다운 트랜지스터를 구비하되,A pull-down transistor for supplying a pull-down voltage to the flip-flop, 상기 풀업 트랜지스터의 채널길이가 상기 래치부 내의 인버터의 채널길이가 더 긴 것을 특징으로 하는 플립플롭회로.And the channel length of the pull-up transistor is longer than that of the inverter in the latch portion.
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