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KR100687527B1 - Light emitting diode and method for forming thereof - Google Patents

Light emitting diode and method for forming thereof Download PDF

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Publication number
KR100687527B1
KR100687527B1 KR1020060110446A KR20060110446A KR100687527B1 KR 100687527 B1 KR100687527 B1 KR 100687527B1 KR 1020060110446 A KR1020060110446 A KR 1020060110446A KR 20060110446 A KR20060110446 A KR 20060110446A KR 100687527 B1 KR100687527 B1 KR 100687527B1
Authority
KR
South Korea
Prior art keywords
semiconductor layer
electrode
light emitting
conductive pattern
forming
Prior art date
Application number
KR1020060110446A
Other languages
Korean (ko)
Inventor
심종인
박형수
Original Assignee
한양대학교 산학협력단
(주)에피플러스
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 한양대학교 산학협력단, (주)에피플러스 filed Critical 한양대학교 산학협력단
Application granted granted Critical
Publication of KR100687527B1 publication Critical patent/KR100687527B1/en

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Abstract

A light emitting diode and its fabricating method are provided to relieve concentration of a current on an end of an active layer and an second semiconductor layer by using a conductive pattern as a current diffusion layer. A light emitting structure is formed on a substrate(110) and has a first semiconductor layer(121), an active layer(122), and a second semiconductor layer(123). A portion of the first semiconductor layer is not covered by the active layer and the second semiconductor layer is exposed. A first electrode(141) is positioned on the exposed first semiconductor layer, and a second electrode(143) is positioned on the second semiconductor layer. A first conductive pattern is interposed between the first electrode and the second electrode.

Description

발광다이오드 및 그 형성 방법{LIGHT EMITTING DIODE AND METHOD FOR FORMING THEREOF}LIGHT EMITTING DIODE AND METHOD FOR FORMING THEREOF

도 1은 종래 기술에 따른 GaN계 발광다이오드의 단면도이다.1 is a cross-sectional view of a GaN based light emitting diode according to the prior art.

도 2는 도 1의 발광다이오드의 위치에 따른 전기장의 세기를 도시한 도면이다.FIG. 2 is a diagram illustrating the intensity of an electric field according to the position of the light emitting diode of FIG. 1.

도 3은 본 발명의 일 실시예에 따른 발광다이오드를 설명하기 위한 평면도이다.3 is a plan view illustrating a light emitting diode according to an exemplary embodiment of the present invention.

도 4는 도 3의 Ⅰ-Ⅰ'라인을 따라 취해진 단면도이다.4 is a cross-sectional view taken along the line II ′ of FIG. 3.

도 5a 내지 도 5c는 도 4의 발광다이오드의 위치에 따른 전기장의 세기를 도시한 도면들이다.5A to 5C are diagrams illustrating the intensity of an electric field according to the position of the light emitting diode of FIG. 4.

도 6은 본 발명의 다른 실시예에 따른 발광다이오드를 설명하기 위한 평면도이다.6 is a plan view illustrating a light emitting diode according to another embodiment of the present invention.

도 7은 도 6의 Ⅰ-Ⅰ'라인을 따라 취해진 단면도이다.FIG. 7 is a cross-sectional view taken along the line II ′ of FIG. 6.

도 8a 내지 도 8c는 도 7의 발광다이오드의 위치에 따른 전기장의 세기를 도시한 도면들이다.8A to 8C are diagrams illustrating the intensity of an electric field according to the position of the light emitting diode of FIG. 7.

도 9 내지 도 12는 도 3의 발광다이오드의 형성 방법을 설명하기 위해 도 3의 Ⅰ-Ⅰ'라인을 따라 취해진 단면도들이다.9 to 12 are cross-sectional views taken along the line II ′ of FIG. 3 to explain the method of forming the light emitting diode of FIG. 3.

도 13은 도 6의 발광다이오드의 형성 방법을 설명하기 위해 도 6의 Ⅰ-Ⅰ'라인을 따라 취해진 단면도이다.FIG. 13 is a cross-sectional view taken along the line II ′ of FIG. 6 to explain the method of forming the light emitting diode of FIG. 6.

도 14는 본 발명의 실시예들에 따른 플로팅 가드 패턴의 기능을 개략적으로 도시한다.14 schematically illustrates the function of a floating guard pattern in accordance with embodiments of the present invention.

본 발명은 반도체 장치에 관한 것으로, 더욱 상세하게는 발광다이오드 및 그 제조 방법에 관한 것이다.The present invention relates to a semiconductor device, and more particularly, to a light emitting diode and a manufacturing method thereof.

일반적으로 발광다이오드(LED:light emitting diode)는 전자와 홀의 재결합에 기초하여 발광하는 반도체 장치로서 광통신, 전자기기에서 여러 형태의 광원으로 널리 사용되고 있다. In general, a light emitting diode (LED) is a semiconductor device that emits light based on recombination of electrons and holes, and is widely used as a light source of various types in optical communication and electronic devices.

발광다이오드에서 발생되는 광의 주파수(또는 파장)는 사용되는 반도체 재료의 밴드 갭 함수이다. 즉, 작은 밴드 갭에서는 상대적으로 낮은 에너지와 긴 파장의 광자를 발생하고, 큰 밴드 갭에서는 보다 짧은 파장의 광자를 발생한다. 예들 들어, 비교적 큰 밴드 갭을 갖는 반도체 재료인 Ⅲ족 질화물계 반도체, 특히 질화 갈륨(GaN)은 청색 또는 자외선 파장을 갖는 빛을 생성한다. 단파장 LED는 광기록 장치(optical storage)의 저장 공간을 증가시킬 수 있는 장점을 갖고 있다.The frequency (or wavelength) of light generated at the light emitting diodes is a function of the band gap of the semiconductor material used. That is, in the small band gap, photons of relatively low energy and long wavelength are generated, and in the large band gap, photons of shorter wavelength are generated. For example, group III nitride semiconductors, in particular gallium nitride (GaN), which are semiconductor materials with relatively large band gaps, produce light having blue or ultraviolet wavelengths. Short wavelength LEDs have the advantage of increasing storage space in optical storage.

이러한 단파장의 청색광을 발생하는 GaN는 다른 Ⅲ족 질화물계 반도체와 마찬가지로 벌크 단결정체를 형성할 수 없다. 따라서, GaN결정의 성장을 위해 적절 한 기판을 사용하여야 한다. 이러한 GaN결정을 성장시키기 위한 기판으로는 사파이어 기판이 대표적이다. 그러나, 이러한 사파이어 기판은 절연성이기 때문에 사파이어 기판 상에 형성되는 GaN계 발광다이오드의 구조는 제약을 받는다. GaN generating such short wavelength blue light cannot form a bulk single crystal like other group III nitride semiconductors. Therefore, an appropriate substrate should be used for the growth of GaN crystals. As a substrate for growing such GaN crystals, a sapphire substrate is typical. However, since the sapphire substrate is insulating, the structure of the GaN-based light emitting diode formed on the sapphire substrate is limited.

도 1은 종래 기술에 따른 GaN계 발광다이오드의 단면도이다.1 is a cross-sectional view of a GaN based light emitting diode according to the prior art.

도 1을 참조하면, 발광다이오드는 사파이어 기판(10)과 사파이어 기판(10) 상에 형성된 발광 구조물(20)을 포함한다. 발광 구조물(20)은 사파이어 기판(10) 상에 순차적으로 형성된 n형 GaN층(21)과 다중 양자 우물(MQW:multi-quantum well) 구조의 활성층(22)과 p형 GaN층(23)으로 구성된다.Referring to FIG. 1, the light emitting diode includes a sapphire substrate 10 and a light emitting structure 20 formed on the sapphire substrate 10. The light emitting structure 20 includes an n-type GaN layer 21 and an active layer 22 and a p-type GaN layer 23 having a multi-quantum well (MQW) structure sequentially formed on the sapphire substrate 10. It is composed.

p형 GaN층(23)과 활성층(22)의 일부를 건식 식각하여 n형 GaN층(21)의 일부가 노출된다. 노출된 n형 GaN층(21)과 p형 GaN층(23) 상에 각각 n형 전극(41)과 p형 전극(43)이 형성된다. 일반적으로 전류 주입 면적을 증가시키면서도 휘도에 악영향을 주지 않기 위해서 p형 GaN층(23)과 p형 전극(43) 사이에 투명전극(30,transparent electrode)이 형성된다.A portion of the p-type GaN layer 23 and the active layer 22 is dry etched to expose a portion of the n-type GaN layer 21. The n-type electrode 41 and the p-type electrode 43 are formed on the exposed n-type GaN layer 21 and the p-type GaN layer 23, respectively. In general, a transparent electrode 30 is formed between the p-type GaN layer 23 and the p-type electrode 43 to increase the current injection area but not adversely affect the luminance.

이와 같이, 종래의 GaN계 발광다이오드는 절연물질인 사파이어 기판(10)을 사용하기 때문에 두 전극(41,43)이 거의 수평한 면에 형성된다. 따라서, 전압인가시에 p형 전극(43)으로부터 활성층을 통해 n형 전극(41) 향하는 전류 흐름이 A부위에 집중될 수 밖에 없다. 이러한 협소한 전류 흐름으로 인해 GaN계 발광다이오드는 순방향 전압이 증가하여 전류 효율이 저하되는 문제가 발생한다. 또, p형 전극(43)과 n형 전극(41) 사이에 발생하는 전기장이 A부위에서 급격히 증가한다.As described above, since the GaN-based light emitting diode uses a sapphire substrate 10 that is an insulating material, two electrodes 41 and 43 are formed on a substantially horizontal surface. Therefore, when voltage is applied, current flow from the p-type electrode 43 toward the n-type electrode 41 through the active layer is inevitably concentrated at the A portion. Due to such a narrow current flow, GaN-based light emitting diodes have a problem in that the forward voltage increases and current efficiency decreases. In addition, the electric field generated between the p-type electrode 43 and the n-type electrode 41 increases rapidly at the A portion.

도 2는 도 1의 발광다이오드의 위치에 따른 전기장의 세기를 도시한 도면이 다. 도 2에서 가로축은 발광다이오드에서의 위치를 나타내고, 세로축은 상기 위치에서의 전기장의 세기를 나타낸다. 상기 위치는 도 1에서 발광다이오드의 좌측면을 기준으로 상기 좌측면과의 거리를 나타낸다. 도 2를 참조하면, 위치가 200㎛인 지점(즉, 도 1에서 전류 흐름이 집중되는 A부위)에서 전기장의 세기가 급격히 증가하여 136V/cm가 된다. 이에 의해, 발광다이오드는 정전기 방전에 의한 내성이 감소할 수 있다.FIG. 2 is a diagram showing the intensity of an electric field according to the position of the light emitting diode of FIG. 1. In Figure 2, the horizontal axis represents the position in the light emitting diodes, and the vertical axis represents the intensity of the electric field at the position. The position represents a distance from the left side with respect to the left side of the light emitting diode in FIG. 1. Referring to FIG. 2, the intensity of the electric field is rapidly increased to 136 V / cm at the point where the position is 200 μm (that is, the portion A where current flow is concentrated in FIG. 1). As a result, the light emitting diode can be reduced in resistance due to electrostatic discharge.

상술한 바와 같이 정전기 방전에 의한 내성의 감소 및 전류 집중 현상에 의해 발광다이오드의 신뢰성이 저하될 수 있다. As described above, the reliability of the light emitting diode may be degraded due to a decrease in resistance due to electrostatic discharge and a current concentration phenomenon.

본 발명이 이루고자 하는 기술적 과제는 신뢰성이 향상된 발광다이오드 및 그 형성 방법을 제공하는 것이다.SUMMARY OF THE INVENTION The present invention has been made in an effort to provide a light emitting diode having improved reliability and a method of forming the same.

본 발명의 실시예들에 따른 발광다이오드는: 기판 상에 위치하는 제1 반도체층, 활성층 및 제2 반도체층을 포함하고, 상기 제1 반도체층의 일부가 상기 활성층 및 상기 제2 반도체층에 의해 덮히지 않고 노출되는 발광 구조물; 상기 노출된 제1 반도체층 상에 위치하는 제1 전극; 상기 제2 반도체층 상에 위치하는 제2 전극; 및 상기 제1 전극과 상기 제2 전극 사이의 상기 발광 구조물 상에, 상기 제1 전극 및 상기 제2 전극으로부터 이격된 제1 도전 패턴을 포함한다.A light emitting diode according to embodiments of the present invention includes: a first semiconductor layer, an active layer, and a second semiconductor layer positioned on a substrate, wherein a portion of the first semiconductor layer is formed by the active layer and the second semiconductor layer. A light emitting structure exposed without being covered; A first electrode on the exposed first semiconductor layer; A second electrode on the second semiconductor layer; And a first conductive pattern spaced apart from the first electrode and the second electrode on the light emitting structure between the first electrode and the second electrode.

상기 제2 전극은 상기 제2 반도체층과 접촉하는 투명전극을 포함할 수 있다. 상기 제1 도전 패턴은 상기 제1 반도체층 상에 위치하거나, 상기 노출된 제2 반도 체층 상에 위치할 수 있다. 상기 제1 반도체층 또는 상기 제2 반도체층과 상기 제1 도전 패턴 사이에 절연 패턴이 개재할 수 있다. 상기 제1 도전 패턴은 금속물질로 이루어질 수 있다. 상기 제1 전극과 상기 제2 전극 간 흐르는 전류의 방향이 상기 제1 도전 패턴과 교차하도록 상기 제1 도전 패턴은 상기 제1 전극 또는 상기 제2 전극을 둘러쌀 수 있다. 상기 제1 반도체층은 상기 제1 전극과 상기 제2 전극 아래에서 상기 제1 전극과 상기 제2 전극 방향으로 신장하는 제2 도전 패턴을 포함할 수 있다.The second electrode may include a transparent electrode in contact with the second semiconductor layer. The first conductive pattern may be located on the first semiconductor layer or on the exposed second semiconductor layer. An insulating pattern may be interposed between the first semiconductor layer or the second semiconductor layer and the first conductive pattern. The first conductive pattern may be made of a metal material. The first conductive pattern may surround the first electrode or the second electrode such that a direction of a current flowing between the first electrode and the second electrode crosses the first conductive pattern. The first semiconductor layer may include a second conductive pattern extending in the direction of the first electrode and the second electrode under the first electrode and the second electrode.

본 발명의 실시예들에 따른 발광다이오드의 형성 방법은: 기판 상에 제1 반도체층, 활성층 및 제2 반도체층을 포함하고, 상기 제1 반도체층의 일부가 상기 활성층 및 상기 제2 반도체층에 의해 덮히지 않고 노출되는 발광 구조물을 형성하는 단계; 상기 노출된 제1 반도체층 상에 제1 전극을 형성하고, 상기 제2 반도체층 상에 제2 전극을 형성하는 단계; 및 상기 제1 전극과 상기 제2 전극 사이의 상기 발광 구조물 상에, 상기 제1 전극 및 상기 제2 전극으로부터 이격되는 제1 도전 패턴을 형성하는 단계를 포함한다.A method of forming a light emitting diode according to embodiments of the present invention includes: a first semiconductor layer, an active layer, and a second semiconductor layer on a substrate, wherein a portion of the first semiconductor layer is formed on the active layer and the second semiconductor layer. Forming a light emitting structure that is not covered by the light emitting structure; Forming a first electrode on the exposed first semiconductor layer, and forming a second electrode on the second semiconductor layer; And forming a first conductive pattern spaced apart from the first electrode and the second electrode on the light emitting structure between the first electrode and the second electrode.

상기 제2 전극을 형성하는 단계는 상기 제2 반도체층과 접촉하는 투명전극을 형성하는 단계를 포함할 수 있다. 상기 제1 도전 패턴은 상기 제1 반도체층 상에 형성되거나, 상기 노출된 제2 반도체층 상에 형성될 수 있다. 상기 제1 도전 패턴을 형성하는 단계는, 상기 제2 전극 및 상기 제1 전극을 포함하는 상기 발광 구조물 상에 절연막을 형성하는 단계, 상기 절연막 상에 도전막을 형성하는 단계, 및 상기 절연막과 상기 도전막을 패터닝하는 단계를 포함할 수 있다. 상기 제1 도전 패턴은 금속물질로 형성될 수 있다. 상기 제1 반도체층을 형성하는 단계는, 상기 기판 상에 하부 반도체층을 형성하는 단계, 상기 하부 반도체층 상에 상기 제1 전극과 상기 제2 전극 방향으로 신장하는 제2 도전 패턴을 형성하는 단계, 및 상기 하부 반도체층 상에 상기 제2 도전 패턴을 덮는 상부 반도체층을 형성하는 단계를 포함할 수 있다.The forming of the second electrode may include forming a transparent electrode in contact with the second semiconductor layer. The first conductive pattern may be formed on the first semiconductor layer or on the exposed second semiconductor layer. The forming of the first conductive pattern may include forming an insulating film on the light emitting structure including the second electrode and the first electrode, forming a conductive film on the insulating film, and forming the conductive film on the insulating film. Patterning the film. The first conductive pattern may be formed of a metal material. The forming of the first semiconductor layer may include forming a lower semiconductor layer on the substrate, and forming a second conductive pattern extending in the directions of the first electrode and the second electrode on the lower semiconductor layer. And forming an upper semiconductor layer covering the second conductive pattern on the lower semiconductor layer.

이하 첨부한 도면들을 참조하여 본 발명의 실시예들을 상세히 설명하기로 한다. 그러나 본 발명은 여기서 설명되는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다.Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings. However, the present invention is not limited to the embodiments described herein and may be embodied in other forms. Rather, the embodiments introduced herein are provided so that the disclosure may be made thorough and complete, and to fully convey the spirit of the present invention to those skilled in the art.

본 명세서에서 제1, 제2 등의 용어가 다양한 요소들을 기술하기 위해서 사용되었지만, 상기 요소들이 이 같은 용어들에 의해서 한정되어서는 안 된다. 이러한 용어들은 단지 상기 요소들을 서로 구별시키기 위해서 사용되었을 뿐이다. 또, 어떤 막이 다른 막 또는 기판 상에 있다고 언급되는 경우에 그것은 다른 막 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제3의 막이 개재될 수도 있다는 것을 의미한다. 도면들에서, 막 또는 영역들의 두께 등은 명확성을 기하기 위하여 과장되게 표현될 수 있다.Although terms such as first, second, etc. are used herein to describe various elements, the elements should not be limited by such terms. These terms are only used to distinguish the elements from one another. In addition, when it is mentioned that a film is on another film or substrate, it means that it may be formed directly on another film or substrate or a third film may be interposed therebetween. In the drawings, the thickness or the like of the film or regions may be exaggerated for clarity.

(발광다이오드의 구조)(Structure of Light Emitting Diode)

도 3은 본 발명의 일 실시예에 따른 발광다이오드를 설명하기 위한 평면도이고, 도 4는 도 3의 Ⅰ-Ⅰ'라인을 따라 취해진 단면도이다.3 is a plan view illustrating a light emitting diode according to an exemplary embodiment of the present invention, and FIG. 4 is a cross-sectional view taken along the line II ′ of FIG. 3.

도 3 및 도 4를 참조하면, 기판(110) 상에 발광 구조물(120)이 위치한다. 기판(110)은 GaN와 같은 질화물계 반도체의 결정을 성장시킬 수 있는 기판, 예컨대 사파이어 기판일 수 있다. 발광 구조물(120)은 제1 반도체층(121), 활성층(122) 및 제2 반도체층(123)을 포함할 수 있다. 제1 반도체층(121)은 n형 GaN을 포함하고, 제2 반도체층(123)은 p형 GaN을 포함할 수 있으며, 활성층(122)은 다중 양자 우물(MQW:multi-quantum well) 구조를 가질 수 있다. 제1 반도체층(121)의 일부는 활성층(122) 및 제2 반도체층(123)에 의해 덮히지 않고 노출된다. 기판(110)과 제1 반도체층(121) 사이에 스트레스를 완화시킬 수 있는 버퍼층(미도시)이 개재할 수 있다.3 and 4, the light emitting structure 120 is positioned on the substrate 110. The substrate 110 may be a substrate capable of growing a crystal of a nitride semiconductor such as GaN, for example, a sapphire substrate. The light emitting structure 120 may include a first semiconductor layer 121, an active layer 122, and a second semiconductor layer 123. The first semiconductor layer 121 may include n-type GaN, the second semiconductor layer 123 may include p-type GaN, and the active layer 122 may have a multi-quantum well (MQW) structure. Can have A portion of the first semiconductor layer 121 is exposed without being covered by the active layer 122 and the second semiconductor layer 123. A buffer layer (not shown) may be interposed between the substrate 110 and the first semiconductor layer 121 to relieve stress.

제1 반도체층(121)은 하부 반도체층(121_1)과 상부 반도체층(121_2)을 포함할 수 있고, 하부 반도체층(121_1)과 상부 반도체층(121_2) 사이에 도전 패턴(125)이 개재할 수 있다. 하부 반도체층(121_1)은 언도프드(undoped) 또는 도프드(doped) GaN을 포함할 수 있다. 도전 패턴(125)은 전류를 확산시키는 확산층(spreading layer)으로 기능할 수 있으며, 제1 반도체층(121)보다 낮은 밴드갭을 갖는 물질을 포함할 수 있다. 예컨대, 도전 패턴(125)은 낮은 농도의 In을 갖는 InGaN을 포함할 수 있고, 상기 InGaN은 캐리어(carrier)를 가둔 후 골고루 퍼지게 할 수 있다. 도전 패턴(125)은 하부 반도체층(121_1) 면적의 10% 내지 90%를 차지할 수 있다. 또, 도전 패턴(125)은 제1 전극(141)과 제2 전극(143) 아래에서 제1 전극(141)과 제2 전극(143) 방향으로 신장할 수 있다. 예컨대, 도전 패턴(125)의 평면 모양은 그물(mesh) 또는 라인일 수 있으며, 이외에도 다양하게 변형될 수 있 다. The first semiconductor layer 121 may include a lower semiconductor layer 121_1 and an upper semiconductor layer 121_2, and the conductive pattern 125 may be interposed between the lower semiconductor layer 121_1 and the upper semiconductor layer 121_2. Can be. The lower semiconductor layer 121_1 may include undoped or doped GaN. The conductive pattern 125 may function as a spreading layer for diffusing current and may include a material having a lower bandgap than the first semiconductor layer 121. For example, the conductive pattern 125 may include InGaN having a low concentration of In, and the InGaN may be evenly spread after the carrier is confined. The conductive pattern 125 may occupy 10% to 90% of the area of the lower semiconductor layer 121_1. In addition, the conductive pattern 125 may extend in the direction of the first electrode 141 and the second electrode 143 under the first electrode 141 and the second electrode 143. For example, the planar shape of the conductive pattern 125 may be a mesh or a line, and may be variously modified.

노출된 제1 반도체층(121) 상에 제1 전극(141)이 위치하고, 제2 반도체층(123) 상에 투명전극(130) 및 제2 전극(143)이 위치한다. 제1 전극(141)과 제2 전극(143)은 각각 n형 전극과 p형 전극일 수 있다. 제1 전극(141)과 제2 전극(143)은 금속 물질, 예컨대 Cr/Au을 포함할 수 있고, 투명전극(130)은 투명한 도전물질, 예컨대 Ni/Au 또는 ITO(Indium Tin Oxide)를 포함할 수 있다. The first electrode 141 is positioned on the exposed first semiconductor layer 121, and the transparent electrode 130 and the second electrode 143 are positioned on the second semiconductor layer 123. The first electrode 141 and the second electrode 143 may be n-type electrodes and p-type electrodes, respectively. The first electrode 141 and the second electrode 143 may include a metal material such as Cr / Au, and the transparent electrode 130 may include a transparent conductive material such as Ni / Au or indium tin oxide (ITO). can do.

투명전극(130)과 제2 전극(143) 사이의 제2 반도체층(123) 상에 플로팅 가드(floating gaurd) 패턴(150)이 위치한다. 플로팅 가드 패턴(150)은 제1 및 제2 전극(141,143)과 투명전극(130)으로부터 이격되도록 배치된다. 또, 플로팅 가드 패턴(150)은, 제1 전극(141)과 제2 전극(143)(또는 투명전극(130)) 간 흐르는 전류의 방향이 플로팅 가드 패턴(150)과 교차할 수 있도록, 제1 전극(141)을 둘러쌀 수 있다. 플로팅 가드 패턴(150)은 상부의 도전 패턴(151)과 하부의 절연 패턴(152)을 포함할 수 있다. 예컨대, 도전 패턴(151)은 금속물질일 수 있고, 절연 패턴(152)은 실리콘 산화물일 수 있다.A floating guard pattern 150 is positioned on the second semiconductor layer 123 between the transparent electrode 130 and the second electrode 143. The floating guard pattern 150 is disposed to be spaced apart from the first and second electrodes 141 and 143 and the transparent electrode 130. In addition, the floating guard pattern 150 is formed so that the direction of the current flowing between the first electrode 141 and the second electrode 143 (or the transparent electrode 130) may intersect the floating guard pattern 150. The first electrode 141 may be surrounded. The floating guard pattern 150 may include an upper conductive pattern 151 and a lower insulating pattern 152. For example, the conductive pattern 151 may be a metal material, and the insulating pattern 152 may be silicon oxide.

도 14는 본 발명의 실시예들에 따른 플로팅 가드 패턴의 기능을 개략적으로 도시한다. 도 14를 참조하면, 플로팅 가드 패턴(150)은 제1 전극(141)과 제2 전극(143) 사이의 활성층(122) 및 제2 반도체층(123)의 단부에 집중되는 전기장을 줄일 수 있다. 이에 의해, 발광다이오드는 정전기 방전에 의한 내성을 강화할 수 있다. 또, 제1 반도체층(121)에 배치된 도전 패턴(125)은 전류 확산층으로 사용됨으로써, 활성층(122) 및 제2 반도체층(123)의 단부에 전류가 집중되는 것을 완화할 수 있고, 발광 영역의 확장을 통한 외부 양자 효율을 증가시킬 수 있다. 또한, 도전 패턴(125)에 의해 플로팅 가드 패턴(150)에 의한 효과, 즉 정전기 방전에 대한 내성이 더욱 강화될 수 있다.14 schematically illustrates the function of a floating guard pattern in accordance with embodiments of the present invention. Referring to FIG. 14, the floating guard pattern 150 may reduce the electric field concentrated at the ends of the active layer 122 and the second semiconductor layer 123 between the first electrode 141 and the second electrode 143. . Thereby, the light emitting diode can enhance resistance by electrostatic discharge. In addition, since the conductive pattern 125 disposed on the first semiconductor layer 121 is used as a current diffusion layer, concentration of current at the ends of the active layer 122 and the second semiconductor layer 123 can be alleviated, External quantum efficiency can be increased by extending the region. In addition, the effect of the floating guard pattern 150, that is, resistance to electrostatic discharge may be further enhanced by the conductive pattern 125.

도 5a 내지 도 5c는 도 4의 발광다이오드의 위치에 따른 전기장의 세기를 도시한 도면들이다. 도 5a 내지 도 5c는 각각 도 4에서 플로팅 가드 패턴(150)과 투명전극(130) 간 거리(Dp)가 5㎛, 10㎛, 20㎛이고, 플로팅 가드 패턴(150)의 폭이 10㎛인 경우를 도시한다. 도 5a 내지 도 5c에서 가로축은 발광다이오드에서의 위치를 나타내고, 세로축은 상기 위치에서의 전기장의 세기를 나타낸다. 상기 위치는 도 4에서 발광다이오드의 좌측면을 기준으로 상기 좌측면과의 거리를 나타낸다. 따라서, 발광다이오드의 좌측면의 위치는 0㎛가 되고, 그 우측면의 위치는 320㎛가 된다. 5A to 5C are diagrams illustrating the intensity of an electric field according to the position of the light emitting diode of FIG. 4. 5A to 5C illustrate a distance Dp between the floating guard pattern 150 and the transparent electrode 130 of 5 μm, 10 μm, and 20 μm, respectively, and the width of the floating guard pattern 150 is 10 μm. The case is shown. 5A to 5C, the horizontal axis represents a position in the light emitting diode, and the vertical axis represents the intensity of the electric field at the position. The position represents a distance from the left side with respect to the left side of the light emitting diode in FIG. 4. Therefore, the position of the left side of the light emitting diode is 0 mu m, and the position of the right side thereof is 320 mu m.

도 5a 내지 도 5c를 참조하면, 제1 전극(141)과 제2 전극(143) 사이의 활성층(122) 및 제2 반도체층(123)의 단부에 집중되는 전기장은 각각 75, 66, 57V/cm로 플로팅 가드 패턴이 없는 경우보다 크게 감소한다. 또, 플로팅 가드 패턴(150)과 투명전극(130) 간 거리가 커질수록 전기장의 세기가 더 크게 감소함을 알 수 있다.5A to 5C, the electric fields concentrated at the ends of the active layer 122 and the second semiconductor layer 123 between the first electrode 141 and the second electrode 143 are 75, 66, and 57V /, respectively. It is greatly reduced by cm than without the floating guard pattern. In addition, it can be seen that as the distance between the floating guard pattern 150 and the transparent electrode 130 increases, the intensity of the electric field decreases further.

도 6은 본 발명의 다른 실시예에 따른 발광다이오드를 설명하기 위한 평면도이고, 도 7은 도 6의 Ⅰ-Ⅰ'라인을 따라 취해진 단면도이다. 6 is a plan view illustrating a light emitting diode according to another exemplary embodiment of the present invention, and FIG. 7 is a cross-sectional view taken along the line II ′ of FIG. 6.

도 6 및 도 7을 참조하면, 본 실시예에서는 전술한 실시예와 달리 플로팅 가드 패턴(150)이 노출된 제1 반도체층(141) 상에 위치하지만, 전술한 실시예와 동일한 효과를 가질 수 있다.6 and 7, the floating guard pattern 150 is positioned on the exposed first semiconductor layer 141 unlike the above-described embodiment, but may have the same effect as the above-described embodiment. have.

도 8a 내지 도 8c는 도 7의 발광다이오드의 위치에 따른 전기장의 세기를 도시한 도면이다. 도 8a 내지 도 8c는 각각 도 7에서 플로팅 가드 패턴(150)과 투명전극(130) 간 거리(Dn)가 5㎛, 10㎛, 20㎛이고, 플로팅 가드 패턴(150)의 폭이 10㎛인 경우를 도시한다. 8A to 8C are diagrams illustrating the intensity of an electric field according to the position of the light emitting diode of FIG. 7. 8A to 8C show that the distance Dn between the floating guard pattern 150 and the transparent electrode 130 is 5 μm, 10 μm, and 20 μm, respectively, and the width of the floating guard pattern 150 is 10 μm in FIG. 7. The case is shown.

도 8a 내지 도 8c를 참조하면, 제1 전극(141)과 제2 전극(143) 사이의 활성층(122) 및 제2 반도체층(123)의 단부에 집중되는 전기장은 각각 54, 42, 37V/cm로 플로팅 가드 패턴이 없는 경우보다 크게 감소한다. 또, 플로팅 가드 패턴(150)과 투명전극(130) 간 거리가 커질수록 전기장의 세기가 더 크게 감소함을 알 수 있다.8A through 8C, the electric fields concentrated at the ends of the active layer 122 and the second semiconductor layer 123 between the first electrode 141 and the second electrode 143 are 54, 42, and 37V /, respectively. It is greatly reduced by cm than without the floating guard pattern. In addition, it can be seen that as the distance between the floating guard pattern 150 and the transparent electrode 130 increases, the intensity of the electric field decreases further.

(발광다이오드의 형성 방법)(Formation method of light emitting diode)

도 9 내지 도 12는 도 3의 발광다이오드의 형성 방법을 설명하기 위해 도 3의 Ⅰ-Ⅰ'라인을 따라 취해진 단면도들이다.9 to 12 are cross-sectional views taken along the line II ′ of FIG. 3 to explain the method of forming the light emitting diode of FIG. 3.

도 9를 참조하면, 기판(110) 상에 발광 구조물(120)이 형성된다. 기판(110)은 GaN와 같은 질화물계 반도체의 결정을 성장시킬 수 있는 기판, 예컨대 사파이어 기판이 사용될 수 있다. 발광 구조물(120)은 제1 반도체층(121), 활성층(122) 및 제2 반도체층(123)을 포함할 수 있고, 제1 반도체층(121)은 하부 반도체층(121_1)과 상부 반도체층(121_2)을 포함할 수 있다. 9, a light emitting structure 120 is formed on a substrate 110. The substrate 110 may be a substrate capable of growing a crystal of a nitride semiconductor such as GaN, for example, a sapphire substrate. The light emitting structure 120 may include a first semiconductor layer 121, an active layer 122, and a second semiconductor layer 123, and the first semiconductor layer 121 may include a lower semiconductor layer 121_1 and an upper semiconductor layer. It may include (121_2).

먼저, 기판(110) 상에 하부 반도체층(121_1)이 형성된다. 예컨대, 하부 반도체층(121_1)은 에피택시얼 공정을 수행하여 언도프드(undoped) 또는 도프드(doped) GaN으로 형성될 수 있다. 하부 반도체층(121_1)을 형성하기 전에 기판(110)과 하부 반도체층(121_1) 사이의 스트레스를 완화시킬 수 있는 버퍼층(도시 하지 않음)이 더 형성될 수 있다. 예컨대, 상기 버퍼층은 AlN으로 형성될 수 있다.First, the lower semiconductor layer 121_1 is formed on the substrate 110. For example, the lower semiconductor layer 121_1 may be formed of undoped or doped GaN by performing an epitaxial process. Before forming the lower semiconductor layer 121_1, a buffer layer (not shown) may be further formed to relieve stress between the substrate 110 and the lower semiconductor layer 121_1. For example, the buffer layer may be formed of AlN.

하부 반도체층(121_1) 상에 도전 패턴(125)이 형성된다. 도전 패턴(125)은 제1 반도체층(121)보다 낮은 밴드갭을 갖는 물질, 예컨대 낮은 농도의 In을 포함하는 InGaN로 형성될 수 있다. 도전 패턴(125)은 하부 반도체층(121_1) 면적의 10% 내지 90%를 차지하도록 형성될 수 있다. 즉, 도전 패턴(125)은 하부 반도체층(121_1) 면적의 10% 내지 90%를 노출시키고, 상기 노출된 하부 반도체층(121_1)의 표면은 상부 반도체층(121_2)의 성장을 위한 씨드층(seed layer)으로 사용될 수 있다. 도전 패턴(125)은 제1 전극(141)과 제2 전극(143) 아래에서 제1 전극(141)과 제2 전극(143) 방향으로 신장하도록 형성될 수 있다. 또, 도전 패턴(125)은 그물(mesh) 또는 라인 등 다양한 형태로 형성될 수 있다. 도시되지 않았지만, 도전 패턴(125)의 상부면 및/또는 측벽을 덮는 절연 패턴이 더 형성될 수도 있다.The conductive pattern 125 is formed on the lower semiconductor layer 121_1. The conductive pattern 125 may be formed of a material having a lower band gap than the first semiconductor layer 121, for example, InGaN including a low concentration of In. The conductive pattern 125 may be formed to occupy 10% to 90% of the area of the lower semiconductor layer 121_1. That is, the conductive pattern 125 may expose 10% to 90% of the area of the lower semiconductor layer 121_1, and the exposed surface of the lower semiconductor layer 121_1 may have a seed layer for growing the upper semiconductor layer 121_2. seed layer). The conductive pattern 125 may be formed to extend in the direction of the first electrode 141 and the second electrode 143 under the first electrode 141 and the second electrode 143. In addition, the conductive pattern 125 may be formed in various forms such as a mesh or a line. Although not shown, an insulating pattern covering the top surface and / or the sidewall of the conductive pattern 125 may be further formed.

하부 반도체층(121_1) 상에 도전 패턴(125)을 덮는 상부 반도체층(121_2)이 형성된다. 상부 반도체층(121_2)은 도전 패턴(125)에 의해 노출되는 하부 반도체층(121_1)을 씨드층으로 사용하는 에피택시얼 공정을 수행하여 n형 GaN으로 형성될 수 있다.An upper semiconductor layer 121_2 is formed on the lower semiconductor layer 121_1 to cover the conductive pattern 125. The upper semiconductor layer 121_2 may be formed of n-type GaN by performing an epitaxial process using the lower semiconductor layer 121_1 exposed by the conductive pattern 125 as a seed layer.

하부 반도체층(121_1) 상에 활성층(122)과 제2 반도체층(123)이 차례로 형성된다. 활성층(122)은 다중 양자 우물(MQW:multi-quantum well) 구조를 갖는 물질로 형성될 수 있다. 예컨대, 활성층(122)은 InGaN막 또는 아연 또는 실리콘이 도핑된 InGaN막을 포함하도록 형성될 수 있다. 상부 반도체층(123)은 예컨대, p형 GaN으로 형성될 수 있다.The active layer 122 and the second semiconductor layer 123 are sequentially formed on the lower semiconductor layer 121_1. The active layer 122 may be formed of a material having a multi-quantum well (MQW) structure. For example, the active layer 122 may be formed to include an InGaN film or an InGaN film doped with zinc or silicon. The upper semiconductor layer 123 may be formed of, for example, p-type GaN.

하부 반도체층(121_1)과 상부 반도체층(121_2)을 포함하는 제1 반도체층(121), 활성층(122) 및 제2 반도체층(123)은 각각 액상 성장법(LPE:liquid phase epitaxy), 기상 성장법(VPE:vapor phase epitaxy), 유기금속 화학기상증착법(MOCVD:metal organic chemical vapor deposition) 및 분자빔 성장법(MBE:molecular beam epitaxy) 등과 같은 에피택시얼 기술을 사용하여 형성될 수 있다.The first semiconductor layer 121, the active layer 122, and the second semiconductor layer 123 including the lower semiconductor layer 121_1 and the upper semiconductor layer 121_2 are respectively grown in liquid phase growth (LPE) and vapor phases. Epitaxial techniques such as vapor phase epitaxy (VPE), metal organic chemical vapor deposition (MOCVD), and molecular beam epitaxy (MBE).

도 10을 참조하면, 활성층(122)과 제2 반도체층(123)이 패터닝되어, 제1 반도체층(121)이 노출된다. 이때, 제1 반도체층(121)의 상부 반도체층(121_2) 역시 패터닝되어 그 두께가 얇아질 수 있다. Referring to FIG. 10, the active layer 122 and the second semiconductor layer 123 are patterned to expose the first semiconductor layer 121. In this case, the upper semiconductor layer 121_2 of the first semiconductor layer 121 may also be patterned to reduce its thickness.

도 11을 참조하면, 노출된 제1 반도체층(121) 상에 제1 전극(141)이 형성되고, 제2 반도체층(123) 상에 투명전극(130) 및 제2 전극(143)이 형성된다. 제1 및 제2 전극(141,143)은 금속물질로 형성될 수 있다. 예컨대, 제1 및 제2 전극(141, 143)은 Cr/Au막으로 형성될 수 있다. 투명전극(130)은 투명한 도전물질, 예컨대 Ni/Au 또는 ITO(indium tin oxide)로 형성될 수 있다.Referring to FIG. 11, a first electrode 141 is formed on the exposed first semiconductor layer 121, and a transparent electrode 130 and a second electrode 143 are formed on the second semiconductor layer 123. do. The first and second electrodes 141 and 143 may be formed of a metal material. For example, the first and second electrodes 141 and 143 may be formed of a Cr / Au film. The transparent electrode 130 may be formed of a transparent conductive material such as Ni / Au or indium tin oxide (ITO).

도 12를 참조하면, 투명전극(130)과 제2 전극(143) 사이의 제2 반도체층(123) 상에 플로팅 가드(floating gaurd) 패턴(150)이 형성된다. 플로팅 가드 패턴(150)은 발광 구조물(120) 상에 절연막과 도전막을 형성한 후 패터닝함으로써 형성될 수 있다. 따라서, 플로팅 가드 패턴(150)은 상부의 도전 패턴(151)과 하부의 절연 패턴(152)을 포함할 수 있다. 또, 플로팅 가드 패턴(150)은 제1 및 제2 전극(141,143)과 투명전극(130)으로부터 이격되도록, 그리고 제1 전극(141)을 둘러싸도록 형성될 수 있다. 예컨대, 상기 도전막은 금속물질로 형성될 수 있고, 상기 절연막(152)은 실리콘 산화물로 형성될 수 있다.Referring to FIG. 12, a floating gaurd pattern 150 is formed on the second semiconductor layer 123 between the transparent electrode 130 and the second electrode 143. The floating guard pattern 150 may be formed by forming an insulating film and a conductive film on the light emitting structure 120 and then patterning the floating guard pattern 150. Accordingly, the floating guard pattern 150 may include an upper conductive pattern 151 and a lower insulating pattern 152. In addition, the floating guard pattern 150 may be formed to be spaced apart from the first and second electrodes 141 and 143 and the transparent electrode 130 and to surround the first electrode 141. For example, the conductive layer may be formed of a metal material, and the insulating layer 152 may be formed of silicon oxide.

도 13은 도 6의 발광다이오드의 형성 방법을 설명하기 위해 도 6의 Ⅰ-Ⅰ'라인을 따라 취해진 단면도이다. 전술한 실시예에서 도 9 내지 도 11을 참조하여 설명된 부분은 본 실시예에서도 동일하게 적용될 수 있다. 도 13을 참조하면, 본 실시예에서는 전술한 실시예와 달리 플로팅 가드 패턴(150)이 노출된 제1 반도체층(141) 상에 형성될 수 있다. 또, 이와 달리 플로팅 가드 패턴(150)은 제1 반도체층(121)과 제2 반도체층(123) 상에 모두 형성될 수도 있다. FIG. 13 is a cross-sectional view taken along the line II ′ of FIG. 6 to explain the method of forming the light emitting diode of FIG. 6. 9 to 11 in the above-described embodiment may be equally applicable to this embodiment. Referring to FIG. 13, in the present exemplary embodiment, the floating guard pattern 150 may be formed on the exposed first semiconductor layer 141, unlike the above-described exemplary embodiment. Alternatively, the floating guard pattern 150 may be formed on both the first semiconductor layer 121 and the second semiconductor layer 123.

따라서, 플로팅 가드 패턴(150)는 집적도, 발광효율, 정전기 방전에 대한 내성, 전류 확산 등을 고려하여, 적절하게 선정된 위치에 한 개 또는 둘 이상 형성될 수 있다.Accordingly, one or more floating guard patterns 150 may be formed at appropriately selected positions in consideration of the degree of integration, luminous efficiency, resistance to electrostatic discharge, and current spreading.

이제까지 본 발명에 대한 구체적인 실시예들을 살펴보았다. 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자는 본 발명이 본 발명의 본질적인 특성에서 벗어나지 않는 범위에서 변형된 형태로 구현될 수 있음을 이해할 수 있을 것이다. 그러므로 개시된 실시예들은 한정적인 관점이 아니라 설명적인 관점에서 고려되어야 한다. 본 발명의 범위는 전술한 설명이 아니라 특허청구범위에 나타나 있으며, 그와 동등한 범위 내에 있는 모든 차이점은 본 발명에 포함된 것으로 해석되어야 할 것이다.So far, specific embodiments of the present invention have been described. Those skilled in the art will appreciate that the present invention can be implemented in a modified form without departing from the essential features of the present invention. Therefore, the disclosed embodiments should be considered in descriptive sense only and not for purposes of limitation. The scope of the present invention is shown in the claims rather than the foregoing description, and all differences within the scope will be construed as being included in the present invention.

본 발명의 실시예들에 따르면, 발광다이오드는 정전기 방전에 대한 내성을 강화할 수 있고, 전류 집중 현상을 방지할 수 있다. 따라서, 발광다이오드의 신뢰성이 향상된다.According to embodiments of the present invention, the light emitting diodes can enhance resistance to electrostatic discharge and can prevent current concentration. Therefore, the reliability of the light emitting diode is improved.

Claims (15)

기판 상에 위치하는 제1 반도체층, 활성층 및 제2 반도체층을 포함하고, 상기 제1 반도체층의 일부가 상기 활성층 및 상기 제2 반도체층에 의해 덮히지 않고 노출되는 발광 구조물;A light emitting structure including a first semiconductor layer, an active layer, and a second semiconductor layer on the substrate, wherein a portion of the first semiconductor layer is exposed without being covered by the active layer and the second semiconductor layer; 상기 노출된 제1 반도체층 상에 위치하는 제1 전극;A first electrode on the exposed first semiconductor layer; 상기 제2 반도체층 상에 위치하는 제2 전극; 및A second electrode on the second semiconductor layer; And 상기 제1 전극과 상기 제2 전극 사이의 상기 발광 구조물 상에, 상기 제1 전극 및 상기 제2 전극으로부터 이격된 제1 도전 패턴을 포함하는 발광다이오드.And a first conductive pattern spaced apart from the first electrode and the second electrode on the light emitting structure between the first electrode and the second electrode. 제 1 항에 있어서,The method of claim 1, 상기 제2 전극은 상기 제2 반도체층과 접촉하는 투명전극을 포함하는 발광다이오드.The second electrode includes a transparent electrode in contact with the second semiconductor layer. 제 1 항에 있어서,The method of claim 1, 상기 제1 도전 패턴은 상기 제1 반도체층 상에 위치하는 발광다이오드.The first conductive pattern is a light emitting diode on the first semiconductor layer. 제 1 항에 있어서,The method of claim 1, 상기 제1 도전 패턴은 상기 노출된 제2 반도체층 상에 위치하는 발광다이오드.The first conductive pattern is on the exposed second semiconductor layer. 제 3 항 또는 제 4 항에 있어서,The method according to claim 3 or 4, 상기 제1 반도체층 또는 상기 제2 반도체층과 상기 제1 도전 패턴 사이에 절연 패턴이 개재하는 발광다이오드.A light emitting diode in which an insulating pattern is interposed between the first semiconductor layer or the second semiconductor layer and the first conductive pattern. 제 1 항에 있어서,The method of claim 1, 상기 제1 도전 패턴은 금속물질로 이루어진 발광다이오드.The first conductive pattern is a light emitting diode made of a metal material. 제 1 항에 있어서,The method of claim 1, 상기 제1 전극과 상기 제2 전극 간 흐르는 전류의 방향이 상기 제1 도전 패턴과 교차하도록 상기 제1 도전 패턴은 상기 제1 전극 또는 상기 제2 전극을 둘러싸는 발광다이오드.The first conductive pattern surrounds the first electrode or the second electrode such that a direction of a current flowing between the first electrode and the second electrode crosses the first conductive pattern. 제 1 항에 있어서,The method of claim 1, 상기 제1 반도체층은 상기 제1 전극과 상기 제2 전극 아래에서 상기 제1 전극과 상기 제2 전극 방향으로 신장하는 제2 도전 패턴을 포함하는 발광다이오드.The first semiconductor layer includes a second conductive pattern extending in the direction of the first electrode and the second electrode under the first electrode and the second electrode. 기판 상에 제1 반도체층, 활성층 및 제2 반도체층을 포함하고, 상기 제1 반도체층의 일부가 상기 활성층 및 상기 제2 반도체층에 의해 덮히지 않고 노출되는 발광 구조물을 형성하는 단계;Forming a light emitting structure including a first semiconductor layer, an active layer, and a second semiconductor layer on a substrate, wherein a portion of the first semiconductor layer is exposed without being covered by the active layer and the second semiconductor layer; 상기 노출된 제1 반도체층 상에 제1 전극을 형성하고, 상기 제2 반도체층 상에 제2 전극을 형성하는 단계; 및Forming a first electrode on the exposed first semiconductor layer, and forming a second electrode on the second semiconductor layer; And 상기 제1 전극과 상기 제2 전극 사이의 상기 발광 구조물 상에, 상기 제1 전극 및 상기 제2 전극으로부터 이격되는 제1 도전 패턴을 형성하는 단계를 포함하는 발광다이오드의 형성 방법.Forming a first conductive pattern on the light emitting structure between the first electrode and the second electrode, the first conductive pattern being spaced apart from the first electrode and the second electrode. 제 9 항에 있어서,The method of claim 9, 상기 제2 전극을 형성하는 단계는 상기 제2 반도체층과 접촉하는 투명전극을 형성하는 단계를 포함하는 발광다이오드의 형성 방법.The forming of the second electrode includes forming a transparent electrode in contact with the second semiconductor layer. 제 9 항에 있어서,The method of claim 9, 상기 제1 도전 패턴은 상기 제1 반도체층 상에 형성되는 발광다이오드의 형성 방법.And the first conductive pattern is formed on the first semiconductor layer. 제 9 항에 있어서,The method of claim 9, 상기 제1 도전 패턴은 상기 노출된 제2 반도체층 상에 형성되는 발광다이오드의 형성 방법.The first conductive pattern is formed on the exposed second semiconductor layer. 제 9 항에 있어서,The method of claim 9, 상기 제1 도전 패턴을 형성하는 단계는,Forming the first conductive pattern, 상기 제1 전극 및 상기 제2 전극을 포함하는 상기 발광 구조물 상에 절연막을 형성하는 단계;Forming an insulating film on the light emitting structure including the first electrode and the second electrode; 상기 절연막 상에 도전막을 형성하는 단계; 및Forming a conductive film on the insulating film; And 상기 절연막과 상기 도전막을 패터닝하는 단계를 포함하는 발광다이오드의 형성 방법.And patterning the insulating film and the conductive film. 제 9 항에 있어서,The method of claim 9, 상기 제1 도전 패턴은 금속물질로 형성되는 발광다이오드의 형성 방법.The first conductive pattern is a method of forming a light emitting diode formed of a metal material. 제 9 항에 있어서,The method of claim 9, 상기 제1 반도체층을 형성하는 단계는,Forming the first semiconductor layer, 상기 기판 상에 하부 반도체층을 형성하는 단계;Forming a lower semiconductor layer on the substrate; 상기 하부 반도체층 상에 상기 제1 전극과 상기 제2 전극 방향으로 신장하는 제2 도전 패턴을 형성하는 단계; 및Forming a second conductive pattern extending in the direction of the first electrode and the second electrode on the lower semiconductor layer; And 상기 하부 반도체층 상에 상기 제2 도전 패턴을 덮는 상부 반도체층을 형성하는 단계를 포함하는 발광다이오드의 형성 방법.Forming an upper semiconductor layer covering the second conductive pattern on the lower semiconductor layer.
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