KR100685409B1 - Thin film transistor and its manufacturing method - Google Patents
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Abstract
본 발명은 박막트랜지스터의 게이트 절연막, 층간절연막 및 패시베이션층 등과 같은 절연막을 실리콘 질화막으로 기판상에 형성할 때, 상기 실리콘 질화막을 300 내지 380℃의 온도 범위에서 형성함으로서 박막트랜지스터의 특성이 최적화되는 박막트랜지스터의 제조 방법에 관한 것이다.According to the present invention, when an insulating film such as a gate insulating film, an interlayer insulating film, and a passivation layer of a thin film transistor is formed on a substrate using a silicon nitride film, the silicon nitride film is formed at a temperature in the range of 300 to 380 ° C., so that the characteristics of the thin film transistor are optimized. A method of manufacturing a transistor.
본 발명의 박막트랜지스터 및 그 제조 방법은 기판; 상기 기판상에 형성된 소오스/드레인 영역, LDD 영역 및 채널 영역을 포함하는 반도체층; 상기 반도체층이 형성된 기판상에 형성된 게이트 절연막; 상기 게이트 절연막상에 형성된 게이트 전극; 상기 게이트 전극이 형성된 기판상에 형성된 층간절연막; 및 상기 층간절연막상에 형성되고, 상기 반도체층의 소오스/드레인 영역의 소정 영역과 콘택하는 소오스/드레인 전극 및 패시베이션층을 포함하며, 상기 게이트 절연막, 층간절연막 및 패시베이션층 중 적어도 하나 이상은 300 내지 380℃의 온도에서 형성된 실리콘 질화막을 구비함을 포함하여 이루어진 박막트랜지스터 및 그 제조 방법에 기술적 특징이 있다.The thin film transistor of the present invention and a manufacturing method thereof include a substrate; A semiconductor layer including a source / drain region, an LDD region, and a channel region formed on the substrate; A gate insulating film formed on the substrate on which the semiconductor layer is formed; A gate electrode formed on the gate insulating film; An interlayer insulating film formed on the substrate on which the gate electrode is formed; And a source / drain electrode and a passivation layer formed on the interlayer insulating film and in contact with a predetermined region of the source / drain region of the semiconductor layer, wherein at least one of the gate insulating film, the interlayer insulating film, and the passivation layer is 300 to 300; Technical features of the thin film transistor and the method for manufacturing the thin film transistor comprising a silicon nitride film formed at a temperature of 380 ℃.
따라서, 본 발명의 박막트랜지스터 및 그 제조 방법은 박막트랜지스터의 게이트 절연막, 층간절연막 및 패시베이션층 등과 같은 절연막을 300 내지 380℃의 온도 범위에서 실리콘 질화막으로 형성함으로서 LDD 영역의 면저항 특성이 증가하여 전자 이동도 및 항복 전압 특성이 증가하는 효과가 있다.Accordingly, the thin film transistor of the present invention and a method of manufacturing the same include forming an insulating film such as a gate insulating film, an interlayer insulating film, and a passivation layer of the thin film transistor as a silicon nitride film in a temperature range of 300 to 380 ° C, thereby increasing the sheet resistance characteristics of the LDD region, thereby allowing electron transfer. The degree and breakdown voltage characteristics are increased.
실리콘 질화막, LDD, 면저항, 항복 전압Silicon Nitride, LDD, Sheet Resistance, Breakdown Voltage
Description
도 1 내지 도 5는 본 발명의 일실시 예에 따른 박막트랜지스터의 제조 방법을 나타내는 단면도.1 to 5 are cross-sectional views showing a method of manufacturing a thin film transistor according to an embodiment of the present invention.
도 6은 실리콘 질화막의 형성 온도와 LDD의 Rs 값을 나타내는 그래프.6 is a graph showing a formation temperature of a silicon nitride film and an Rs value of an LDD.
도 7은 실리콘 질화막을 330℃ 및 430℃에서 형성할 경우의 LDD 영역의 저항 값을 측정한 결과 그래프.7 is a graph showing results of measuring resistance values of LDD regions when silicon nitride films are formed at 330 ° C and 430 ° C.
<도면의 주요부분에 대한 부호의 설명> <Description of the symbols for the main parts of the drawings>
102 : 버퍼층 103 : 반도체층102
107 : 게이트 절연막 110 : LDD 영역107: gate insulating film 110: LDD region
112 : 층간절연막 114 : 패시베이션층112: interlayer insulating film 114: passivation layer
본 발명은 박막트랜지스터 및 그 제조 방법에 관한 것으로, 보다 자세하게는 박막트랜지스터의 게이트 절연막, 층간절연막 및 패시베이션층 등과 같은 절연막을 300 내지 380℃의 온도 범위에서 실리콘 질화막으로 형성하는 박막트랜지스터 및 그 제조 방법에 관한 것이다.The present invention relates to a thin film transistor and a method of manufacturing the same, and more particularly, a thin film transistor for forming an insulating film, such as a gate insulating film, an interlayer insulating film and a passivation layer of the thin film transistor in a silicon nitride film in the temperature range of 300 to 380 ℃ and a manufacturing method thereof It is about.
최근에 음극선관(cathode ray tube)과 같이 무겁고, 크기가 크다는 종래의 표시 소자의 단점을 해결하는 액정 표시 소자(liquid crystal display device), 유기 전계 발광 소자(organic electroluminescence device) 또는 PDP(plasma display plane) 등과 같은 평판형 표시 소자(plat panel display device)가 주목 받고 있다.Recently, a liquid crystal display device, an organic electroluminescence device, or a plasma display plane, which solve the shortcomings of conventional display devices, such as cathode ray tubes, which are heavy and large. Attention has been paid to flat panel display devices such as "
이때, 상기 액정 표시 소자는 자체 발광 소자가 아니라 수광 소자이기 때문에 밝기, 콘트라스트, 시야각 및 대면적화 등에 한계가 있고, 상기 PDP는 자체 발광 소자이기는 하지만, 다른 평판형 표시 장치에 비해 무게가 무겁고, 소비 전력이 높을 뿐만 아니라 제조 방법이 복잡하다는 문제점이 있는 반면, 상기 유기 전계 발광 소자는 자체 발광 소자이기 때문에 시야각, 콘트라스트 등이 우수하고, 백라이트가 필요하지 않기 때문에 경량박형이 가능하고, 소비 전력 측면에서도 유리하다.In this case, since the liquid crystal display is not a light emitting device but a light receiving device, there is a limit in brightness, contrast, viewing angle, and large area, and although the PDP is a self-light emitting device, it is heavier and consumes more weight than other flat panel display devices. On the other hand, the organic electroluminescent device is excellent in viewing angle, contrast, etc., because it is a self-luminous device, and because it does not require a backlight, it is possible to be light and thin, and in terms of power consumption. It is advantageous.
그리고, 직류 저전압 구동이 가능하고 응답속도가 빠르며 전부 고체이기 때문에 외부 충격에 강하고 사용 온도 범위도 넓을 뿐만 아니라 제조 방법이 단순하고 저렴하다는 장점을 가지고 있다.In addition, since it is possible to drive a DC low voltage, a fast response speed, and all solid, it is resistant to external shock, wide use temperature range, and has a simple and inexpensive manufacturing method.
이때, 상기 유기 전계 발광 소자를 구동하거나 제어하기 위해 박막트랜지스터(Thin film transistor)를 형성하여 스위칭(Switching)로 이용된다.At this time, in order to drive or control the organic EL device, a thin film transistor is used to form a switching.
상기 박막트랜지스터는 소오스 영역, 채널 영역 및 드레인 영역을 포함하는 반도체층, 상기 반도체층상에 형성된 게이트 절연막, 상기 반도체층의 채널 영역과 대응하도록 형성되고, 상기 게이트 절연막상에 형성된 게이트 전극 및 상기 소오스 영역 및 드레인 영역에 각각 접촉하는 소오스 전극 및 드레인 전극으로 구성된다. 이때, 상기 게이트 절연막은 일반적으로 실리콘 산화막 또는 실리콘 질화막을 이용하여 형성하는데, 바람직하게는 실리콘 산화막의 단일막으로 게이트 절연막을 형성한다. 이는 상기 실리콘 산화막이 반도체층과의 계면 특성이 우수하고 형성하는 공정이 단순하고 쉽기 때문이다.The thin film transistor may include a semiconductor layer including a source region, a channel region, and a drain region, a gate insulating layer formed on the semiconductor layer, a gate electrode formed on the semiconductor layer, and a gate electrode and the source region formed on the gate insulating layer. And a source electrode and a drain electrode in contact with the drain region, respectively. In this case, the gate insulating film is generally formed using a silicon oxide film or a silicon nitride film. Preferably, the gate insulating film is formed of a single film of the silicon oxide film. This is because the silicon oxide film has excellent interfacial properties with the semiconductor layer and the process for forming is simple and easy.
그러나, 상기의 게이트 절연막을 실리콘 산화막 또는 실리콘 질화막과 같은 절연막으로 형성하는 경우, 상기 실리콘 산화막으로 형성된 게이트 절연막은 누설 전류가 높아지는 문제점이 있는 반면 실리콘 질화막으로 형성된 게이트 절연막은 반도체층과 실리콘 질화막의 계면 특성이 나빠 박막트랜지스터의 특성이 나빠지게 되는 문제점이 있어 이를 해결하기 위해 상기 실리콘 산화막 및 실리콘 질화막의 이중으로 형성된 게이트 절연막을 형성하였으나 상기 실리콘 질화막의 형성 온도가 높다는 단점이 있다.However, when the gate insulating film is formed of an insulating film such as a silicon oxide film or a silicon nitride film, the gate insulating film formed of the silicon oxide film has a problem of increasing leakage current, while the gate insulating film formed of the silicon nitride film has an interface between the semiconductor layer and the silicon nitride film. In order to solve the problem, a gate insulating film formed of a double layer of the silicon oxide film and the silicon nitride film is formed. However, the silicon nitride film has a high formation temperature.
따라서, 본 발명은 상기와 같은 종래 기술의 제반 단점과 문제점을 해결하기 위한 것으로, 박막트랜지스터의 게이트 절연막, 층간절연막 및 패시베이션층 등과 같은 절연막을 300 내지 380℃의 온도 범위에서 실리콘 질화막으로 형성하는 박막 트랜지스터 및 그 제조 방법을 제공함에 본 발명의 목적이 있다.
Accordingly, the present invention is to solve the above disadvantages and problems of the prior art, a thin film for forming an insulating film, such as a gate insulating film, interlayer insulating film and passivation layer of a thin film transistor as a silicon nitride film in the temperature range of 300 to 380 ℃ It is an object of the present invention to provide a transistor and a method of manufacturing the same.
본 발명의 상기 목적은 기판; 상기 기판상에 형성된 소오스/드레인 영역, LDD 영역 및 채널 영역을 포함하는 반도체층; 상기 반도체층이 형성된 기판상에 형성된 게이트 절연막; 상기 게이트 절연막상에 형성된 게이트 전극; 상기 게이트 전극이 형성된 기판상에 형성된 층간절연막; 및 상기 층간절연막상에 형성되고, 상기 반도체층의 소오스/드레인 영역의 소정 영역과 콘택하는 소오스/드레인 전극 및 패시베이션층을 포함하며, 상기 게이트 절연막, 층간절연막 및 패시베이션층 중 적어도 하나 이상은 300 내지 380℃의 온도에서 형성된 실리콘 질화막을 구비함으로 이루어진 박막트랜지스터에 의해 달성된다.The object of the present invention is a substrate; A semiconductor layer including a source / drain region, an LDD region, and a channel region formed on the substrate; A gate insulating film formed on the substrate on which the semiconductor layer is formed; A gate electrode formed on the gate insulating film; An interlayer insulating film formed on the substrate on which the gate electrode is formed; And a source / drain electrode and a passivation layer formed on the interlayer insulating film and in contact with a predetermined region of the source / drain region of the semiconductor layer, wherein at least one of the gate insulating film, the interlayer insulating film, and the passivation layer is 300 to 300; It is achieved by a thin film transistor consisting of having a silicon nitride film formed at a temperature of 380 ° C.
또한, 본 발명의 상기 목적은 기판을 준비하는 단계; 상기 기판상에 반도체층을 형성하는 단계; 상기 반도체층이 형성된 기판상에 게이트 절연막을 형성하는 단계; 상기 게이트 절연막상에 게이트 전극을 형성하는 단계; 상기 게이트 전극이 형성된 기판상에 층간절연막을 형성하는 단계; 상기 층간절연막상에 상기 반도체층의 소오스/드레인 영역과 콘택하는 소오스/드레인 전극을 형성하는 단계; 및 상기 기판상에 패시베이션층을 형성하는 단계를 포함하며, 상기 게이트 절연막, 층간절연막 및 패시베이션층 중 적어도 하나 이상은 형성함에 있어 300 내지 380℃의 온도 범위에서 실리콘 질화막을 형성하는 공정으로 이루어진 박막트랜지스터 제조 방법에 의해서도 달성된다.In addition, the above object of the present invention comprises the steps of preparing a substrate; Forming a semiconductor layer on the substrate; Forming a gate insulating film on the substrate on which the semiconductor layer is formed; Forming a gate electrode on the gate insulating film; Forming an interlayer insulating film on the substrate on which the gate electrode is formed; Forming a source / drain electrode on the interlayer insulating layer, the source / drain electrode contacting the source / drain region of the semiconductor layer; And forming a passivation layer on the substrate, wherein at least one or more of the gate insulating film, the interlayer insulating film, and the passivation layer are formed to form a silicon nitride film in a temperature range of 300 to 380 ° C. It is also achieved by a manufacturing method.
본 발명의 상기 목적과 기술적 구성 및 그에 따른 작용효과에 관한 자세한 사항은 본 발명의 바람직한 실시예를 도시하고 있는 도면을 참조한 이하 상세한 설명에 의해 보다 명확하게 이해될 것이다. 또한 도면들에 있어서, 층 및 영역의 길이, 두께등은 편의를 위하여 과장되어 표현될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다.Details of the above object and technical configuration of the present invention and the effects thereof according to the present invention will be more clearly understood by the following detailed description with reference to the drawings showing preferred embodiments of the present invention. In the drawings, the length, thickness, etc. of layers and regions may be exaggerated for convenience. Like numbers refer to like elements throughout.
도 1 내지 도 5는 본 발명의 일실시 예에 따른 박막트랜지스터의 제조 방법을 나타내는 단면도들이다.1 to 5 are cross-sectional views illustrating a method of manufacturing a thin film transistor according to an embodiment of the present invention.
도 1을 참조하면, 유리 또는 플라스틱과 같은 절연 기판(101)상에 하부 기판으로부터 상부에 형성될 소자들로의 가스 또는 불순물의 확산 또는 침투를 방지하기 위한 버퍼층(102)을 형성한다.Referring to FIG. 1, a
이어서, 상기 버퍼층(102)이 형성된 기판상에 물리적 기상 증착법(Physical Vapor Deposition) 또는 화학적 기상 증착법(Chemical Vapor Deposition)을 이용하여 비정질 실리콘층을 형성한다. 이때, 상기 비정질 실리콘층 내에는 수소와 같은 가스들이 많이 함유하고 있어 결정화 공정과 같은 이후 공정에 악영향을 미치기 때문에 상기 수소와 같은 가스들을 제거하는 탈수소 공정과 같은 탈가스 처리 공정을 진행한다.Subsequently, an amorphous silicon layer is formed on the substrate on which the
이어서, 상기 비정질 실리콘층을 RTA(Rapid Thermal Annealing)법, SPC(Solid Phase Crystallization)법, ELA(Excimer Laser Crystallization)법, MIC(Metal Induced Crystallization)법, MILC(Metal Induced Lateral Crystallization)법 또는 SLS(Sequential Lateral Solidification)법 등과 같은 여 러 결정화법 중 어느 하나 이상을 이용하여 다결정 실리콘층으로 결정화한다.Subsequently, the amorphous silicon layer is RTA (Rapid Thermal Annealing), SPC (Solid Phase Crystallization), ELA (Excimer Laser Crystallization), MIC (Metal Induced Crystallization), MILC (Metal Induced Lateral Crystallization) or SLS ( Crystallization into a polycrystalline silicon layer using any one or more of several crystallization methods, such as sequential lateral solidification (Sequential Lateral Solidification) method.
이어서, 상기 결정화된 다결정 실리콘층을 패터닝하여 반도체층(103)을 형성한다.Subsequently, the crystallized polycrystalline silicon layer is patterned to form a
도 2를 참조하면, 상기 반도체층(103)이 형성된 기판상에 포토레지스트를 형성한 후, 노광 및 현상 공정을 진행하여 제1패턴(104)을 형성한다.Referring to FIG. 2, after the photoresist is formed on the substrate on which the
이어서, 상기 제1패턴(104)을 마스크로 이용하여 제1불순물 주입 공정(105)을 진행하여 제1패턴(104)에 의해 가려진 영역을 제외한 반도체층(103)에 소오스/드레인 영역(106) 형성을 위한 불순물이 주입된다.Subsequently, the first
이어서, 상기 제1불순물 주입 공정이 완료되면 상기 제1패턴(104)을 제거한다.Subsequently, when the first impurity injection process is completed, the
도 3을 참조하면, 상기 기판상에 물리적 기상 증착법 또는 물리적 기상 증착법을 이용하여 실리콘 질화막을 형성하여 게이트 절연막(107)을 형성한다.Referring to FIG. 3, a silicon nitride film is formed on the substrate using physical vapor deposition or physical vapor deposition to form a
이때, 상기 게이트 절연막(107)은 실리콘 질화막의 단층으로 형성될 수 있으나, 실리콘 산화막을 상기 실리콘 질화막의 상부 또는 하부에 형성하여 이중 게이트 절연막을 형성할 수 있고, 상기 실리콘 질화막 또는 실리콘 산화막을 더 형성하여 복수층의 게이트 절연막을 형성할 수도 있다. 이때, 상기 게이트 절연막의 두께는 500 내지 2000Å로 형성한다.In this case, the
이어서, 상기 게이트 절연막(107)상에 게이트 전극 물질을 형성한 후, 패터닝하여 게이트 전극(108)을 형성한다. 이때, 상기 게이트 전극(108)은 상기 제1패턴(104) 보다 너비가 작게 형성되고 상기 제1불순물 주입 공정(105) 시 제1패턴 (104)이 형성되어 있는 영역에 형성하되 중앙에 위치하도록 형성하는 것이 바람직하다.Subsequently, a gate electrode material is formed on the
도 4를 참조하면, 상기 게이트 전극(108)이 형성된 기판에 제2불순물 주입 공정(109)을 실시하여 LDD(Lightly Doped Drain) 영역(110)을 형성한다.Referring to FIG. 4, a second
이때, 상기 LDD 영역(110)은 박막트랜지스터의 핫 캐리어 효과(Hot Carrier Effect) 및 누선 전류(Leakage Current)을 낮추기 위해서 형성되어지는데, 일반적으로 소오스/드레인 영역의 불순물 농도 보다는 낮고 채널 영역의 불순물 농도 보다는 높은 농도로 불순물이 형성된다.In this case, the
이때, 상기 반도체층(103)은 상기 LDD 영역(110)을 형성함으로서 소오스/드레인 영역(106), LDD 영역(110) 및 채널 영역(111)을 포함하여 이루어지게 된다.In this case, the
도 5를 참조하면, 상기 게이트 전극(108)이 형성된 기판상에 실리콘 산화막 또는 실리콘 질화막과 같은 절연막을 단층 또는 복층으로 형성하여 층간절연막(112)을 형성한다. 이때, 상기 층간절연막(112)은 실리콘 산화막/실리콘 질화막 또는 실리콘 질화막/실리콘 산화막의 순서로 형성할 수 있다.Referring to FIG. 5, an insulating film such as a silicon oxide film or a silicon nitride film is formed in a single layer or a plurality of layers on a substrate on which the
이어서, 상기 반도체층(103)의 소오스/드레인 영역(106)의 소정 영역이 노출되도록 상기 층간절연막(112) 및 게이트 절연막(107)의 소정 영역을 식각하여 콘택홀을 형성한 후, 소오스/드레인 전극 물질을 증착한 후 패터닝하여 소오스/드레인 전극(113)을 형성한다.Subsequently, a predetermined region of the
이어서, 상기 기판상에 실리콘 산화막 또는 실리콘 질화막과 같은 절연막을 단층 또는 복층으로 형성하여 패시베이션층(114)을 형성하여 박막트랜지스터를 완 성한다. 이때, 상기 패시베이션층(114)은 실리콘 산화막/실리콘 질화막 또는 실리콘 질화막/실리콘 산화막의 순서로 형성할 수 있다.Subsequently, an insulating film, such as a silicon oxide film or a silicon nitride film, is formed on the substrate in a single layer or a plurality of layers to form a
이때, 상기 게이트 절연막(107), 층간절연막(112) 및 패시베이션층(114)의 실리콘 질화막은 중 어느 하나 이상은 300 내지 380℃의 온도 범위에서 형성하는 것이 바람직한데, 이는 상기 반도체층의 LDD 영역(110)의 Rs(Sheet Resistor)값이 상기 실리콘 질화막을 형성할 때의 온도에 영향을 받기 때문이다.At this time, at least one of the silicon nitride film of the
이는 도 6의 실리콘 질화막의 형성 온도와 LDD의 Rs 값을 나타내는 그래프에서 보는 바와 같이 실리콘 질화막의 형성 온도 중 380℃ 이하, 특히, 300 내지 380℃인 경우에 LDD 저항값이 29300Ω/□ 이하인 것을 알 수 있다. 또한, 도 7에서 보는 바와 같이 실리콘 질화막을 330℃ 및 430℃에서 형성할 경우의 LDD 영역의 저항 값을 측정한 결과 그래프를 보면, 실리콘 질화막을 330℃에서 형성하는 경우의 LDD 영역의 저항값이 더 낮은 것을 알 수 있다.This shows that the LDD resistance value is 29300 Pa / □ or less when the silicon nitride film is formed at a temperature of 380 ° C. or lower, particularly 300 to 380 ° C., as shown in a graph showing the formation temperature of the silicon nitride film and the Rs value of the LDD. Can be. In addition, as shown in FIG. 7, as a result of measuring the resistance value of the LDD region when the silicon nitride film is formed at 330 ° C. and 430 ° C., the graph shows that the resistance value of the LDD region when the silicon nitride film is formed at 330 ° C. It can be seen that it is lower.
이때, 상기 박막트랜지스터의 전자 이동도(Electron Mobility)는 실리콘 질화막의 형성 온도가 300 내지 380℃일 때, 더욱 빨리지는데 이는 상기 전자 이동도는 LDD 저항값과 반비례 관계에 있어, LDD 저항값이 낮을 수록 전자 이동도는 빨라지기 때문이다.At this time, the electron mobility of the thin film transistor becomes faster when the silicon nitride film is formed at a temperature of 300 to 380 ° C. The electron mobility is inversely related to the LDD resistance value, so that the LDD resistance value is low. This is because the higher the electron mobility.
상기와 같은 실리콘 질화막의 형성 온도가 낮아짐에 따라 LDD 영역의 저항값이 낮아지고 전자 이동도가 높아지는 이유는 상기 실리콘 질화막의 형성 온도가 낮을 수록 상기 실리콘 질화막 내에 포함되는 수소의 농도가 높아지고, 상기 수소가 박막트랜지스터의 형성 공정 중에 이루어지는 열처리 또는 공정 온도에 의해 확산 하여 실리콘 질화막의 계면에 존재하는 뎅글링(dangling) 결함등의 여러 결함등을 치유하기 때문이다.The lower the formation temperature of the silicon nitride film as described above, the lower the resistance value of the LDD region and the higher the electron mobility. The lower the formation temperature of the silicon nitride film, the higher the concentration of hydrogen contained in the silicon nitride film. The reason for this is that the film is diffused by heat treatment or process temperature during the formation of the thin film transistor to heal various defects such as dangling defects present at the interface of the silicon nitride film.
따라서, 상기 박막트랜지스터는 게이트 절연막(107), 층간절연막(112) 및 패시베이션층(114)이 실리콘 산화막 또는 실리콘 질화막의 단층 또는 이들의 복층으로 형성될 수 있는데, 본원 발명에서는 상기 여러 절연막 중 실리콘 질화막을 형성할 때, 형성 온도를 300 내지 380℃의 온도 범위에서 형성함으로서, Rs 및 전자 이동도 등과 같은 특성이 우수한 박막트랜지스터 및 이를 제조하는 방법을 제공하고 있다.Accordingly, in the thin film transistor, the
본 발명은 이상에서 살펴본 바와 같이 바람직한 실시예를 들어 도시하고 설명하였으나, 상기한 실시 예에 한정되지 아니하며 본 발명의 정신을 벗어나지 않는 범위 내에서 당해 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해 다양한 변경과 수정이 가능할 것이다.The present invention has been shown and described with reference to the preferred embodiments as described above, but is not limited to the above embodiments and those skilled in the art without departing from the spirit of the present invention. Various changes and modifications will be possible.
따라서, 본 발명의 박막트랜지스터 및 그 제조 방법은 박막트랜지스터의 게이트 절연막, 층간절연막 및 패시베이션층 등과 같은 절연막을 300 내지 380℃의 온도 범위에서 실리콘 질화막으로 형성함으로서 LDD 영역의 면저항 특성이 증가하여 전자 이동도 및 항복 전압 특성이 증가하는 효과가 있다.Accordingly, the thin film transistor of the present invention and a method of manufacturing the same include forming an insulating film such as a gate insulating film, an interlayer insulating film, and a passivation layer of the thin film transistor as a silicon nitride film in a temperature range of 300 to 380 ° C, thereby increasing the sheet resistance characteristics of the LDD region, thereby allowing electron transfer. The degree and breakdown voltage characteristics are increased.
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Citations (4)
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|---|---|---|---|---|
| JPH02278879A (en) * | 1989-04-20 | 1990-11-15 | Toshiba Corp | Manufacture of thin film transistor |
| KR950007156A (en) * | 1993-08-23 | 1995-03-21 | 모리시타 요이찌 | Method of manufacturing semiconductor device and thin film transistor |
| KR19990036849A (en) * | 1997-10-03 | 1999-05-25 | 다카노 야스아키 | Thin film transistor and manufacturing method of thin film transistor |
| KR19990077818A (en) * | 1998-03-13 | 1999-10-25 | 니시무로 타이죠 | Method of manufacturing an array substrate for display apparatus |
-
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Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02278879A (en) * | 1989-04-20 | 1990-11-15 | Toshiba Corp | Manufacture of thin film transistor |
| KR950007156A (en) * | 1993-08-23 | 1995-03-21 | 모리시타 요이찌 | Method of manufacturing semiconductor device and thin film transistor |
| KR19990036849A (en) * | 1997-10-03 | 1999-05-25 | 다카노 야스아키 | Thin film transistor and manufacturing method of thin film transistor |
| KR19990077818A (en) * | 1998-03-13 | 1999-10-25 | 니시무로 타이죠 | Method of manufacturing an array substrate for display apparatus |
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