KR100672617B1 - High definition deinterlacing processing device and the method thereof - Google Patents
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Abstract
Description
도 1은 디인터레이싱을 위해 필요한 라인을 표시한 예시도이다.1 is an exemplary diagram showing a line required for deinterlacing.
도 2a 내지 도 2b는 SD급 디인터레이싱할 때, 기존 스케일러의 구성을 나타낸 예시도이다.2A to 2B are exemplary diagrams illustrating a configuration of an existing scaler when performing SD class deinterlacing.
도 3a 내지 도 3b는 HD급 디인터레이싱할 때, 기존 스케일러의 구성을 나타낸 예시도이다.3A to 3B are exemplary diagrams illustrating a configuration of an existing scaler when performing HD-level deinterlacing.
도 4는 본 발명에 따른 디인터레이싱 구현장치의 구성을 나타낸 예시도이다.Figure 4 is an exemplary view showing the configuration of a de-interlacing implementation apparatus according to the present invention.
도 5a는 본 발명에 따른 디인터레이싱 구현장치의 타이밍도이다.5A is a timing diagram of a deinterlacing implementation apparatus according to the present invention.
도 5b은 본 발명에 따른 디인터레이싱 구현장치의 트윈 윈도우 타이밍도이다.5B is a twin window timing diagram of a deinterlacing implementation apparatus according to the present invention.
도 5c는 본 발명에 따른 디인터레이싱 구현장치의 트윈 윈도우 설명도이다.Figure 5c is a twin window explanatory diagram of a de-interlacing implementation apparatus according to the present invention.
도 6은 본 발명의 일 실시에 따른 디인터레이싱 구현장치에서의 분할영상의 합성에 따른 타이밍 예시도이다.FIG. 6 is a timing diagram illustrating synthesis of divided images in a de-interlacing apparatus according to an embodiment of the present invention. FIG.
도 7a는 업 스케일링할 때 발생되는 현상의 예시도이다.7A is an exemplary diagram of a phenomenon occurring when upscaling.
도 7b는 다운 스케일링할 때 발생되는 현상의 예시도이다.7B is an exemplary diagram of a phenomenon occurring when downscaling.
도 8은 본 발명의 다른 실시에 따른 디인터레이싱 구현장치에서의 분할영상 의 합성에 따른 타이밍 예시도이다.8 is an exemplary timing diagram according to synthesis of a divided image in an apparatus for implementing deinterlacing according to another embodiment of the present invention.
본 발명은 디인터레이싱 장치 및 방법에 관한 것으로서, 더욱 상세하게는 별도의 하드웨어를 추가하지 않고, 2개의 비디오 스케일러를 사용하여 하나의 스케일링된 이미지를 구성하는 장치와 방법에 관한 것이다.The present invention relates to a deinterlacing apparatus and method, and more particularly, to an apparatus and method for constructing a scaled image using two video scalers without adding additional hardware.
디지털 비디오의 스캔 방식은 인터레이스(interlace) 방식과 프로그레시브(progressive) 방식이 있다. 인터레이스 방식은 하나의 이미지를 짝수 라인으로 구성된 이미지와 홀수 라인으로 구성된 필드로 분리하여 시간 차이를 두면서 각 필드를 보여주는 방식이다. 프로그레시브 방식은 위의 인터레이스 방식에서 말한 짝수 라인으로 구성된 필드와 홀수 라인으로 구성된 필드를 합쳐 하나의 프레임으로 만들어 보여주는 방식이다. 따라서, 인터레이스 스캔 방식을 가진 디지털 비디오의 수직 방향의 정보량보다 프로그레시브 스캔 방식을 가진 디지털 비디오의 수직 방향으로의 정보량이 2배가 되기 때문에 객관적인 화질 향상을 가져 올 수 있다.There are two types of digital video scan methods: interlace and progressive. The interlacing method divides one image into an image composed of even lines and a field composed of odd lines, and displays each field with a time difference. Progressive method combines the field composed of even lines and the field composed of odd lines as described in the interlace method above to form a single frame. Therefore, since the amount of information in the vertical direction of the digital video with the progressive scan method is doubled than the amount of information in the vertical direction of the digital video with the interlace scan method, it is possible to bring about an objective picture quality improvement.
디인터레이싱은 인터레이스 스캔 방식을 가진 디지털 비디오를 프로그레시브 방식의 비디오로 변환시켜주는 것이다. 수직 방향으로의 스케일링과 더불어 같이 채용하고 있는 추세이다.De-interlacing converts digital video with interlaced scans into progressive video. In addition to scaling in the vertical direction, it is also being adopted.
디인터레이싱은 수직 방향으로의 업 스케일링 동작이기 때문에 다수 개의 라인을 저장할 수 있는 라인 메모리가 갖추어져 있어야 한다. 각각의 라인 메모리는 처리하고자 하는 라인의 픽셀 개수만큼의 공간이 있어야 한다. 예를 들어 720x480i 표준화질(Standard Definition: SD)급을 처리하기 위해서는 720 픽셀을 저장할 수 있는 라인 메모리가 다수 개가 장착되어야 한다.Since de-interlacing is an upscaling operation in the vertical direction, it must have a line memory that can store multiple lines. Each line memory must have as much space as the number of pixels of the line to be processed. For example, in order to process 720x480i standard definition (SD), a plurality of line memories capable of storing 720 pixels must be equipped.
라인 메모리 개수는 디인터레이싱의 알고리듬에 의해 결정된다. 단순한 알고리듬의 경우, 현재 필드(current field)의 첫번째 라인과 두번째 라인을 대상으로 하므로 라인 메모리는 2개가 필요할 수 있다. 움직임 보상 알고리듬을 사용할 경우, 현재필드(current field)와 과거 필드(past field), 대과거 필드(before past field), 미래 필드(future field)에서 모두 6개의 라인 메모리를 필요로 할 수 있다.The number of line memories is determined by the algorithm of deinterlacing. In the simple algorithm, two lines of memory may be needed since the first and second lines of the current field are targeted. When using the motion compensation algorithm, six line memories may be required in the current field, the past field, the before past field, and the future field.
따라서, 디인터레이싱을 하지 않는 스케일링을 할 경우, 메모리 사용을 위한 요구는 1개의 라인에 대해서만 하게 된다. 디인터레이싱을 하는 스케일링을 할 경우, 메모리 사용을 위한 요구는 6개의 라인에 대해서 하게 된다. 즉, 메모리 사용량이 기존 대비 6배가 되므로, 이는 시스템 성능에 직접적으로 영향을 미칠 수 있는 사항이다.Thus, in the case of scaling without deinterlacing, the request for memory usage is made for only one line. With de-interlacing scaling, the demand for memory usage is made on six lines. In other words, the memory usage is six times higher than before, which can directly affect system performance.
인터레이스 방식의 720x480i SD급은 지난 50년동안 존재한 포맷으로 대중화되어 있어, 적어도 이 SD급에 대해서는 디인터레이싱이 가능하도록 하드웨어와 메모리 사용량이 조절되어 왔다.The interlaced 720x480i SD class has been popularized for over 50 years, and hardware and memory usage has been adjusted to allow for deinterlacing for at least the SD class.
고화질(High Definition: HD)급 디인터레이싱을 하기 위해 최고 1920 픽셀 개수를 저장할 수 있는 6개의 라인 메모리를 구비해야 한다. 메모리 사용량도 수평으로는 720 픽셀 대비 1920 픽셀, 240 라인 대비 540 라인으로 SD급 디인터레이 싱일 때, 필요한 메모리 사용량 대비 6배 이상이 늘어나게 된다.High-definition (HD) -level deinterlacing requires six line memories capable of storing up to 1920 pixels. Memory usage is 1920 times compared to 720 pixels and 540 lines to 240 lines horizontally, which is 6 times more than the memory usage required for SD-level deinterlacing.
또한, HD급 디인터레이싱을 위한 라인 메모리는 SD급 디인터레이싱을 위한 라인 메모리 대비 약 3배 정도의 증가를 필요로 한다. 또한, 라인 메모리 내부의 720 픽셀까지의 어드레싱이 1920 픽셀까지의 어드레싱으로 변경됨으로 인한 제어부의 복잡도가 증가하게 된다.In addition, the line memory for HD deinterlacing requires about three times as much increase as the line memory for SD deinterlacing. In addition, the complexity of the controller increases due to the change of addressing up to 720 pixels in the line memory to addressing up to 1920 pixels.
메모리 클럭을 높이는 방법으로, 메모리 사용량이 증가하는 것을 보상하여 시스템 안정성을 유지할 수 있으나, 라인 메모리와 제어부 복잡도가 증가하는 것은 필요한 하드웨어의 양이 증가하는 것이고, 이는 칩의 가격을 올리게 되며, 결국 시스템 경쟁력의 하락을 유도하게 된다.By increasing the memory clock, you can maintain system stability by compensating for increased memory usage, but increasing the line memory and control complexity increases the amount of hardware required, which in turn increases the price of the chip and eventually the system. This will lead to a decline in competitiveness.
도 1은 디인터레이싱을 위해 필요한 라인을 표시한 것이다. 인터레이스 스캔 방식의 이미지는 카메라로 실제 영상을 캡쳐할 때, 프로그레시브 방식 이미지의 수직 해상도의 절반에 해당하는 수직 해상도로 캡쳐한다. 첫 번째 캡쳐한 이미지는 TOP 필드(a)라 하고, 두 번째 캡쳐한 이미지는 BOTTOM 필드(b)라 정의한다. 이때, 정적인 영상이 아닌 화살표 방향으로 움직이고 있는 동적인 영상을 캡쳐하는 경우, TOP 필드와 BOTTOM 필드는 시간 차이가 존재하며, TOP필드와 BOTTOM 필드를 교번하여 프로그레시브 프레임을 구성할 경우, (c)와 같이 짝수 라인과 홀수 라인의 움직임이 서로 다르고, 매우 부자연스러운 영상을 얻을 수 있다. 따라서, 영상의 움직임을 반영한 프로그레시브 프레임을 얻기 위한 디인터레이싱을 사용하여 객관적인 화질 향상을 도모할 수 있다. 이러한 디인터레이싱을 지원하기 위해 시간이 서로 다른 필드에서 모두 6개의 라인이 필요하다.Figure 1 shows the lines required for deinterlacing. The interlaced image is captured at a vertical resolution that is half the vertical resolution of the progressive image when the camera captures the actual image. The first captured image is called the TOP field (a), and the second captured image is defined as the BOTTOM field (b). In this case, when capturing a dynamic image moving in the direction of the arrow rather than a static image, there is a time difference between the TOP field and the BOTTOM field, and when a progressive frame is formed by alternating the TOP field and the BOTTOM field, (c) As shown in FIG. 2, even and odd lines of movement are different from each other, and a very unnatural image can be obtained. Therefore, objective image quality can be improved by using deinterlacing to obtain progressive frames that reflect the motion of the image. To support this deinterlacing, six lines are required in all fields with different times.
인터레이스 방식을 가지는 디지털 비디오 포맷은 SD급과 HD급이 있으며, SD급은 720x480i NTSC또는 720x576i PAL 포맷이며, HD급은 1920x1080i HD 포맷이 있다.Digital video formats with interlacing are SD and HD, SD is 720x480i NTSC or 720x576i PAL, and HD is 1920x1080i HD.
도 2a는 SD급 디인터레이싱할 때, 스케일러 구조도이다. SD급 디인터레이싱을 위해 960[pixel]x8[bit-depth] 라인 메모리 6개를 사용하여, 디인터레이싱을 하고, 이후에 위치한 수직 스케일러가 수직 방향으로의 스케일링을 실시하게 된다. 720x480i SD급 인터레이스 비디오에 대해 SD급 디인터레이싱을 하기 위해, 도 2b에서 보는 바와 같이, 주 스케일러의 이미지 입력 위치는 (0, 0), 이미지 입력 크기는 720x480i로 설정하여, 각각의 라인 메모리에 720 픽셀의 라인이 저장되는 것이다.2A is a scaler structure diagram when SD class deinterlacing is performed. De-interlacing is performed using six 960 [pixel] x8 [bit-depth] line memories for SD-class deinterlacing, and the vertical scaler located next performs scaling in the vertical direction. In order to perform SD class deinterlacing for 720x480i SD class interlaced video, as shown in FIG. 2B, the image input position of the main scaler is set to (0, 0) and the image input size is set to 720x480i. The line of is stored.
도 3a은 HD급 디인터레이싱할 때, 기존 스케일러 구조도이다. HD급 디인터레이싱을 위해 1920[pixel]x8[bit-depth] 라인 메모리 6개를 사용하여, 디인터레이싱을 하고, 이후에 위치한 수직 스케일러가 수직 방향으로의 스케일링을 실시하게 된다. 물론, SD급 디인터레이싱 라인 메모리 셋트가 위에서 제시한 HD급 디인터레이싱 라인 메모리 셋트의 서브셋이므로 SD급 디인터레이싱 동작을 포함한다. 1920x1080i HD급 인터레이스 비디오에 대해 HD급 디인터레이싱을 하기 위해, 도 3b에서 보는 바와 같이, 주 스케일러의 이미지 입력 위치는 (0, 0), 이미지 입력 크기는 1920x1080i로 설정하여, 각각의 라인 메모리에 1920 픽셀의 라인이 저장되는 것이다.3A is a diagram illustrating an existing scaler when performing HD-level deinterlacing. For HD-level deinterlacing, six 1920 [pixel] x8 [bit-depth] line memories are used to deinterlace, followed by a vertical scaler that scales in the vertical direction. Of course, since the SD class deinterlacing line memory set is a subset of the HD class deinterlacing line memory set presented above, it includes the SD class deinterlacing operation. In order to perform HD deinterlacing on 1920x1080i HD interlaced video, as shown in FIG. 3B, the image input position of the main scaler is set to (0, 0) and the image input size is 1920x1080i, and 1920 pixels are stored in each line memory. The line of is stored.
이렇게, HD급 디인터레이싱을 위한 라인 메모리는 SD급 디인터레이싱을 위한 라인 메모리 대비 약 3배 정도의 증가를 필요로 한다. 또한, 주 스케일러와 부 스케일러가 동일하게 HD급 디인터레이싱을 해야하는 경우라면, 도면3과 같이 주와 부 스케일러는 동일한 크기의 라인 메모리를 장착해야 한다. 문제는 부 스케일러의 경우, 트윈 윈도우와 같이 주 화면과 부 화면에서 동등한 화질이 요구될 때를 제외하고는 HD 디인터레이싱을 요구하는 상황이 없다는 것이다. 즉, 매우 적은 빈도로 요구되는 규격을 만족시키기 위해 주 스케일러와 부 스케일러에 동일한 하드웨어를 장착하여, 불필요한 하드웨어 증가의 원인이 된다.Thus, the line memory for HD deinterlacing requires about three times the increase of the line memory for the SD class deinterlacing. In addition, if the main scaler and the sub-scaler need to perform HD-level deinterlacing in the same way, the main and sub-scalers should be equipped with the same size line memory as shown in FIG. The problem is that the subscaler does not require HD deinterlacing, except when equal picture quality is required on the main and sub-screens, like the twin window. In other words, in order to satisfy the required specification with a very low frequency, the same hardware is attached to the primary and secondary scalers, which causes unnecessary hardware increase.
본 발명은 별도의 하드웨어를 추가하지 않고, SD급 디인터레이싱을 위한 하드웨어를 이용하여 HD급 디인터레이싱을 구현할 수 있는 장치와 방법을 제공하는 것을 목적으로 한다.An object of the present invention is to provide an apparatus and method that can implement HD class deinterlacing using hardware for SD class deinterlacing without adding additional hardware.
본 발명의 다른 목적은 고해상도의 입력 또는 출력 이미지를 대상으로 스케일링할 때, 2개의 비디오 스케일러를 사용하여 하나의 스케일링된 이미지를 구성하는 장치와 방법을 제공하는 것이다.It is another object of the present invention to provide an apparatus and method for constructing one scaled image using two video scalers when scaling a high resolution input or output image.
본 발명의 또 다른 목적은 높은 동작 주파수를 필요로 하는 HD급 디인터레이싱을 별도의 하드웨어의 추가 없이 구현할 수 있는 장치와 방법을 제공하는 것이다.It is still another object of the present invention to provide an apparatus and method capable of implementing HD class deinterlacing requiring a high operating frequency without adding additional hardware.
이러한 목적을 달성하기 위한 본 발명에 따른 HD급 디인터레이싱 구현 장치는 입력되는 고화질(High Definition)급 영상 중 제 1 영역의 영상에 대해 스케일 링 및 디인터레이싱을 수행하는 제 1 스케일링 및 디인터레이싱부; 상기 고화질(HD)급 영상 중 제 2 영역의 영상에 대해 스케일링 및 디인터레이싱을 수행하는 제 2 스케일링 및 디인터레이싱부; 상기 제 1, 제 2 스케일링 및 디인터레이싱부의 두 분할 영상을 하나의 영상으로 합성하여 출력하는 합성부를 포함하여 이루어지는 것을 구성의 특징으로 한다.In accordance with an aspect of the present invention, there is provided an HD class deinterlacing apparatus comprising: a first scaling and deinterlacing unit configured to perform scaling and deinterlacing on an image of a first region of an input high definition image; A second scaling and deinterlacing unit configured to perform scaling and deinterlacing on an image of a second region of the high definition image; And a combining unit configured to synthesize the two divided images of the first and second scaling and deinterlacing units into one image, and output the combined image.
본 발명에 따른 HD급 디인터레이싱 구현 장치의 세부적 구성의 특징은 상기 제 1 영역, 제 2 영역을 각각 주 스케일러와 부 스케일러를 이용하여 분할 처리하는 점이다.A feature of the detailed configuration of the HD class de-interlacing implementing apparatus according to the present invention is that the first region and the second region are divided by using the primary and secondary scalers, respectively.
본 발명에 따른 HD급 디인터레이싱 구현 장치의 다른 세부적 구성의 특징은 상기 주 스케일러는 실제 출력해야 하는 수평 크기보다 몇 픽셀 더 크게 출력하는 점이다.Another detailed configuration feature of the HD class de-interlacing implementation apparatus according to the present invention is that the main scaler outputs several pixels larger than the horizontal size to actually output.
본 발명에 따른 HD급 디인터레이싱 구현 장치의 또 다른 세부적 구성의 특징은 상기 디인터레이싱은 960[pixel]×8[bit-depth]의 라인 메모리 6개를 사용하여 수행되는 점이다.Another detailed configuration feature of the HD class deinterlacing apparatus according to the present invention is that the deinterlacing is performed using six line memories of 960 [pixel] × 8 [bit-depth].
본 발명에 따른 HD급 디인터레이싱 구현 방법은 표준화질(standard definition)급 디인터레이싱을 만족시키는 라인 메모리를 이용하여 디인터레이싱을 수행하는 과정과; 수직 스케일러를 이용하여 수직 방향으로 스케일링을 수행하는 과정을 포함하여 이루어지는 것을 특징으로 한다.The HD class deinterlacing implementation method according to the present invention comprises the steps of performing deinterlacing using a line memory that satisfies standard definition class deinterlacing; It characterized in that it comprises a step of performing the scaling in the vertical direction using a vertical scaler.
본 발명에 따른 HD급 디인터레이싱 구현 방법의 세부적 특징은 디인터레이싱의 대상이 되는 인터레이싱 방식의 이미지를 주 스케일러와 부 스케일러가 분할 처 리하는 점이다.A detailed feature of the HD class deinterlacing implementation method according to the present invention is that the main scaler and the sub-scaler divide and process the interlaced image that is the target of the deinterlacing.
본 발명의 다른 목적, 특징 및 이점들은 첨부한 도면을 참조한 실시 예들의 상세한 설명을 통해 명백해질 것이다. 이하, 첨부된 도면을 참조하여 본 발명의 실시예의 구성과 그 작용을 설명하며, 도면에 도시되고 또 이것에 의해서 설명되는 본 발명의 구성과 작용은 적어도 하나의 실시 예로서 설명되는 것이며, 이것에 의해서 상기한 본 발명의 기술적 사상과 그 핵심 구성 및 작용이 제한되지는 않는다.Other objects, features and advantages of the present invention will become apparent from the detailed description of the embodiments with reference to the accompanying drawings. Hereinafter, with reference to the accompanying drawings illustrating the configuration and operation of the embodiment of the present invention, the configuration and operation of the present invention shown in the drawings and described by it will be described by at least one embodiment, By the technical spirit of the present invention described above and its core configuration and operation is not limited.
도 4는 본 발명에 따른 디인터레이싱 구현장치의 구성을 나타낸 예시도이다. SD급을 처리하기 위해서는 라인메모리에 저장할 수 있는 픽셀 개수는 720 픽셀이면 충분하다. 그러나, HD급을 처리하기 위해 최소한의 증가분으로 240픽셀만큼 증가시킨다. 따라서, HD급 디인터레이싱을 위해 기존의 SD급 디인터레이싱을 만족시키는 960[pixel]x8[bit-depth] 라인 메모리 6개를 사용한다. 디인터레이싱을 하고, 이후에 위치한 수직 스케일러가 수직 방향으로의 스케일링을 실시하게 된다. 이때, 중요한 것은 디인터레이싱의 대상이 되는 인터레이스 방식의 이미지에 대해 주와 부 스케일러가 분할 처리한다는 것이다.Figure 4 is an exemplary view showing the configuration of a de-interlacing implementation apparatus according to the present invention. In order to process SD class, the number of pixels that can be stored in the line memory is 720 pixels. However, in order to handle the HD level, it is increased by 240 pixels with a minimum increase. Therefore, six 960 [pixel] x8 [bit-depth] line memories that meet the existing SD class deinterlacing are used for HD class deinterlacing. After deinterlacing, the vertical scaler located thereafter performs scaling in the vertical direction. In this case, the important thing is that the main and sub-scalers divide and process the interlaced image to be deinterlaced.
도 5a는 본 발명에 따른 디인터레이싱 구현장치의 타이밍도이다. 1920x1080i HD급 인터레이스 비디오에 대해 HD급 디인터레이싱을 하기 위해, 전체 이미지중 왼쪽 영상 960x1080i과 오른쪽 영상 960x1080i를 각각 주 스케일러와 부 스케일러가 분할 처리하도록 하는 것이다. 즉, 주 스케일러의 입력 이미지 위치는 (0, 0), 입력 이미지 크기는 960x1080i, 부 스케일러의 입력 이미지 위치는 (960, 0), 입력 이미지 크기는 960x1080i로 설정하여 각각의 스케일러가 독립적인 처리를 하도록 한다. 이렇게 되면, 각각의 라인 메모리에는 960픽셀의 라인이 저장된다. 이렇게 함으로써, SD급 디인터레이싱을 지원하는 최소의 하드웨어로 HD급 디인터레이싱도 지원할 수 있다. 5A is a timing diagram of a deinterlacing implementation apparatus according to the present invention. In order to perform HD de-interlacing on 1920x1080i HD interlaced video, the main and sub-scalers split the left video 960x1080i and the right video 960x1080i, respectively. In other words, the input image position of the primary scaler is set to (0, 0), the input image size is 960x1080i, the input scaler position of the secondary scaler is set to (960, 0), and the input image size is set to 960x1080i. Do it. In this case, 960 pixels of lines are stored in each line memory. By doing so, it is possible to support HD deinterlacing with the minimum hardware that supports SD deinterlacing.
또한, 주 스케일러와 부 스케일러가 동일하게 HD급 디인터레이싱을 해야하는 경우 역시 지원할 수 있다. 도 5b는 본 발명에 따른 디인터레이싱 구현장치의 트윈 윈도우 타이밍도이다. 1920x1080P 디스플레이 포맷에 대해 1920x1080i HD급 인터레이스 비디오A와 B에 대해 HD급 디인터레이싱을 하기 위해, 비디오 A는 주 스케일러가 처리하고, 비디오 B는 부 스케일러가 처리한다. 이때, 주 스케일러의 비디오A 입력 위치는 (0, 0), 비디오 A입력 크기는 1920x1080i, 비디오A 출력 위치는 (0, 0), 비디오 A출력 크기는 960x1080i로 설정한다. 부 스케일러의 비디오 B 입력 위치는 (0, 0), 비디오 B입력 크기는 1920x1080i, 비디오B 출력 위치는 (960, 0), 비디오 B출력 크기는 960x1080i로 설정한다. In addition, it can also support the case where the primary and secondary scalers need the same HD-level deinterlacing. 5B is a twin window timing diagram of a deinterlacing implementation apparatus according to the present invention. Video A is processed by the primary scaler and Video B is processed by the secondary scaler to perform HD-deinterlacing on the 1920x1080i HD interlaced video A and B for the 1920x1080P display format. At this time, the video A input position of the main scaler is set to (0, 0), the video A input size is 1920x1080i, the video A output position is (0, 0), and the video A output size is set to 960x1080i. The video B input position of the secondary scaler is set to (0, 0), the video B input size is 1920x1080i, the video B output position is (960, 0), and the video B output size is set to 960x1080i.
도 5c는 본 발명에 따른 디인터레이싱 구현장치의 트윈 윈도우 설명도이다. 이때, 스케일러는 수평 방향 스케일러와 수직 방향 스케일러가 독립적으로 동작하며, 2개의 스케일러가 외부 메모리에 스케일링된 영상을 저장할 때에는 수평 방향으로 입력보다 출력이 작을 때라고 가정하며, 이 과정은 수직 방향으로 스케일링하는 과정보다 선행하여 발생한다고 가정한다. 즉, 위에서 예시한 것으로 설명하면, 1920x1080i 비디오 입력이 960x1080P출력으로 스케일링하기 위해, 입력 1920x1080i의 유효 크기인 1920x540을 960x1080로 출력하기 위해 수평으로 1920픽셀은 960픽셀로 줄인다. 수직 방향으로는 유지한 채로 960x540을 외부 메모리에 저장하게 된 다. 이 영상을 수직 방향 스케일러가 외부 메모리에서 읽어 수직방향으로 스케일링하는 것이다. 위와 같이 주 스케일러와 부 스케일러가 인터레이스 방식의 입력 비디오를 분할 처리한 후, 주 화면과 부 화면 합성부가 2개의 분할 영상을 하나의 영상으로 합치게 된다.Figure 5c is a twin window explanatory diagram of a de-interlacing implementation apparatus according to the present invention. At this time, the scaler operates independently of the horizontal scaler and the vertical scaler, and when the two scalers store the scaled image in the external memory, it is assumed that the output is smaller than the input in the horizontal direction. Assume that it occurs before the process. In other words, as illustrated above, in order to scale the 1920x1080i video input to the 960x1080P output, 1920 pixels are horizontally reduced to 960 pixels in order to output 1920x540, which is an effective size of the input 1920x1080i, to 960x1080. The 960x540 will be stored in external memory while retaining it in the vertical direction. The vertical scaler reads the image from external memory and scales it vertically. As described above, after the main scaler and the sub-scaler divide the interlaced input video, the main screen and the sub-screen synthesizer combine the two divided images into one image.
이는 도 6에서 보여주고 있다. 주 스케일러의 출력 수평과 수직 동기 신호와 부 스케일러의 출력 수평과 수직 동기 신호는 시간적으로 분리되어 있으며, 이들 동기 신호는 최종 출력 수평과 수직 동기 신호에서 분리된 것이다. 따라서, 최종 출력 수평 신호의 최초 절반 구간에서는 주 스케일러의 출력 영상을 삽입하고, 마지막 절반 구간에서는 부 스케일러의 출력 영상을 삽입하는 방식으로 하나의 영상으로 구성할 수 있다. This is shown in FIG. The output horizontal and vertical sync signals of the main scaler and the output horizontal and vertical sync signals of the subscaler are separated in time, and these sync signals are separated from the final output horizontal and vertical sync signals. Therefore, one image may be configured by inserting the output image of the main scaler in the first half section of the final output horizontal signal and inserting the output image of the sub-scaler in the last half section.
이때, 주 스케일러가 처리한 영상의 수평 끝 부분과 부 스케일러가 처리한 영상의 수평 시작 부분처럼 서로 인접한 비디오의 수직 구간은 스케일링 비율에 따라 매끄럽지 않을 수 있다. 즉, 수평 스케일링할 때, 라인의 마지막 부분에 대해서 실제 존재하는 픽셀을 참고하여 새로운 픽셀을 만들어 낼 수도 있지만, 유효하지 않은 구간의 픽셀을 참고하여 새로운 픽셀을 만들어 낼 수도 있기 때문이다. 업 스케일링할 때 혹은 다운 스케일링할 때 도 7a 및 도 7b에서 볼 수 있는 현상이 나타날 수 있다.In this case, vertical sections of adjacent video such as the horizontal end portion of the image processed by the main scaler and the horizontal start portion of the image processed by the sub-scaler may not be smooth depending on the scaling ratio. That is, when horizontal scaling, a new pixel may be created by referring to a pixel that actually exists for the last part of a line, but a new pixel may be created by referring to a pixel of an invalid section. The phenomenon seen in FIGS. 7A and 7B may occur when upscaling or downscaling.
대부분의 TV는 입력 비디오의 일정 부분의 가장 자리를 보여 주지 않는 오버 스캔 모드를 사용한다. 따라서, 1920x1080i HD급 인터레이스 방식의 입력 비디오를 분할 처리하여 1920x1080P 디스플레이 포맷으로 출력하는 경우, 비디오의 수평 입력 크기는 960또는 이보다 약간 작은 960 이하의 크기로 설정되는 것이 보통이며, 주와 부 윈도우의 수평 출력 크기는 모두 합하면 1920이 될 수 있도록 960으로 설정한다.Most TVs use overscan mode, which does not show the edges of a portion of the input video. Therefore, when the 1920x1080i HD interlaced input video is divided and output in the 1920x1080P display format, the horizontal input size of the video is generally set to 960 or smaller than 960, which is smaller than that. Set the output size to 960 so that all add up to 1920.
따라서, 이러한 문제점을 보완하기 위해 주 스케일러가 실제 출력해야 하는 수평 크기보다 몇 픽셀 더 크게 출력하도록 한다. 이는 도 8에서 설명된다. 즉, 최종 수평 동기 신호로부터 주 스케일러 수평 동기 신호와 부 스케일러 수평 동기 신호를 분리할 때, 주 수평 동기 신호의 끝 부분과 부 수평 동기 신호의 시작 부분이 일정구간 동안 중첩되도록 분리하는 것이다.Therefore, to compensate for this problem, the main scaler outputs a few pixels larger than the horizontal size to actually output. This is illustrated in FIG. 8. That is, when the main scaler horizontal sync signal and the sub-scaler horizontal sync signal are separated from the final horizontal sync signal, the end of the main horizontal sync signal and the start of the sub horizontal sync signal are separated so as to overlap for a certain period.
이렇게 분리된 수평 동기 신호를 참고하여 주 스케일러가 최종 스케일링한 영상은 수평으로 조금 크게 된다. 즉, 주 스케일러 영상의 수평 길이가 부 스케일러 영상의 수평 길이보다 더 크게 된다.The final scaled image of the main scaler is slightly enlarged horizontally with reference to the separated horizontal sync signal. That is, the horizontal length of the main scaler image is larger than the horizontal length of the subscaler image.
윈도우 합성부에서는 주 스케일러 수평 동기 신호, 부 스케일러 수평 동기 신호, 최종 출력 수평 동기 신호를 보면서, 중첩된 부분의 영상중, 주 스케일러의 픽셀을 drop하거나, 중첩된 부분의 픽셀값을 서로 블렌딩하여 부자연스러울 수 있는 주와 부 화면 경계를 보상하도록 한다.The window synthesizer looks at the main scaler horizontal synchronizing signal, the subscaler horizontal synchronizing signal, and the final output horizontal synchronizing signal, and drops pixels of the main scaler in the overlapped portion or blends the pixel values of the overlapped portion with each other. Compensate for major and minor screen boundaries that can be confusing.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용을 한정되는 것이 아니라 특허청구의 범위에 의해 정해져야 할 것이다.Those skilled in the art will appreciate that various changes and modifications can be made without departing from the technical spirit of the present invention. Therefore, the technical scope of the present invention should not be limited to the contents described in the detailed description of the specification but should be defined by the claims.
이상에서 설명한 바와 같이, 본 발명에 따른 HD급 디인터레이싱 구현장치는 별도의 하드웨어의 추가 없이 고해상도의 입력 또는 출력 이미지를 대상으로 스케일링할 때, 2개의 비디오 스케일러를 사용하여 하나의 스케일링된 이미지를 구성하여, 필요로 하는 HD급 디인터레이싱을 구현할 수 있다.As described above, the HD class deinterlacing apparatus according to the present invention configures one scaled image by using two video scalers when scaling to an input or output image having a high resolution without additional hardware. In addition, it is possible to implement HD-level deinterlacing.
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