KR100671093B1

KR100671093B1 - Demodulator circuits

Info

Publication number: KR100671093B1
Application number: KR1020007010560A
Authority: KR
Inventors: 매티슨스벤
Original assignee: 텔레폰악티에볼라겟 엘엠 에릭슨(펍)
Priority date: 1998-03-24
Filing date: 1999-03-19
Publication date: 2007-01-17
Also published as: JP2002508614A; DE69900844D1; AU752635B2; KR20010034638A; GB2335810B; EP1064720A1; CN1294779A; BR9909046A; US6335659B1; WO1999049570A1; GB9806206D0; JP4260367B2; EE200000556A; ES2168008T3; AU3146599A; EP1064720B1; HK1032159A1; GB2335810A; ATE212766T1

Abstract

주파수 변조 신호 복조기 회로는 입력 신호 (V_IF)로 동작되는 위상 시프트 소자와 시간 지연 소자를 포함한다. 위상 시프트 소자와 시간 지연 소자는 자이레이터 구성요소(14, 16, 20)에 의해 제공된다.The frequency modulated signal demodulator circuit includes a phase shift element and a time delay element operated from an input signal V _IF . The phase shift element and the time delay element are provided by gyrator components 14, 16, 20.

주파수 변조 신호 복조기 회로, 위상 시프트 소자, 시간 지연 소자, 자이레이터, 승산기Frequency Modulated Signal Demodulator Circuit, Phase Shift Element, Time Delay Element, Gyrator, Multiplier

Description

Demodulator circuit {DEMODULATOR CIRCUITS}

본 발명은 주파수 변조(FM) 신호를 복조하기 위한 복조기 회로에 관한 것이다.The present invention relates to a demodulator circuit for demodulating a frequency modulated (FM) signal.

첨부 도면들 중 도 1을 참조하면, 주파수 변조 무선 주파수 (RF) 신호는 통상적으로 안테나(2)로부터 수신기(1)에 의해 수신되고, RF 반송 주파수보다 낮은 중간 주파수에서 FM 신호를 발생시키도록 수신기(1)에 의해 처리된다. 그 다음 IF 변조 신호는 IF 대역 통과 필터(4)에 의해 필터링되고 하드 리미터(hard limiter)(5)에 의해 일정한 진폭으로 진폭 제한된다. 그 다음, 일정한 진폭의 신호는 검파기(6)에 공급되며, 이 검파기는 상기 신호를 시간 미분계수와 승산함으로써 복조한다. 이 동작은 신호의 진폭과 각주파수 (중간 주파수 IF + FM 주파수 편차) 둘 모두에 비례하는 곱 진폭(product amplitude)을 만든다. FM IF 신호가 하드 리미터(5)로 인해 일정한 진폭을 가지기 때문에, 곱 신호는 주파수 편차에 비례하는 진폭을 가지며, 변조 신호는 저역 통과 필터가 IF 주파수의 배수에 있는 신호 성분을 제거한 후, 용이하게 복원될 수 있다.Referring to FIG. 1 of the accompanying drawings, a frequency modulated radio frequency (RF) signal is typically received by the receiver 1 from the antenna 2 and is adapted to generate an FM signal at an intermediate frequency lower than the RF carrier frequency. It is processed by (1). The IF modulated signal is then filtered by an IF band pass filter 4 and amplitude limited to a constant amplitude by a hard limiter 5. A signal of constant amplitude is then supplied to detector 6, which demodulates the signal by multiplying the signal by a time derivative. This operation produces a product amplitude that is proportional to both the amplitude of the signal and the angular frequency (middle frequency IF + FM frequency deviation). Since the FM IF signal has a constant amplitude due to the hard limiter 5, the product signal has an amplitude proportional to the frequency deviation, and the modulated signal is easily removed after the low pass filter removes the signal component at multiples of the IF frequency. Can be restored.

반도체 장치 내로 FM 검파기를 집적화하는 것은 시간-미분계수 근사값을 생성하기 위하여 양호하게 제어된 위상 특성을 가진 정확한 지연 소자 또는 필터의 사용을 필요로 하고, 그렇지 않으면 과도한 DC 오프셋(offset)이 발생할 것이다. Integrating an FM detector into a semiconductor device requires the use of accurate delay elements or filters with well controlled phase characteristics to produce time-differential approximation, otherwise excessive DC offsets will occur.

요즘 통상적으로 사용중인 일치 검파기(coincidence detector)는 수동 공진기 구성요소 및 고역 통과 필터를 이용하여 90도 위상 시프트를 제공한다. 공진기 회로는 낮은 DC 오프셋을 제공하기 위하여 제조 과정 동안 자주 트리밍된다.Coincidence detectors in common use today provide passive resonator components and high pass filters to provide 90 degree phase shift. Resonator circuits are often trimmed during the manufacturing process to provide a low DC offset.

FM-신호 주파수 (즉, IF 신호)가 기저대 신호에 비하여 높을 때 사용되는 다른 검파기 변형은 미분기와 같은 디지털 지연 라인 (하나 이상의 래치들 (latches))에 근거한 디지털 검파기이다. 이 지연 라인은 정확한 클럭에 의해 클럭킹됨으로써, 본질적으로 낮은 DC 오프셋을 가진 검파기를 발생시킬 수 있다. Another detector variant used when the FM-signal frequency (ie IF signal) is high relative to the baseband signal is a digital detector based on a digital delay line (one or more latches) such as a differentiator. This delay line can be clocked by the correct clock, resulting in a detector with an inherently low DC offset.

다른 방식은 아날로그 신호를 디지털 신호 (A/D)로 변환해서 디지털 신호 처리기(DSP) 또는 다른 디지털 회로에서 FM 검파를 수행하는 것이다.Another approach is to convert the analog signal into a digital signal (A / D) to perform FM detection in a digital signal processor (DSP) or other digital circuit.

온-칩(on-chip) 중간 주파수 (IF) 필터를 지원하기 위해서, 심벌 레이트에 비하여 낮은 IF (예컨대, 3MHz IF와 1Msym/s 심벌 레이트)를 사용하는 것이 편리하다. 이것은 디지털 지연 라인의 사용을 비실용적이게 한다.To support on-chip intermediate frequency (IF) filters, it is convenient to use a low IF (eg, 3 MHz IF and 1 Msym / s symbol rate) relative to the symbol rate. This makes the use of digital delay lines impractical.

IF 주파수가 심벌 레이트의 단지 몇 배에 불과할 때 가장 실용적인 FM 검파기는 도 2에서 도시된 바와 같이, 일치 또는 직교 검파기이다. 이 검파기는 후치 검파기 저역 통과 필터 (PDF) 외에 세 개의 빌딩 블럭; 승산기(8), 지연 소자(9), 그리고 90°(π/2) 위상 시프터(10)를 필요로 한다.The most practical FM detector when the IF frequency is only a few times the symbol rate is a coincidence or quadrature detector, as shown in FIG. This detector includes three building blocks in addition to the post detector low pass filter (PDF); A multiplier 8, a delay element 9, and a 90 [deg.] / 2 phase shifter 10 are required.

지연 소자(9)가 입력 신호를 소정 시간만큼 지연시키고, 위상 시프터(10)가 이 지연된 신호에 90°위상 시프트를 발생시키고 나서, 상기 지연되고 시프트된 신호는 승산기(8)에 의해 입력 신호와 승산된다. 승산기(8)는 배타적-논리합 게이트 (exclusive-OR gate) 또는 NAND 게이트에 의해 제공될 수 있다. 이것은 승산기로의 입력 신호가 조정될 필요가 있다는 것을 의미할 수 있다. The delay element 9 delays the input signal by a predetermined time, and the phase shifter 10 generates a 90 ° phase shift to the delayed signal, and then the delayed shifted signal is multiplied by the multiplier 8 with the input signal. Is multiplied. Multiplier 8 may be provided by an exclusive-OR gate or a NAND gate. This may mean that the input signal to the multiplier needs to be adjusted.

90°(π/2) 일치-검파기 위상 시프터(10)는 통상적으로 코너 주파수(corner frequence)보다 아래에서 양호하게 동작하는 고역 통과 필터로서 구현되므로, 90°에 근접하지만, 정확히 90°는 아닌 위상 시프트를 제공하지만, 신호 진폭을 심하게 감쇠시킨다. 게다가, 상기 위상 시프트는 정확하지 않고, 유한 위상 에러를 보상하기 위해 지연 소자의 약간의 디튜닝(detuning)이 필요로 된다.The 90 ° (π / 2) coincidence-detector phase shifter 10 is typically implemented as a high pass filter that operates well below the corner frequence, so it is close to 90 ° but not exactly 90 °. Provides a shift but severely attenuates the signal amplitude. In addition, the phase shift is not accurate and requires some detuning of the delay element to compensate for the finite phase error.

본 발명의 한 양상에 따르면, 입력 신호에 대해 동작하는 위상 시프트 소자와 시간 지연 소자를 포함하는 주파수 변조 신호 복조기 회로가 제공되며, 여기서 상기 위상 시프트 소자 및 시간 지연 소자 둘 모두는 자이레이터(gyrator) 구성요소에 의해 제공된다.According to one aspect of the invention, there is provided a frequency modulated signal demodulator circuit comprising a phase shift element and a time delay element operating on an input signal, wherein both the phase shift element and the time delay element are gyrators. Provided by the component.

본 발명의 제 2 양상에 따르면, 주파수 변조 신호를 복조하기 위한 복조기 회로가 제공되는데, 상기 회로는:
주파수 변조된 입력 신호를 수신하기 위한 입력;
변조된 입력 신호를 수신하도록 접속되고, 입력 신호에 대하여 지연되고 위상-시프트되는 자이레이터 출력 신호를 발생시키도록 동작할 수 있는 자이레이터; 및
입력 신호 및 자이레이터 출력 신호를 수신하도록 접속되고, 이러한 수신 신호의 곱과 등가인 출력 신호를 발생시키도록 동작할 수 있는 승산기를 포함한다. According to a second aspect of the invention, a demodulator circuit for demodulating a frequency modulated signal is provided, the circuit comprising:
An input for receiving a frequency modulated input signal;
A gyrator connected to receive a modulated input signal and operable to generate a delayed and phase-shifted gyrator output signal with respect to the input signal; And
And a multiplier connected to receive an input signal and a gyrator output signal and operable to generate an output signal that is equivalent to the product of these received signals.

도 1은 주파수 변조 신호를 수신하여 복조하기 위한 회로를 도시한 블럭도.1 is a block diagram illustrating a circuit for receiving and demodulating a frequency modulated signal.

도 2는 직교 FM 검파기의 블럭도.2 is a block diagram of an orthogonal FM detector.

도 3은 본 발명을 구현하는 복조기의 블럭도.3 is a block diagram of a demodulator implementing the present invention.

도 4는 도 3의 회로에서 사용하기 위한 자이레이터 및 이의 등가 회로를 도시한 도면.4 illustrates a gyrator and equivalent circuit thereof for use in the circuit of FIG.

도 5는 도 4의 자이레이터의 CMOS 구현을 도시한 도면.FIG. 5 illustrates a CMOS implementation of the gyrator of FIG. 4. FIG.

현재의 FM 검파기가 도 1과 2를 참조하여 설명되어 있다. Current FM detectors are described with reference to FIGS. 1 and 2.

주파수 변조 신호를 복조하는데 사용하기 위한 본 발명을 구현하는 복조기가 도 3에 도시되어 있으며, 하나의 입력에서 FM IF 입력 신호를 수신하도록 접속되는 승산기(12), 및 자이레이터(14)를 포함한다. 자이레이터(14)의 입력은 상호컨덕턴스(transconductance) 장치(22)를 통해 입력 신호를 수신하도록 접속된다. 커패시터(16) 및 저항기(18)는 자이레이터(14)의 입력 및 접지 사이에 병렬로 접속된다. 커패시터(16)는 자이레이터의 입력 커패시턴스에 의해 제공될 수 있어서, 회로에서 별도의 커패시터를 반드시 가질 필요는 없다. 제 2 커패시터(20)가 자이레이터(14)의 출력 및 접지 사이에 접속된다.A demodulator implementing the present invention for use in demodulating a frequency modulated signal is shown in FIG. 3 and includes a multiplier 12 and a gyrator 14 connected to receive an FM IF input signal at one input. . The input of the gyrator 14 is connected to receive an input signal via a transconductance device 22. Capacitor 16 and resistor 18 are connected in parallel between the input of gyrator 14 and ground. Capacitor 16 may be provided by the input capacitance of the gyrator, so it is not necessary to have a separate capacitor in the circuit. The second capacitor 20 is connected between the output of the gyrator 14 and ground.

자이레이터(14)로부터의 출력은 입력 신호에 대하여 시간 지연되고 위상 시프트된다. 승산기(8)는 지연되고 시프트된 신호를 수신하여, 복조된 출력을 발생시킨다. 그러므로, 자이레이터(14)는 도 2를 참조하여 설명된 지연 및 위상 시프트 구성요소의 기능을 제공한다. 후치 검파 필터(24)는 복조된 출력을 제공하기 위해 사용된다.The output from gyrator 14 is time delayed and phase shifted with respect to the input signal. Multiplier 8 receives the delayed and shifted signal to generate a demodulated output. Therefore, gyrator 14 provides the functionality of the delay and phase shift components described with reference to FIG. Post-detection filter 24 is used to provide demodulated output.

도 4는 도 3의 지연 및 위상 시프팅 소자 (또는 공진기)를 제공하는 자이레이터 및 관련 커패시터를 도시한 것이다. 도 4는 또한 자이레이터에 대한 등가 회로를 도시한 것이다. 자이레이터는 McGraw Hill에 의해 출판된 Fink와 Christiansen의 "전자공학 공학자 편람 제 3 판"의 12-35 페이지 내지 12-37 페이지에, 그리고 캠브리지 대학 출판사에 의해 출판된 Horowitz와 Hill의 "전자공학의 기술 제 2 판"의 266 및 267 페이지에서 보다 상세히 설명되어 있다.4 illustrates a gyrator and associated capacitor providing the delay and phase shifting elements (or resonators) of FIG. 3. 4 also shows an equivalent circuit for the gyrator. The gyrator is published on pages 12-35 to 12-37 of Fink and Christiansen's "3rd Edition of Electronics Engineers Handbook" published by McGraw Hill, and Horowitz and Hill's "Electronics Engineering" published by Cambridge University Press. Are described in more detail on pages 266 and 267 of the second edition of the description.

자이레이터-기반 공진기의 입력 포트 전압(V_c)은 등가 병렬 LC 공진기 양단의 전압에 대응한다. 자이레이터의 다른 포트의 전압(V_IL)은 인덕터 전류에 대응한다. 이 인덕터 전류는 통상적으로 커패시터 (또는 입력 포트) 전압의 위상에서 90 °벗어나 있다. 이 위상 시프트는 복조기에서 이용되어 별도의 90 도 위상 시프터에 대한 필요성을 제거한다.The input port voltage V _c of the gyrator-based resonator corresponds to the voltage across the equivalent parallel LC resonator. The voltage V _{IL at} the other port of the gyrator corresponds to the inductor current. This inductor current is typically 90 ° away from the phase of the capacitor (or input port) voltage. This phase shift is used in the demodulator, eliminating the need for a separate 90 degree phase shifter.

더구나, 자이레이터는 CMOS 기술로 편리하게 구현되고, 하나의 이러한 구현예가 도 5에 도시되어 있다. CMOS 인버터와 같은, 네 개의 상호컨덕턴스 소자(24)는 도 5에서 도시된 바와 같이 사용되고 접속된다. CMOS로 구현된 자이레이터의 용도는 자이레이터가 또한 선행하는 IF 필터를 구현하는데 사용될 때, 특히 유용하다. 그러므로, 동일한 빌딩 블럭이 사용될 수 있고 그들의 튜닝(tuning)은 프로세스 변동(process variation)을 따르게 된다. 자이레이터에 접속된 커패시터가 값이 동일하다면(C_C=C_L), 커패시터 전압 둘 다는 공진기 공진 주파수(즉, IF 주파수)에서 피크가 되고, 동적 범위를 최대화하는 동일한 진폭을 가질 것이다. Moreover, the gyrator is conveniently implemented in CMOS technology, one such implementation is shown in FIG. Four interconducting elements 24, such as CMOS inverters, are used and connected as shown in FIG. The use of a gyrator implemented in CMOS is particularly useful when the gyrator is also used to implement the preceding IF filter. Therefore, the same building blocks can be used and their tuning will follow process variations. If the capacitors connected to the gyrator have the same value (C _C = C _L ), both capacitor voltages will peak at the resonator resonant frequency (ie, IF frequency) and have the same amplitude to maximize the dynamic range.

자이레이터-기반 공진기의 지연은 자신의 Q값에 의해 결정된다. C_C양단에 접속된 저항기는 공진기 Q값을 규정한다. 이 저항기가 자이레이터 내의 (예컨대, CMOS 인버터) 상호컨덕턴스들과 유사한 상호컨덕턴스에 의해 구현된다면, Q값은 프로세스 변동에 대해 확고할 것이다.The delay of the gyrator-based resonator is determined by its Q value. C _{C on} both ends The connected resistor defines the resonator Q value. If this resistor is implemented with interconductance similar to the interconductors (eg, CMOS inverter) interconductors in the gyrator, the Q value will be robust to process variations.

Claims

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A demodulator circuit for demodulating a frequency modulated signal:

An input for receiving a frequency modulated input signal;

A gyrator connected to receive a modulated input signal and operable to generate a delayed and phase-shifted gyrator output signal with respect to the input signal; And

Demodulator circuitry for demodulating a frequency modulated signal, the multiplier being connected to receive an input signal and a gyrator output signal, the multiplier being operable to generate an output signal equivalent to the product of the received signal.

The method of claim 2,

And the gyrator is connected to receive an input signal through a resistive element and a capacitive element.

The method of claim 2,

The input terminal is connected to an input of a gyrator, a mutual conductance element, a resistive element and a capacitive element are connected in parallel to each other between the input terminal and the second input terminal, and the gyrator output is a multiplier and a gyrator output. A demodulator circuit for demodulating a frequency modulated signal characterized in that it is connected to a capacitive element connected between and a second input terminal ground.

The method of claim 4, wherein

And the second input terminal is connected to ground, demodulator circuit for demodulating a frequency modulated signal.

The method according to claim 3 or 4,

And the capacitive element is provided by a capacitor device.

The method according to claim 3 or 4,

And said capacitive element is provided by an input capacitance of said gyrator.

The method according to any one of claims 2 to 5,

Wherein said multiplier is provided by an exclusive OR gate or a NAND gate.

delete