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KR100674907B1 - 고신뢰성을 갖는 스택형 반도체 패키지 - Google Patents

고신뢰성을 갖는 스택형 반도체 패키지 Download PDF

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KR100674907B1
KR100674907B1 KR1020030084732A KR20030084732A KR100674907B1 KR 100674907 B1 KR100674907 B1 KR 100674907B1 KR 1020030084732 A KR1020030084732 A KR 1020030084732A KR 20030084732 A KR20030084732 A KR 20030084732A KR 100674907 B1 KR100674907 B1 KR 100674907B1
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KR
South Korea
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semiconductor chip
substrate
semiconductor package
die adhesive
wire
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Application number
KR1020030084732A
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English (en)
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Inventor
안은철
박태성
Original Assignee
삼성전자주식회사
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Publication date
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Priority to US10/993,693 priority patent/US20050110128A1/en
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Abstract

와이어 형성부에서 다이접착제에 의해 발생될 수 있는 연결부의 불연속 문제를 해결하여 고신뢰성을 갖는 스택형 반도체 패키지에 관해 개시한다. 이를 위해 본 발명은, 제1 반도체 칩과 제2 반도체 칩 사이에 사용하는 제2 다이접착제를 제1 반도체 칩 위에 와이어 형성부까지 확장시켜 도포하고, 제2 다이접착제의 물성인 모듈러스(modulus)값이 1 GPa 이상인 것을 사용하여 스택형 반도체 패키지에서 와이어가 떨어져 전기적 연결에 불연속점이 생기는 것을 방지한다.
다이접착제, 모듈러스, 스택형 반도체 패키지, GPa.

Description

고신뢰성을 갖는 스택형 반도체 패키지{Stack type semiconductor package having high reliability}
도 1 및 도 2는 종래 기술에 의한 스택형 반도체 패키지를 설명하기 위해 도시한 단면도들이다.
도 3은 본 발명의 제1 실시예에 의한 스택형 반도체 패키지를 설명하기 위해 도시한 단면도이다.
도 4은 본 발명의 제2 실시예에 의한 스택형 반도체 패키지를 설명하기 위해 도시한 단면도이다.
도 5는 도 3 및 도 4에 사용되는 반도체 칩을 설명하기 위하여 도시한 평면도이다.
도 6은 본 발명의 제3 실시예에 의한 스택형 반도체 패키지를 설명하기 위해 도시한 단면도이다.
도 7은 본 발명의 제4 실시예에 의한 스택형 반도체 패키지를 설명하기 위해 도시한 단면도이다.
도 8은 본 발명의 제5 실시예에 의한 스택형 반도체 패키지를 설명하기 위해 도시한 단면도이다.
도 9는 본 발명의 제6 실시예에 의한 스택형 반도체 패키지를 설명하기 위해 도시한 단면도이다.
본 발명은 반도체 패키지에 관한 것으로, 더욱 상세하게는 하나의 반도체 패키지 내에 복수개의 반도체 칩이 실장되는 스택형 반도체 패키지에 관한 것이다.
반도체 제조업체는 반도체 소자의 집적도를 높이고, 크기를 소형화하기 위해 부단한 노력을 계속하고 있다. 특히 반도체 웨이퍼 제조공정에서 집적도를 높이기 위해서는 많은 연구 개발과, 설비 투자가 이루어져야 하기 때문에 높은 비용이 소요된다. 일 예로 반도체 메모리 소자의 경우, 64메가 디램에서 256메가 디램으로 집적도를 높이기 위해서는 웨이퍼 제조공정에서 많은 기술적 문제를 해결해야 하고, 아울러 새로운 장비를 구입해야 하는 어려움이 있다.
그러나 이러한 기술적 개발과 설비투자 등의 비용을 들이지 않고도 집적도를 높이는 방법이 반도체 웨이퍼 제조공정에 후속되는 반도체 패키지 제조공정에서 개발되었다. 그것은 여러 개의 반도체 칩을 하나의 반도체 패키지 내부에 포함시켜 조립하는 방법이다. 즉 하나의 반도체 패키지 내부에 여러개의 반도체 칩을 탑재시켜 반도체 패키지를 만드는 기술은, 웨이퍼 상태에서 집적도를 높이는 노력보다 적은 노력으로 집적도를 높이는 것이 가능하기 때문이다. 가령 64메가 디램의 반도체 칩을 4개를 집어넣어 하나의 반도체 패키지로 조립한다면 쉽게 256메가의 디램을 만드는 것이 가능하다.
초기에는 반도체 칩을 수평으로 배열하여 하나의 반도체 패키지로 조립하였으나, 반도체 패키지의 크기를 소형화시켜야 하는 요구조건을 충족시키지 못하였다. 따라서 현재에는 대부분의 멀티칩 형태의 반도체 패키지는 내부에서 반도체 칩을 수직으로 배열하여 쌓는 형태로 만들어진다.
이렇게 단위 반도체 칩을 쌓아서 적층시킨 반도체 패키지를 제조하는 기술이 Micron Technology, Inc.,에 개발되어 미국특허 US 6,559,526호(Date of Patent: May 27, 2003)에 "Assemblies including stacked semiconductor devices separated a distance defined by adhesive material interposed therebetween, packages including the assembly, and method"란 제목으로 특허등록 된 바 있다.
도 1 및 도 2는 종래 기술에 의한 스택형 반도체 패키지를 설명하기 위해 도시한 단면도들이다.
도 1을 참조하면, 솔더볼(14)을 외부연결단자로 사용하는 BGA(Ball Grid Array) 패키지의 단면도로서 기판(20)에 2개의 반도체 칩(30a,b)을 일반적인 다이접착제(36)를 사용하여 수직방향으로 적층한 형태를 보여준다. 상기 BGA 패키지(10)의 제조공정은, 제1 반도체 칩(30a)을 접착테이프(26)를 사용하여 기판(20) 위에 탑재한 후, 제1 와이어(38a)를 사용하여 제1 반도체 칩(30a)의 본드패드(34)와 기판(20) 위의 콘택부(24)인 본드핑거(bond finger)를 전기적으로 연결한다. 그 후 일반적인 다이접착제(36)를 도포하고 제2 반도체 칩(30b)을 수직방향으로 부착한다. 이어서 상기 제2 반도체 칩(30b)의 본드패드(34)와 기판(20)의 콘택부(24)인 본드핑거를 제2 와이어(38b)를 사용하여 연결한 후, 봉지수지(40)인 에폭시 몰드 컴파운드(EMC: Epoxy Mold Compound)로 밀봉한다.
일반적으로 제1 반도체 칩(30a)과 제2 반도체 칩(30b)의 크기가 같은 경우, 특성이 1 GPa 이하인 다이접착제(36)를 사용하여 제1 반도체 칩(30a)과 제2 반도체 칩(30b)을 접착시킨다. 그러나 제1 반도체 칩(30a) 위에서 제1 와이어(38a) 연결부까지 상기 다이접착제(36)가 덮힘으로 BGA 패키지(10)의 신뢰성이 저하되는 문제가 발생한다.
상기 신뢰성이 저하되는 문제는, 다이접착제(36), 제1 와이어(38a) 및 제1 및 제2 반도체 칩(30a, b)의 열팽창계수가 각각 다르기 때문에 BGA 패키지(10)가 실장되는 전자기기에 온도 변화가 생기는 경우에 발생한다. 이러한 온도변화로 인한 신뢰성 문제는 BGA 패키지(10) 내부에서 제1 와이어(38a)가 제1 반도체 칩(30a)과 연결되는 부분인 본드패드에서 제1 와이어(38a)의 연결이 끊어지는 것이다. 이렇게 본드패드 위에서 제1 와이어(38a)가 끊어지면 BGA 패키지(10)에 전기적인 불연속점이 생기게 되어 BGA 패키지(10)가 작동하지 않는 치명적인 결함을 야기하게 된다.
일 예로 반도체 패키지에 대한 신뢰도를 확인하는 검사로서 온도적응검사(Temperature Cycle test)가 있다. 이것은 반도체 패키지를 -55℃와 125℃를 30분 간격으로 정해진 회수동안 순환하도록 함으로써 반도체 패키지가 얼마나 온도 변화에 결함없이 작동할 수 있는가를 확인하는 검사이다.
종래 기술에 따라서 다이접착제의 물리적 특성이 1GPa 이하인 것을 사용한 BGA 패키지의 경우, 150회 동안 126개의 샘플을 온도적응검사를 진행한 결과, 결함 이 있는 제품이 발생하지 않았으나, 300회 동안 126개의 샘플을 검사한 결과 2의 결함이 있는 제품이 발생하였으며, 600회 동안 124개의 샘플을 검사한 결과에서는 11개의 결함이 있는 제품이 발생하였고, 1000회 동안 113의 샘플을 검사한 결과에서는 45개의 결함 제품이 발생하였다.
일반적으로 우주용 혹은 군사용 등의 특수한 상황에 사용되는 반도체 패키지는 온도적응검사에서 1000회 이상의 혹독한 온도 변화 조건에서도 결함이 있는 제품이 발생하지 않아야 한다. 그러나 종래 기술에 의한 일반적인 다이접착제를 사용하는 BGA 제품의 경우, 약 46%의 불량율을 보였다. 따라서 높은 불량율로 인하여 극심한 온도 변화가 발생되는 환경에서는 사용할 수 없는 문제점이 있다.
도 2를 참조하면, 상술한 BGA 패키지(10)의 신뢰성 저하 문제를 해결하기 위하여 다이접착제(36)를 본드패드가 있는 제1 와이어 연결부(도1의 A부분)까지 확장하지 않고 이 부분을 후속공정에서 접착력 및 경도가 우수한 봉지수지(40)인 에폭시 몰드 컴파운드로 채우는 기술이 있다. 그러나 이 경우, 다이접착제(36)의 사용량, 점도(Viscosity) 및 제1 반도체 칩 위에서의 확장 정도를 정밀하게 제어하기 힘들기 때문에 공정제어가 힘들고 추가공정이 발생하여 BGA 패키지(10) 제조에 많은 어려움이 수반된다. 더욱기 제1 반도체 칩에서 본드패드가 반도체 칩의 가장자리를 따라서 형성되지 않고 중앙부에 형성된 경우(도5 참조)에는 제1 와이어 연결부를 제외하고 다이접착제를 형성하는 것이 극히 어려운 실정이다.
본 발명이 이루고자 하는 기술적 과제는 와이어 연결부에서 발생하는 전기적 연결이 끊어지는 문제를 해결할 수 있는 고신뢰성을 갖는 스택형 반도체 패키지를 제공하는데 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 일 측면에 의한 고신뢰성을 갖는 스택형 반도체 패키지는, 반도체 패키지의 기본 골격재와, 상기 기본 골격재 위에 제1 다이접착제을 사용하여 탑재된 제1 반도체 칩과, 상기 제1 반도체 칩의 본드패드와 상기 기본 골격재의 콘택부를 연결하는 제1 와이어와, 상기 제1 와이어가 형성된 상기 제1 반도체 칩 위에 형성되고 모듈러스 값이 1 Gpa 이상이고 상기 상기 제1 반도체 칩의 가장자리까지 확장된 절연성 제2 다이접착제와, 상기 제2 다이접착제에 의해 상기 제2 반도체 칩 위에 탑재된 제2 반도체 칩과, 상기 제2 반도체 칩의 본드패드와 상기 골격재의 콘택부를 연결하는 제2 와이어와, 상기 제2 반도체 칩 및 제2 와이어가 형성된 상기 기본 골격재의 상부를 밀봉하는 봉지수단을 구비하는 것을 특징으로 한다.
상기 기본 골격재는 리드프레임 및 인쇄회로기판 중에서 선택된 어느 하나일 수 있고, 상기 제1 반도체 칩은 본드패드가 중앙에 형성되거나 혹은 가장자리에 형성된 것일 수 있다.
또한 상기 스택형 반도체 패키지의 외형은 SOP, QFP, BGA 패키지 및 CSP 중에서 선택된 어느 하나일 수 있으며, 상기 스택형 반도체 패키지는, 상기 제2 반도체 칩과 동일구조로 상기 제2 반도체 칩 위에 탑재된 제3 반도체 칩을 더 구비할 수 있으며, 내부에서 발생된 열을 외부로 효과적으로 방출할 수 있는 방열판을 더 구비할 수도 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 다른 측면에 의한 고신뢰성을 갖는 스택형 반도체 패키지는, 진보된 반도체 패키지의 기본골격재로 사용되는 기판과, 상기 기판 위에 제1 다이접착제를 사용하여 탑재된 제1 반도체 칩과, 상기 제1 반도체 칩의 본드패드와 상기 기판의 콘택부를 연결하는 제1 와이어와, 상기 제1 반도체 칩 위의 제1 와이어 연결부 (interconnectin area)를 덮으며 모듈러스(modulus) 값이 1 GPa 이상인 절연성의 제2 다이접착제와, 상기 제2 다이접착제가 코팅된 상기 제1 반도체 칩의 전면을 완전히 덮고 높이가 상기 제1 와이어의 높이보다 두께가 두꺼운 제3 다이접착제와, 상기 제3 다이접착제에 의해 상기 제1 반도체 칩 위에 탑재된 제2 반도체 칩과, 상기 제2 반도체 칩의 본드패드와 상기 기판의 콘택부를 연결하는 제2 와이어와, 상기 기판 위의 제2 와이어 및 제2 반도체 칩을 완전히 밀봉하는 봉지수지를 구비하는 것을 특징으로 한다.
본 발명의 바람직한 실시예에 의하면, 상기 제2 반도체 칩은 상기 제1 반도체 칩과 크기가 같거나 더 큰 것이 적합하다. 또한, 상기 제2 다이접착제의 모듈러스 값은 0℃의 온도에서 측정된 값인 것이 적합하다.
본 발명에 의하면, 반도체 칩과 반도체 칩을 접착시키는 다이접착제로 모듈러스 특성이 1 GPa 이상의 제품을 사용하기 때문에 외부의 혹독한 온도 변화에서도 제1 와이어가 전기적으로 끊어지는 문제점을 해결할 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 그러나, 아래의 상세한 설명에서 개시되는 실시예는 본 발명을 한정하 려는 의미가 아니라, 본 발명이 속한 기술분야에서 통상의 지식을 가진 자에게 본 발명의 개시가 실시 가능한 형태로 완전해지도록 발명의 범주를 알려주기 위해 제공되는 것이다.
본 명세서에서 말하는 반도체 패키지는 가장 넓은 의미로 사용되고 있으며 아래의 실시예 및 도면에서 언급된 특정 형상의 반도체 패키지만을 한정하는 것이 아니다.
도 3은 본 발명의 제1 실시예에 의한 스택형 반도체 패키지를 설명하기 위해 도시한 단면도이다.
도 3을 참조하면, 본 발명에 의한 고신뢰성을 갖는 스택형 반도체 패키지는, 반도체 패키지의 기본 골격재(102)와, 상기 기본 골격재(102) 위에 제1 다이접착제(106)을 사용하여 탑재된 제1 반도체 칩(120a)과, 상기 제1 반도체 칩(120a)의 중앙에 형성된 본드패드(122)와 상기 기본 골격재(120a)의 콘택부(104)를 연결하는 제1 와이어(110a)와, 상기 제1 와이어(110a)가 형성된 상기 제1 반도체 칩(120a) 위에 형성되고 모듈러스 (modulus)값이 1 Gpa 이상이고 상기 상기 제1 반도체 칩(120a)의 가장자리까지 확장된 절연성 제2 다이접착제(140)와, 상기 제2 다이접착제(140)에 의해 상기 제1 반도체 칩(120a) 위에 탑재된 제2 반도체 칩(120b)과, 상기 제2 반도체 칩(120b)의 본드패드(124)와 상기 기본 골격재(102)의 콘택부(104)를 연결하는 제2 와이어(110b)와, 상기 제2 반도체 칩(120b) 및 제2 와이어(110b)가 형성된 상기 기본 골격재(102)의 상부를 밀봉하는 봉지수단(130)을 구비한다.
상기 반도체 패키지(100A)는 솔더볼(150)을 외부연결단자로 사용하는 BGA 패키지 외에 SOP(Small Out-line Package), QFP(Quad Flat Package) 및 CSP(Chip Scale Package) 등의 외관으로도 형성할 수도 있다.
상기 반도체 패키지의 기본 골격재(102)는 리드프레임, 인쇄회로기판(PCB)일 수 있으며, BGA에 사용되는 인쇄회로기판인 기판(substrate)인 경우, 회로패턴이 내장된 폴리이미드 재질의 휘어질 수 있는 기판(flexible substrate)이거나 혹은 회로패턴이 내장된 FR-4 수지 재질의 고형의 기판(Rigid substrate)일 수 있다. 상기 제1 다이접착제(106)는 접착테이프, 에폭시 등을 사용할 수 있다. 상기 제1 와이어 및 제2 와이어(110a, 110b)는 반도체 칩(120a, 120b)의 본드패드에 볼 본딩(ball bonding)을 하고 기본 골격재(102), 예컨대 기판의 연결부(104)에 스티치 본딩(stitch bonding)을 하는 것이 적합하다. 그러나 필요한 경우 반대로 반도체 칩(120a, 120b)의 본드패드에 스티치 본딩(stitch bonding)을 하고 기본 골격재(102), 예컨대 기판의 연결부(104)에 볼 본딩(ball bonding)을 할 수도 있다.
상기 제2 다이접착제(140)는 0℃에서 모듈러스(Modulus) 특성을 측정하였을 때 그 특성이 1 GPa(Giga Pascal) 이상되는 것으로 제1 와이어(110a)의 연결부를 완전히 채우도록 제1 반도체 칩(120a)의 가장자리까지 확장되어 형성된다. 상기 모듈러스 특성은 인장력에 대한 탄성계수를 나타내는 값으로 응력과 변형의 비를 표시하는 탄성계수이다.
종래 기술에서는 모듈러스 값이 1 GPa 이하의 다이접착제를 사용함에 따라, 제1 와이어(110a), 제2 다이접착제(140) 및 반도체 칩(120a, 120b)이 서로 다른 열팽창 및 수축을 할 때에 발생되는 스트레스(stress)를 제2 다이접착제(140)가 흡수하지 못하였다. 그러나 본 발명에 따라서 1 GPa 이상의 물리적 특성을 갖는 제2 다이접착제(140)를 사용할 경우에 스트레스를 충분히 흡수하기 때문에 제1 와이어(110)가 제1 반도체 칩(120a)의 본드패드(122)에서 떨어지는 문제가 발생되지 않는다.
상기 제2 반도체 칩(120b)는 상기 제1 반도체 칩(120a)보다 크기가 동일하거나 더 큰 것이 적합하다. 상기 봉지수지(140)는 에폭시 몰드 컴파운드(EMC) 외에 세라믹, 앤캡슐런트(encapsulant) 및 메탈 캡(metal cap)과 같이 상기 제1 반도체 칩(120b) 및 제2 와이어(110b)가 형성된 기판(102) 위를 밀봉할 수 있으면 다른 것으로 변형이 가능하다. 따라서 본 발명에서는 제1 반도체 칩(120a)의 본드패드(122)가 중앙에 형성되더라도 간단한 공정으로 2개의 반도체 칩(120a, 120b)을 공정상의 어려움 없이 쌓는 것이 가능하다.
도 4은 본 발명의 제2 실시예에 의한 스택형 반도체 패키지를 설명하기 위해 도시한 단면도이다.
도 4를 참조하면, 제2 실시예에 의한 반도체 패키지(100B)는 상술한 제1 실시예와 거의 유사하며 차이점은, 제1 반도체 칩(120a)에서 본드패드(122)가 제1 반도체 칩(120a)의 중앙부가 아닌 가장자리에 형성된 것이다. 나머지는 상술한 제1 실시예와 동일하기 때문에 중복을 피하여 설명을 생략한다.
도 5는 도 3 및 도 4에 사용되는 반도체 칩을 설명하기 위하여 도시한 평면 도이다.
도 5를 참조하면, 좌측의 반도체 칩(120a)은 중앙에 본드패드(122)가 형성된 것으로 도3의 제1 반도체 칩으로 사용된 것이며, 우측의 반도체 칩(120a)은 반도체 칩의 가장자리를 따라서 본드패드(122)가 형성된 것으로 도4의 제1 반도체 칩으로 사용된 것이다. 도면에 참조부호 126은 회로들이 형성된 활성영역을 가리킨다.
도 6은 본 발명의 제3 실시예에 의한 스택형 반도체 패키지를 설명하기 위해 도시한 단면도이다.
도 6을 참조하면, 본 발명의 제3 실시예에 의한 반도체 패키지(100C)는, 상술한 제1 실시예에서 반도체 칩(120a, 120b)에서 발생되는 열을 외부로 효과적으로 방출하기 위하여 방열판(Heat Sink, 160)를 추가로 설치한 경우이다. 상기 방열판(160)의 재질, 위치 및 형태는 본 발명이 속하는 기술분야에서 당업자 수준에서 많은 변형이 가능하다.
도 7은 본 발명의 제4 실시예에 의한 스택형 반도체 패키지를 설명하기 위해 도시한 단면도이다.
도 7을 참조하면, 본 발명의 제4 실시예에 의한 반도체 패키지(100D)는 2개의 반도체 칩(120a, 120b) 외에 추가로 제3 반도체 칩(120c)을 더 쌓은 경우이다. 이때 상기 제3 반도체 칩(120c)을 쌓는 구조는 상기 제2 반도체 칩(120b)과 동일한 구조이다. 본 실시예서는 3개의 반도체 칩(120a, 120b, 120c)을 적층하는 구조에 국한하여 설명하였으나 이는 본 발명이 속하는 기술분야의 당업자 수준에서 더 많은 반도체 칩을 쌓는 구조로 변형이 가능하다.
도 8은 본 발명의 제5 실시예에 의한 스택형 반도체 패키지를 설명하기 위해 도시한 단면도이다.
도 8을 참조하면, 지금까지는 BGA 패키지에 국한되어 실시예가 설명되었으나, 본 발명의 제5 실시예에 의한 반도체 패키지(100E)는 BGA 형태가 아닌 SOP 형태이다. 따라서 기존의 기판 대신에 다이패드(160)와 리드(162)가 있는 리드프레임(102)이 기본 골격재로 사용된다. 나머지 제1 및 제2 반도체 칩(120a, 120b)을 탑재하고, 제1 및 제2 와이어(110a, 110b)를 형성하고 봉지수지(130)로 밀봉하는 공정을 상술한 제1 실시예와 같다. 이러한 변형은 SOP 외에 QFP 및 CSP에도 쉽게 적용할 수 있다.
도 9는 본 발명의 제6 실시예에 의한 스택형 반도체 패키지를 설명하기 위해 도시한 단면도이다.
도 9를 참조하면, 본 발명의 제5 실시예에 의한 고신뢰성을 갖는 스택형 반도체 패키지(200)는, 진보된 반도체 패키지의 기본골격재로 사용되는 기판(202)과, 상기 기판(200) 위에 제1 다이접착제(206)를 사용하여 탑재된 제1 반도체 칩(220a)과, 상기 제1 반도체 칩(220a)의 본드패드(222)와 상기 기판(202)의 콘택부(204)를 연결하는 제1 와이어(210a)와, 상기 제1 반도체 칩(220a) 위의 제1 와이어(210a) 연결부 (interconnectin area)를 덮으며 모듈러스(modulus) 값이 1 GPa 이상인 절연성의 제2 다이접착제(240)와, 상기 제2 다이접착제(240)가 코팅된 상기 제1 반도체 칩(220a)의 전면을 완전히 덮고 높이가 상기 제1 와이어(210a)의 높이보다 두께가 두꺼운 제3 다이접착제(270)와, 상기 제2 및 제3 다이접착제(240, 270)에 의해 상기 제1 반도체 칩(220a) 위에 부착된 제2 반도체 칩(220b)과, 상기 제2 반도체 칩(220b)의 본드패드(224)와 상기 기판(202)의 콘택부(204)를 연결하는 제2 와이어(210b)와, 상기 기판(202) 위의 제2 와이어(210b) 및 제2 반도체 칩(220b)을 완전히 밀봉하는 봉지수지(230)를 구비하는 것을 특징으로 한다.
본 실시예에서는, 반도체 패키지(200)에서 제1 와이어가 끊어지는 문제를 해결하는 1 GPa 이상의 제2 다이접착제(240)를 전면에 제1 반도체 칩(220a)의 전면에 사용하지 않고 문제가 발생되는 제1 와이어 연결부에만 제한적으로 사용하는 방식이다. 이때, 제2 다이접착제(240)는 제1 와이어(210a)의 연결부, 예컨대 볼 본드(ball bond)만 덮을 수 있는 두께이면 무방하다. 그리고 제3 다이접착제(270)은 일반적으로 사용되는 1GPa 이하의 모듈러스 특성을 갖는 다이접착제를 사용해도 무방하다.
여기서 상기 기판(202)은 휘어질 수 있는 기판(flexible substrate) 혹은 고형의 기판(rigid substrate)을 사용할 수 있으며, 제1 반도체 칩(220a) 역시 본드패드(222)가 가장자리에 형성된 것 외에 중앙에 형성된 것(도5 참조)을 사용할 수 있다. 또한 상기 제2 반도체 칩(220b)은 상기 제1 반도체 칩(220a)과 크기가 같거나 더 큰 것이 적합하며, 봉지수지(230)로 에폭시 몰드 컴파운드 외에 세라믹, 앤캡슐런트(encapsulant) 및 메탈 캡(metal cap)중에 어느 하나를 사용할 수 있다. 또한, 제3 실시예처럼 추가로 방열판을 더 구비할 수 있으며, 제4 실시예처럼, 추가로 또 하나의 반도체 칩을 더 쌓을 수도 있으며, 제5 실시예처럼 BGA 패키지가 아닌 SOP, QFP 및 CSP형의 외관으로도 제조가 가능하다. 상기 제2 다이접착제(240) 의 모듈러스 값은 온도가 0℃의 조건에서 측정한 것이 적합하다. 그리고 본 실시예에 의한 고신뢰성을 갖는 스택형 반도체 패키지(200)는 외부연결단자로 상기 기판(202) 하부에 부착된 솔더볼(250)을 더 구비할 수 있다.
본 발명은 상기한 실시예에 한정되지 않으며, 본 발명이 속한 기술적 사상 내에서, 당 분야의 통상의 지식을 가진 자에 의해 많은 변형이 가능함이 명백하다.
본 발명에 따른 효과를 확인하기 위하여 제2 실시예에 나타난 BGA 패키지(100B)를 샘플로 사용하여 온도적응검사를 실시하였다. 상기 온도적응검사의 조건은 종래 기술에서 설명된 온도적응검사와 동일한 조건을 사용하였다. 즉 제2 다이접착제만 차이가 있도록 하고 샘플 및 검사방법도 동일하도록 하여 본 발명의 효과를 확인하였다.
상기 온도적응검사의 결과로 본 발명과 같이 1 GPa 이상의 다이접착제를 사용한 경우, 150회, 300회, 600회 및 1000회의 혹독한 온도 변화조건에서 한 개의 결함도 발생되지 않았다.

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  11. 진보된 반도체 패키지의 기본골격재로 사용되는 기판;
    상기 기판 위에 제1 다이접착제를 사용하여 탑재된 제1 반도체 칩;
    상기 제1 반도체 칩의 본드패드와 상기 기판의 콘택부를 연결하는 제1 와이어;
    상기 제1 반도체 칩 위의 제1 와이어 연결부 (interconnectin area)를 덮으며 모듈러스(modulus) 값이 1 GPa 이상인 절연성의 제2 다이접착제;
    상기 제2 다이접착제가 코팅된 상기 제1 반도체 칩의 전면을 완전히 덮고 높이가 상기 제1 와이어의 높이보다 두께가 두꺼운 제3 다이접착제;
    상기 제3 다이접착제에 의해 상기 제1 반도체 칩 위에 탑재된 제2 반도체 칩;
    상기 제2 반도체 칩의 본드패드와 상기 기판의 콘택부를 연결하는 제2 와이어; 및
    상기 기판 위의 제2 와이어 및 제2 반도체 칩을 완전히 밀봉하는 봉지수지를 구비하는 것을 특징으로 하는 고신뢰성 스택형 반도체 패키지.
  12. 제11항에 있어서,
    상기 기판은 회로패턴이 내장된 폴리이미드 재질의 휘어질 수 있는 기판(flexible substrate)인 것을 특징으로 하는 고신뢰성 스택형 반도체 패키지.
  13. 제11항에 있어서,
    상기 기판은 회로패턴이 내장된 FR-4 수지 재질의 고형의 기판(rigid substrate)인 것을 특징으로 하는 고신뢰성 스택형 반도체 패키지.
  14. 제11항에 있어서,
    상기 제1 반도체 기판은 본드패드가 중앙 혹은 가장자리에 있는 것을 특징으로 하는 고신뢰성 스택형 반도체 패키지.
  15. 제11항에 있어서,
    상기 제2 반도체 칩은 상기 제1 반도체 칩과 크기가 같거나 더 큰 것을 특징으로 하는 고신뢰성 스택형 반도체 패키지.
  16. 제11항에 있어서,
    상기 봉지수단은 에폭시 몰드 컴파운드(EMC), 세라믹(ceramic), 앤캡슐런트(encapsulant) 및 메탈 캡(metal cap)중에서 선택된 어느 하나인 것을 특징으로 하는 고신뢰성 스택형 반도체 패키지.
  17. 제11항에 있어서,
    상기 고신뢰성 스택형 반도체 패키지는 상기 제2 와이어가 형성된 상기 제2 반도체 칩 위에 상기 제2 반도체 칩이 스택된 구조와 동일한 구조를 갖는 제3 반도체 칩을 더 구비하는 것을 특징으로 하는 고신뢰성 스택형 반도체 패키지.
  18. 제11항에 있어서,
    상기 고신뢰성 스택형 반도체 패키지는 상기 제2 반도체 칩 위에 형성된 방열판을 더 구비하는 것을 특징으로 하는 고신뢰성 스택형 반도체 패키지.
  19. 제11항에 있어서,
    상기 제2 다이접착제의 모듈러스 값은 0℃의 온도에서 측정된 값인 것을 특징으로 하는 고신뢰성 스택형 반도체 패키지.
  20. 제11항에 있어서,
    상기 고신뢰성 스택형 반도체 패키지는 상기 기판 하부에 연결된 솔더볼을 더 구비하는 것을 특징으로 하는 고신뢰성 스택형 반도체 패키지.
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