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KR100660907B1 - 스탠바이 전류를 감소시키는 내부 기준전압 발생회로 및이를 구비하는 반도체 메모리장치 - Google Patents

스탠바이 전류를 감소시키는 내부 기준전압 발생회로 및이를 구비하는 반도체 메모리장치 Download PDF

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Publication number
KR100660907B1
KR100660907B1 KR1020050135870A KR20050135870A KR100660907B1 KR 100660907 B1 KR100660907 B1 KR 100660907B1 KR 1020050135870 A KR1020050135870 A KR 1020050135870A KR 20050135870 A KR20050135870 A KR 20050135870A KR 100660907 B1 KR100660907 B1 KR 100660907B1
Authority
KR
South Korea
Prior art keywords
voltage
resistor
pull
resistance value
reference voltage
Prior art date
Application number
KR1020050135870A
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English (en)
Inventor
서영훈
서동일
이규찬
최종현
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
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Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
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Abstract

스탠바이 전류를 감소시킬 수 있고 반도체 메모리장치의 핀 수를 감소시킬 수 있는 내부 기준전압 발생회로 및 이를 구비하는 반도체 메모리장치가 개시된다. 상기 내부 기준전압 발생회로는 온 다이 종단(On Die Termination, ODT) 저항이 연결되어 있는 입력단을 통해 입력되는 신호를 수신하는 입력버퍼에 기준전압을 제공하기 위한 회로로서, 전압 분배회로, 풀다운 드라이버, 및 조정 제어(calibration control) 회로를 구비하는 것을 특징으로 한다. 전압 분배회로는 전압분배에 의해 상기 기준전압을 출력한다. 상기 풀다운 드라이버는 상기 전압 분배회로의 일단에 연결된다. 상기 조정 제어(calibration control) 회로는 상기 입력단의 전압레벨과 상기 전압 분배회로의 일단의 전압레벨을 비교하여 비교결과에 따라 상기 풀다운 드라이버의 온 저항값을 변화시킨다. 상기 내부 기준전압 발생회로는 메모리 콘트롤러로부터 상기 내부 기준전압 발생회로를 인에이블시키기 위한 신호가 모드 레지스터 셋트(MRS)로 입력되어 모드 레지스터 셋트(MRS)의 출력신호가 활성화된 동안에만 동작된다.

Description

스탠바이 전류를 감소시키는 내부 기준전압 발생회로 및 이를 구비하는 반도체 메모리장치{Internal reference voltage generator for reducing standby current and semiconductor memory device including the same}
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 간단한 설명이 제공된다.
도 1은 외부 기준전압 발생회로와 이로부터 기준전압을 수신하는 반도체 메모리장치를 나타내는 블록도이다.
도 2는 본 발명의 일실시예에 따른 내부 기준전압 발생회로를 구비하는 반도체 메모리장치를 나타내는 블록도이다.
도 3은 본 발명의 다른 실시예에 따른 내부 기준전압 발생회로를 구비하는 반도체 메모리장치를 나타내는 블록도이다.
도 4는 도 3에 도시된 내부 기준전압 발생회로를 더 상세히 나타내는 도면이다.
본 발명은 기준전압 발생회로에 관한 것으로, 특히 고속 반도체 메모리장치 의 입력버퍼를 위한 내부 기준전압 발생회로 및 이를 구비하는 반도체 메모리장치에 관한 것이다.
모바일(mobile) 시스템의 발전에 따라 고속 저전압 동작 반도체 메모리장치에 대한 요구가 증가하고 있다. 따라서 일반적으로 고속 저전압 반도체 메모리장치에서는, 스윙폭이 작은 입력신호를 안정적으로 수신하기 위하여 입력버퍼가 소정의 기준전압을 기준으로 입력신호를 수신하는 형태를 갖는다.
그런데 종래의 반도체 메모리장치에서는 입력버퍼의 기준전압이 반도체 메모리장치의 외부에서 발생되어 반도체 메모리장치로 인가된다.
도 1은 외부 기준전압 발생회로(15)와 이로부터 기준전압을 수신하는 반도체 메모리장치(100)를 나타내는 블록도이다.
도 1에 도시된 바와 같이 종래에는 반도체 메모리장치(100)의 외부에서, 즉 PCB 상의 외부 기준전압 발생회로(15)에서 기준전압(VREF)이 발생된다. 그리고 이 기준전압(VREF)은 기준전압 입력핀(REFIN)을 통해 반도체 메모리장치(100) 내부로 입력되고 입력된 기준전압은 입력버퍼들(11,13)로 제공된다.
외부 기준전압 발생회로(15)는 전원전압(VCC)과 접지전압(VSS) 사이에 직렬로 접속되는 저항들(R1,R2)로 구성되고 저항들(R1,R2) 사이의 접속점으로부터 기준전압(VREF)이 발생된다. 이 기준전압(VREF)은 반도체 메모리장치(100) 뿐만 아니라 반도체 메모리장치(100)를 제어하는 메모리 콘트롤러(100)에도 제공된다.
이상에서와 같이 종래의 반도체 메모리장치에서는 기준전압(VREF)이 외부에서 발생되므로 이를 받아들이기 위한 기준전압 입력핀(REFIN)이 추가되는 단점이 있다. 또한 외부 기준전압 발생회로(15)에서는 항상 전원전압(VCC)으로부터 접지전압(VSS)으로 스탠바이(standby) 전류가 흐르게 되며 이로 인해 시스템의 전력소비가 커지게 되는 단점이 있다.
따라서 본 발명이 이루고자 하는 기술적인 과제는, 스탠바이 전류를 감소시킬 수 있고 반도체 메모리장치의 핀 수를 감소시킬 수 있는 내부 기준전압 발생회로를 제공하는 데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는, 스탠바이 전류를 감소시킬 수 있고 반도체 메모리장치의 핀 수를 감소시킬 수 있는 내부 기준전압 발생회로를 구비하는 반도체 메모리장치를 제공하는 데 있다.
상기 기술적 과제를 달성하기 위한 본 발명에 따른 내부 기준전압 발생회로는 온 다이 종단(On Die Termination, ODT) 저항이 연결되어 있는 입력단을 통해 입력되는 신호를 수신하는 입력버퍼에 기준전압을 제공하는 반도체 메모리장치의 내부 기준전압 발생회로에 관한 것이다.
본 발명의 일실시예에 따른 내부 기준전압 발생회로는, 전압분배에 의해 상기 기준전압을 출력하는 전압 분배회로, 및 상기 전압 분배회로의 일단에 연결되는 풀다운 드라이버를 구비하고, 상기 풀다운 드라이버는 상기 반도체 메모리장치의 외부에서 인가되는 명령에 의해 온(on) 또는 오프(off)되는 것을 특징으로 한다.
바람직한 일실시예에 따르면 상기 전압 분배회로는 전원전압과 상기 풀다운 드라이버 사이에 직렬연결되는 복수개의 저항들을 구비하고, 상기 복수개의 저항들의 접속점들중 어느 하나로부터 상기 기준전압이 출력된다. 상기 복수개의 저항들의 저항값들의 전체 합은 상기 온 다이 종단저항의 저항값과 같다.
바람직한 일실시예에 따르면 상기 명령은 기입명령이고 상기 기입명령에 의해서 상기 풀다운 드라이버가 온된다.
바람직한 일실시예에 따르면 상기 풀다운 드라이버는, 상기 반도체 메모리장치의 입력단으로 데이터를 전송하는 메모리 콘트롤러의 출력 드라이버 내의 풀다운 드라이버의 온 저항값과 동일한 온 저항값을 갖는다.
본 발명의 다른 실시예에 따른 내부 기준전압 발생회로는, 전압분배에 의해 상기 기준전압을 출력하는 전압 분배회로, 상기 전압 분배회로의 일단에 연결되는 풀다운 드라이버, 및 상기 입력단의 전압레벨과 상기 전압 분배회로의 일단의 전압레벨을 비교하여 비교결과에 따라 상기 풀다운 드라이버의 온 저항값을 변화시키는 조정 제어(calibration control) 회로를 구비하는 것을 특징으로 한다.
바람직한 다른 실시예에 따르면 상기 전압 분배회로는, 전원전압과 상기 풀다운 드라이버 사이에 직렬연결되는 복수개의 저항들을 구비하고, 상기 복수개의 저항들의 접속점들중 어느 하나로부터 상기 기준전압이 출력된다. 상기 복수개의 저항들의 저항값들의 전체 합은 상기 온 다이 종단저항의 저항값과 같다.
바람직한 다른 실시예에 따르면 상기 풀다운 드라이버는, 상기 전압 분배회로의 일단과 접지전압 사이에 병렬로 연결되고 각각의 해당 제어코드 신호에 응답하여 턴온 또는 턴오프되는 복수개의 풀다운 트랜지스터들을 구비한다. 상기 풀다 운 드라이버의 온 저항값은 최종적으로 상기 반도체 메모리장치의 입력단으로 데이터를 전송하는 메모리 콘트롤러의 출력 드라이버 내의 풀다운 드라이버의 온 저항값과 동일해 지도록 상기 조정 제어회로에 의해 조정된다.
바람직한 다른 실시예에 따르면 상기 조정 제어(calibration control) 회로는, 상기 입력단의 전압레벨과 상기 전압 분배회로의 일단의 전압레벨을 비교하는 비교기, 및 상기 비교기의 출력에 응답하여 상기 복수개의 제어코드 신호들을 발생하는 제어코드 발생회로를 구비한다.
본 발명의 일실시예에 따른 반도체 메모리장치는, 입력단, 상기 입력단에 연결되는 온 다이 종단(On Die Termination, ODT) 저항, 기준전압을 기준으로 하여 상기 입력단을 통해 입력되는 신호를 수신하는 입력버퍼, 및 상기 기준전압을 발생하는 내부 기준전압 발생회로를 구비하는 것을 특징으로 한다.
그리고 상기 내부 기준전압 발생회로는, 전압분배에 의해 상기 기준전압을 출력하는 전압 분배회로, 및 상기 전압 분배회로의 일단에 연결되는 풀다운 드라이버를 구비하고, 상기 풀다운 드라이버는 외부에서 인가되는 명령에 의해 온(on) 또는 오프(off)되는 것을 특징으로 한다.
바람직한 일실시예에 따르면 상기 전압 분배회로는 전원전압과 상기 풀다운 드라이버 사이에 직렬연결되는 복수개의 저항들을 구비하고, 상기 복수개의 저항들의 접속점들중 어느 하나로부터 상기 기준전압이 출력된다. 상기 복수개의 저항들의 저항값들의 전체 합은 상기 온 다이 종단저항의 저항값과 같다.
바람직한 일실시예에 따르면 상기 명령은 기입명령이고 상기 기입명령에 의 해서 상기 풀다운 드라이버가 온된다.
바람직한 일실시예에 따르면 상기 풀다운 드라이버는, 상기 반도체 메모리장치의 입력단으로 데이터를 전송하는 메모리 콘트롤러의 출력 드라이버 내의 풀다운 드라이버의 온 저항값과 동일한 온 저항값을 갖는다.
본 발명의 다른 실시예에 따른 반도체 메모리장치는, 입력단, 상기 입력단에 연결되는 온 다이 종단(On Die Termination, ODT) 저항, 기준전압을 기준으로 하여 상기 입력단을 통해 입력되는 신호를 수신하는 입력버퍼, 상기 기준전압을 발생하는 내부 기준전압 발생회로, 및 상기 내부 기준전압 발생회로를 인에이블 또는 디스에이블시키는 모드 레지스터 셋트를 구비하는 것을 특징으로 한다.
그리고 상기 내부 기준전압 발생회로는, 전압분배에 의해 상기 기준전압을 출력하는 전압 분배회로, 상기 전압 분배회로의 일단에 연결되는 풀다운 드라이버, 및 상기 입력단의 전압레벨과 상기 전압 분배회로의 일단의 전압레벨을 비교하여 비교결과에 따라 상기 풀다운 드라이버의 온 저항값을 변화시키는 조정 제어(calibration control) 회로를 구비하는 것을 특징으로 한다.
바람직한 다른 실시예에 따르면 상기 전압 분배회로는, 전원전압과 상기 풀다운 드라이버 사이에 직렬연결되는 복수개의 저항들을 구비하고, 상기 복수개의 저항들의 접속점들중 어느 하나로부터 상기 기준전압이 출력된다. 상기 복수개의 저항들의 저항값들의 전체 합은 상기 온 다이 종단저항의 저항값과 같다.
바람직한 다른 실시예에 따르면 상기 풀다운 드라이버는, 상기 전압 분배회로의 일단과 접지전압 사이에 병렬로 연결되고 각각의 해당 제어코드 신호에 응답 하여 턴온 또는 턴오프되는 복수개의 풀다운 트랜지스터들을 구비한다. 상기 풀다운 드라이버의 온 저항값은 최종적으로 상기 반도체 메모리장치의 입력단으로 데이터를 전송하는 메모리 콘트롤러의 출력 드라이버 내의 풀다운 드라이버의 온 저항값과 동일해 지도록 상기 조정 제어회로에 의해 조정된다.
바람직한 다른 실시예에 따르면 상기 조정 제어(calibration control) 회로는, 상기 입력단의 전압레벨과 상기 전압 분배회로의 일단의 전압레벨을 비교하는 비교기, 및 상기 비교기의 출력에 응답하여 상기 복수개의 제어코드 신호들을 발생하는 제어코드 발생회로를 구비한다.
본 발명과 본 발명의 동작 상의 잇점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 2는 본 발명의 일실시예에 따른 내부 기준전압 발생회로(23)를 구비하는 반도체 메모리장치(200)를 나타내는 블록도이다. 여기에서는 설명의 편의를 위하여 반도체 메모리장치(200)를 제어하는 메모리 콘트롤러(210)도 함께 도시되었다.
도 2를 참조하면, 반도체 메모리장치(200)는 입력단(DQ), 입력단(DQ)에 연결되는 온 다이 종단(On Die Termination, ODT) 저항(RT), 기준전압(VREF)을 기준으로 하여, 입력단(DQ)을 통해 입력되는 신호를 수신하는 입력버퍼(21), 및 기준전압 (VREF)을 발생하는 내부 기준전압 발생회로(23)를 구비한다.
입력버퍼(21)는 데이터 신호를 수신하는 데이터 입력버퍼이다. 반도체 메모리장치(200)가 싱크로너스 디램인 경우에는 입력버퍼(21)는 데이터 신호를 수신하는 데이터 입력버퍼일 수도 있고 데이터 스트로브(strobe) 신호를 수신하는 데이터 스트로브 입력버퍼일 수도 있다.
특히 내부 기준전압 발생회로(23)는, 전압분배에 의해 기준전압(VREF)을 출력하는 전압 분배회로(231), 및 전압 분배회로(231)의 일단에 연결되는 풀다운 드라이버(233)를 구비하고, 상기 풀다운 드라이버(233)는 외부에서 인가되는 명령에 의해 온(on) 또는 오프(off)된다. 다시말해 외부에서 기입명령이 인가되면 명령 디코더(25)는 이를 디코딩하여 풀다운 드라이버(233)가 온되도록 제어한다. 기입명령이 아닌 다른 명령이 인가되면 명령 디코더(25)는 풀다운 드라이버(233)가 오프되도록 제어한다.
전압 분배회로(231)는 전원전압(VCC)과 풀다운 드라이버(233) 사이에 직렬연결되는 복수개의 저항들을 포함하여 구성되고, 상기 복수개의 저항들의 접속점들중 어느 하나로부터 기준전압(VREF)이 출력된다. 상기 복수개의 저항들의 저항값들의 전체 합은 상기 온 다이 종단저항(RT)의 저항값과 같도록 구성된다.
도 2에는 전압 분배회로(231)가 두개의 저항들(R3,R4)을 포함하여 구성되는 경우가 도시되어 있다. 제1저항(R3)의 저항값은 온 다이 종단저항(RT)의 저항값의 절반(RT/2)의 저항값을 갖도록 구성된다. 제2저항(R4)의 저항값도 온 다이 종단저항(RT)의 저항값의 절반(RT/2)의 저항값을 갖도록 구성된다. 따라서 제1저항(R3)의 저항값과 제2저항(R4)의 저항값의 합은 온 다이 종단저항(RT)의 저항값과 같다. 그리고 제1저항(R3)과 제2저항(R4)의 접속점에서 기준전압(VREF)이 출력된다.
풀다운 드라이버(233)는, 전송선(ZO)을 통해 반도체 메모리장치(200)의 입력단(DQ)으로 데이터를 전송하는 메모리 콘트롤러(210)의 출력 드라이버(27) 내의 풀다운 드라이버(273)의 온 저항값과 동일한 온 저항값을 갖도록 구성된다. 메모리 콘트롤러(210)의 출력 드라이버(27)는 풀업 드라이버(271)와 풀다운 드라이버(273)를 포함한다.
예컨대 온 다이 종단저항(RT)의 저항값이 60ohm이고 메모리 콘트롤러(210)의 출력 드라이버(27) 내의 풀다운 드라이버(273)의 온 저항값이 60ohm이라면, 제1저항(R3)의 저항값과 제2저항(R4)의 저항값은 각각 30ohm이 되고 풀다운 드라이버(233)의 온 저항값은 60ohm이 된다. 이에 따라 외부에서 기입명령이 인가되면 명령 디코더(25)에 의해 풀다운 드라이버(233)가 온되며, 전원전압(VCC)이 1.8볼트일 경우 기준전압(VREF)은 1.35볼트가 된다.
한편 메모리 콘트롤러(210)로부터 메모리 장치(200)로 논리"로우" 데이터를 기입할 때에, 메모리 콘트롤러(210)의 출력 드라이버(27) 내의 풀다운 드라이버(273)가 온되므로 전송선(ZO) 상의 논리"로우" 데이터의 전압레벨은 0.9볼트가 된다. 그리고 메모리 콘트롤러(210)로부터 메모리 장치(200)로 논리"하이" 데이터를 기입할 때에는, 메모리 콘트롤러(210)의 출력 드라이버(27) 내의 풀업 드라이버(271)가 온되므로 전송선(ZO) 상의 논리"하이" 데이터의 전압레벨은 대략 1.8볼트 정도가 된다.
따라서 기준전압(VREF)은 논리"로우" 데이터의 전압레벨(0.9볼트)와 논리"하이" 데이터의 전압레벨(1.8볼트)의 중간레벨(1.35볼트)로 셋트된다.
상술한 바와 같이 본 발명의 일실시예에 따른 내부 기준전압 발생회로(23)는 메모리장치(200)의 외부에서 기입명령이 인가될 때만 동작하므로 스탠바이 전류를 감소시킬 수 있다. 또한 본 발명의 일실시예에 따른 내부 기준전압 발생회로(23)는 메모리장치(200)의 외부가 아닌 내부에 구성되므로 메모리장치(200)의 핀 수를 감소시킨다.
도 3은 본 발명의 다른 실시예에 따른 내부 기준전압 발생회로(33)를 구비하는 반도체 메모리장치(300)를 나타내는 블록도이다. 여기에서는 설명의 편의를 위하여 반도체 메모리장치(300)를 제어하는 메모리 콘트롤러(310)도 함께 도시되었다.
도 3을 참조하면, 반도체 메모리장치(300)는 입력단(DQ), 입력단(DQ)에 연결되는 온 다이 종단(ODT) 저항(RT), 기준전압(VREF)을 기준으로 하여, 입력단(DQ)을 통해 입력되는 신호를 수신하는 입력버퍼(31), 기준전압(VREF)을 발생하는 내부 기준전압 발생회로(33), 및 내부 기준전압 발생회로(33)를 인에이블 또는 디스에이블시키는 모드 레지스터 셋트(Mode Register Set, MRS)(35)를 구비한다.
입력버퍼(31)는 데이터 신호를 수신하는 데이터 입력버퍼이다. 반도체 메모리장치(300)가 싱크로너스 디램인 경우에는 입력버퍼(31)는 데이터 신호를 수신하는 데이터 입력버퍼일 수도 있고 데이터 스트로브(strobe) 신호를 수신하는 데이터 스트로브 입력버퍼일 수도 있다.
특히 내부 기준전압 발생회로(33)는, 전압분배에 의해 기준전압(VREF)을 출력하는 전압 분배회로(331), 전압 분배회로(331)의 일단에 연결되는 풀다운 드라이버(333), 및 입력단(DQ)의 전압레벨(V_DQ)과 전압 분배회로(331)의 일단의 전압레벨(VREF_CAL)을 비교하여 비교결과에 따라 풀다운 드라이버(333)의 온 저항값을 변화시키는 조정 제어(calibration control) 회로(335)를 구비한다.
조정 제어 회로(335)는 모드 레지스터 셋트(MRS)(35)의 출력신호(EN)에 의해 제어된다. 메모리 콘트롤러(310)로부터 내부 기준전압 발생회로(33)를 인에이블시키기 위한 신호가 모드 레지스터 셋트(MRS)(35)로 입력되면, 모드 레지스터 셋트(MRS)(35)의 출력신호(EN)가 활성화되고 그 결과 조정 제어 회로(335)가 인에이블된다. 따라서 내부 기준전압 발생회로(33)가 동작된다.
내부 기준전압 발생회로(33)의 구성 및 동작은 도 4를 참조하여 상세히 설명된다.
도 4는 도 3에 도시된 내부 기준전압 발생회로(33)를 더 상세히 나타내는 도면이다.
도 4를 참조하면, 전압 분배회로(331)는 전원전압(VCC)과 풀다운 드라이버(333) 사이에 직렬연결되는 복수개의 저항들을 포함하여 구성되고, 상기 복수개의 저항들의 접속점들중 어느 하나로부터 기준전압(VREF)이 출력된다. 상기 복수개의 저항들의 저항값들의 전체 합은 도 3에 도시된 온 다이 종단저항(RT)의 저항값과 같도록 구성된다.
도 4에는 전압 분배회로(331)가 두개의 저항들(R5,R6)을 포함하여 구성되는 경우가 도시되어 있다. 제1저항(R5)의 저항값은 온 다이 종단저항(RT)의 저항값의 절반(RT/2)의 저항값을 갖도록 구성된다. 제2저항(R6)의 저항값도 온 다이 종단저항(RT)의 저항값의 절반(RT/2)의 저항값을 갖도록 구성된다. 따라서 제1저항(R5)의 저항값과 제2저항(R6)의 저항값의 합은 온 다이 종단저항(RT)의 저항값과 같다. 그리고 제1저항(R5)과 제2저항(R6)의 접속점에서 기준전압(VREF)이 출력된다.
풀다운 드라이버(333)는, 전압 분배회로(331)의 일단과 접지전압(VSS) 사이에 병렬로 연결되고 각각의 해당 제어코드 신호(DS0-DS2)에 응답하여 턴온 또는 턴오프되는 복수개의 풀다운 트랜지스터들(N0-N2)을 포함하여 구성된다. 필요에 따라 풀다운 드라이버(333)는 항상 턴온되어 있는 풀다운 트랜지스터(N3)를 더 포함하여 구성될 수 있다. 풀다운 트랜지스터들(N0-N3)은 엔모스 트랜지스터로 구성된다.
풀다운 드라이버(333)의 온 저항값은 최종적으로 도 3에 도시된 메모리 콘트롤러(310)의 출력 드라이버(37) 내의 풀다운 드라이버(373)의 온 저항값과 동일해 지도록 조정 제어회로(335)에 의해 조정된다. 메모리 콘트롤러(310)의 출력 드라이버(37)는 풀업 드라이버(371)와 풀다운 드라이버(373)를 포함한다.
조정 제어 회로(335)는 전압 비교기(51) 및 제어코드 발생회로(53)를 구비한다. 전압 비교기(51)는 입력단(DQ)의 전압레벨(V_DQ)과 전압 분배회로(331)의 일단의 전압레벨(VREF_CAL)을 비교한다. 제어코드 발생회로(53)는 비교기(51)의 출력에 응답하여 복수개의 제어코드 신호들(DS0-DS2)을 발생하고 래치시킨다.
이하 내부 기준전압 발생회로(33)의 전체적인 동작이 설명된다. 먼저 메모리 콘트롤러(310)로부터 내부 기준전압 발생회로(33)를 인에이블시키기 위한 신호가 모드 레지스터 셋트(MRS)(35)로 입력되면, 모드 레지스터 셋트(MRS)(35)의 출력신호(EN)가 활성화되고 그 결과 조정 제어 회로(335)가 인에이블된다. 따라서 내부 기준전압 발생회로(33)가 동작된다.
다음에 메모리 콘트롤러(310)의 풀다운 드라이버(373)가 온된 상태에서, 전압 비교기(51)가 입력단(DQ)의 전압레벨(V_DQ)과 전압 분배회로(331)의 일단의 전압레벨(VREF_CAL)을 비교한다. 이때 입력단(DQ)의 전압레벨(V_DQ)은 메모리 콘트롤러(310)의 출력단(DOUT)의 전압레벨과 거의 동일하다고 가정한다.
비교결과, 전압 분배회로(331)의 일단의 전압레벨(VREF_CAL)이 입력단(DQ)의 전압레벨(V_DQ)보다 낮은 경우에는, 제어코드 발생회로(53)는 풀다운 드라이버(333)의 온 저항값을 증가시키기 위한(즉, 풀다운 트랜지스터들(DS0-DS2)중 턴온되는 것들의 갯수를 감소시키기 위한) 제어코드 신호들(DS0-DS2)을 발생한다. 풀다운 드라이버(333)의 온 저항값이 증가되면, 즉 풀다운 트랜지스터들(DS0-DS2)중 턴온되는 것들의 갯수가 감소되면, 전압레벨(VREF_CAL)이 증가된다.
비교결과, 전압 분배회로(331)의 일단의 전압레벨(VREF_CAL)이 입력단(DQ)의 전압레벨(V_DQ)보다 높은 경우에는, 제어코드 발생회로(53)는 풀다운 드라이버(333)의 온 저항값을 감소시키기 위한(즉, 풀다운 트랜지스터들(DS0-DS2)중 턴온되는 것들의 갯수를 증가시키기 위한) 제어코드 신호들(DS0-DS2)을 발생한다. 풀다운 드라이버(333)의 온 저항값이 감소되면, 즉 풀다운 트랜지스터들(DS0-DS2)중 턴온되는 것들의 갯수가 증가되면, 전압레벨(VREF_CAL)이 감소된다.
상기와 같은 동작이 반복되어 최종적으로 전압 분배회로(331)의 일단의 전압 레벨(VREF_CAL)이 입력단(DQ)의 전압레벨(V_DQ)과 동일해 지도록 조정된다. 전압 분배회로(331)의 일단의 전압레벨(VREF_CAL)이 입력단(DQ)의 전압레벨(V_DQ)과 동일하다는 것은, 풀다운 드라이버(333)의 온 저항값이 메모리 콘트롤러(310)의 출력 드라이버(37) 내의 풀다운 드라이버(373)의 온 저항값과 동일하다는 것을 의미한다.
예컨대 온 다이 종단저항(RT)의 저항값이 60ohm이라면, 제1저항(R5)의 저항값과 제2저항(R6)의 저항값은 각각 30ohm이 된다. 그리고 전원전압(VCC)이 1.8볼트이고 입력단(DQ)의 전압레벨(V_DQ)이 0.9볼트이라면, 최종적으로 전압 분배회로(331)의 일단의 전압레벨(VREF_CAL)은 0.9볼트가 되고 그 결과 기준전압(VREF)의 레벨은 1.35볼트가 된다.
이와 같이 기준전압(VREF)은 논리"로우" 데이터의 전압레벨(0.9볼트)와 논리"하이" 데이터의 전압레벨(1.8볼트)의 중간레벨(1.35볼트)로 셋트된다.
상술한 바와 같이 본 발명의 다른 실시예에 따른 내부 기준전압 발생회로(33)는 메모리 콘트롤러(37)로부터 내부 기준전압 발생회로(33)를 인에이블시키기 위한 신호가 모드 레지스터 셋트(MRS)(35)로 입력되어 모드 레지스터 셋트(MRS)(35)의 출력신호(EN)가 활성화된 동안에만 동작된다. 따라서 내부 기준전압 발생회로(33)는 스탠바이 전류를 감소시킬 수 있다. 또한 본 발명의 다른 실시예에 따른 내부 기준전압 발생회로(33)는 메모리장치(300)의 외부가 아닌 내부에 구성되므로 메모리장치(300)의 핀 수를 감소시킨다.
이상 도면과 명세서에서 최적 실시예가 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본발명을 설명하기 위한 목적에서 사용된 것이지 의미한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
상술한 바와 같이 본 발명에 따른 내부 기준전압 발생회로는 스탠바이 전류를 감소시킬 수 있고 반도체 메모리장치의 핀 수를 감소시킬 수 있는 장점이 있다.

Claims (23)

  1. 온 다이 종단(On Die Termination, ODT) 저항이 연결되어 있는 입력단을 통해 입력되는 신호를 수신하는 입력버퍼에 기준전압을 제공하는 반도체 메모리장치의 내부 기준전압 발생회로에 있어서,
    전압분배에 의해 상기 기준전압을 출력하는 전압 분배회로; 및
    상기 전압 분배회로의 일단에 연결되는 풀다운 드라이버를 구비하고,
    상기 풀다운 드라이버는 상기 반도체 메모리장치의 외부에서 인가되는 명령에 의해 온(on) 또는 오프(off)되는 것을 특징으로 하는 내부 기준전압 발생회로.
  2. 제1항에 있어서, 상기 전압 분배회로는,
    전원전압과 상기 풀다운 드라이버 사이에 직렬연결되는 복수개의 저항들을 구비하고,
    상기 복수개의 저항들의 접속점들중 어느 하나로부터 상기 기준전압이 출력되고 상기 복수개의 저항들의 저항값들의 전체 합은 상기 온 다이 종단저항의 저항값과 같은 것을 특징으로 하는 내부 기준전압 발생회로.
  3. 제1항에 있어서, 상기 전압 분배회로는,
    일단이 전원전압에 연결되고 상기 온 다이 종단저항의 저항값의 절반의 저항값을 갖는 제1저항; 및
    일단이 상기 제1저항의 타단에 연결되고 타단이 상기 풀다운 드라이버에 연결되며, 상기 온 다이 종단저항의 저항값의 절반의 저항값을 갖는 제2저항을 구비하고,
    상기 제1저항 및 상기 제2저항의 접속점에서 상기 기준전압이 출력되고 상기 제1 및 제2저항의 저항값들의 합은 상기 온 다이 종단저항의 저항값과 같은 것을 특징으로 내부 기준전압 발생회로.
  4. 제1항에 있어서, 상기 명령은 기입명령이고 상기 기입명령에 의해서 상기 풀다운 드라이버가 온되는 것을 특징으로 하는 내부 기준전압 발생회로.
  5. 제1항에 있어서, 상기 풀다운 드라이버는,
    상기 반도체 메모리장치의 입력단으로 데이터를 전송하는 메모리 콘트롤러의 출력 드라이버 내의 풀다운 드라이버의 온 저항값과 동일한 온 저항값을 갖는 것을 특징으로 하는 내부 기준전압 발생회로.
  6. 온 다이 종단(On Die Termination, ODT) 저항이 연결되어 있는 입력단을 통해 입력되는 신호를 수신하는 입력버퍼에 기준전압을 제공하는 반도체 메모리장치의 내부 기준전압 발생회로에 있어서,
    전압분배에 의해 상기 기준전압을 출력하는 전압 분배회로;
    상기 전압 분배회로의 일단에 연결되는 풀다운 드라이버; 및
    상기 입력단의 전압레벨과 상기 전압 분배회로의 일단의 전압레벨을 비교하여 비교결과에 따라 상기 풀다운 드라이버의 온 저항값을 변화시키는 조정 제어(calibration control) 회로를 구비하는 것을 특징으로 하는 내부 기준전압 발생회로.
  7. 제6항에 있어서, 상기 전압 분배회로는,
    전원전압과 상기 풀다운 드라이버 사이에 직렬연결되는 복수개의 저항들을 구비하고,
    상기 복수개의 저항들의 접속점들중 어느 하나로부터 상기 기준전압이 출력되고 상기 복수개의 저항들의 저항값들의 전체 합은 상기 온 다이 종단저항의 저항값과 같은 것을 특징으로 하는 내부 기준전압 발생회로.
  8. 제6항에 있어서, 상기 전압 분배회로는,
    일단이 전원전압에 연결되고 상기 온 다이 종단저항의 저항값의 절반의 저항값을 갖는 제1저항; 및
    일단이 상기 제1저항의 타단에 연결되고 타단이 상기 풀다운 드라이버에 연결되며, 상기 온 다이 종단저항의 저항값의 절반의 저항값을 갖는 제2저항을 구비하고,
    상기 제1저항 및 상기 제2저항의 접속점에서 상기 기준전압이 출력되고 상기 제1 및 제2저항의 저항값들의 합은 상기 온 다이 종단저항의 저항값과 같은 것을 특징으로 내부 기준전압 발생회로.
  9. 제6항에 있어서, 상기 풀다운 드라이버는,
    상기 전압 분배회로의 일단과 접지전압 사이에 병렬로 연결되고 각각의 해당 제어코드 신호에 응답하여 턴온 또는 턴오프되는 복수개의 풀다운 트랜지스터들을 구비하는 것을 특징으로 하는 내부 기준전압 발생회로.
  10. 제9항에 있어서, 상기 조정 제어(calibration control) 회로는,
    상기 입력단의 전압레벨과 상기 전압 분배회로의 일단의 전압레벨을 비교하는 비교기; 및
    상기 비교기의 출력에 응답하여 상기 복수개의 제어코드 신호들을 발생하는 제어코드 발생회로를 구비하는 것을 특징으로 하는 내부 기준전압 발생회로.
  11. 제6항에 있어서, 상기 풀다운 드라이버의 온 저항값은 최종적으로 상기 반도체 메모리장치의 입력단으로 데이터를 전송하는 메모리 콘트롤러의 출력 드라이버 내의 풀다운 드라이버의 온 저항값과 동일해 지도록 상기 조정 제어회로에 의해 조정되는 것을 특징으로 하는 내부 기준전압 발생회로.
  12. 입력단;
    상기 입력단에 연결되는 온 다이 종단(On Die Termination, ODT) 저항;
    기준전압을 기준으로 하여, 상기 입력단을 통해 입력되는 신호를 수신하는 입력버퍼; 및
    상기 기준전압을 발생하는 내부 기준전압 발생회로를 구비하고,
    상기 내부 기준전압 발생회로는,
    전압분배에 의해 상기 기준전압을 출력하는 전압 분배회로; 및
    상기 전압 분배회로의 일단에 연결되는 풀다운 드라이버를 구비하고,
    상기 풀다운 드라이버는 외부에서 인가되는 명령에 의해 온(on) 또는 오프(off)되는 것을 특징으로 하는 반도체 메모리장치.
  13. 제12항에 있어서, 상기 전압 분배회로는,
    전원전압과 상기 풀다운 드라이버 사이에 직렬연결되는 복수개의 저항들을 구비하고,
    상기 복수개의 저항들의 접속점들중 어느 하나로부터 상기 기준전압이 출력되고 상기 복수개의 저항들의 저항값들의 전체 합은 상기 온 다이 종단저항의 저항값과 같은 것을 특징으로 하는 반도체 메모리장치.
  14. 제12항에 있어서, 상기 전압 분배회로는,
    일단이 전원전압에 연결되고 상기 온 다이 종단저항의 저항값의 절반의 저항값을 갖는 제1저항; 및
    일단이 상기 제1저항의 타단에 연결되고 타단이 상기 풀다운 드라이버에 연 결되며, 상기 온 다이 종단저항의 저항값의 절반의 저항값을 갖는 제2저항을 구비하고,
    상기 제1저항 및 상기 제2저항의 접속점에서 상기 기준전압이 출력되고 상기 제1 및 제2저항의 저항값들의 합은 상기 온 다이 종단저항의 저항값과 같은 것을 특징으로 반도체 메모리장치.
  15. 제12항에 있어서, 상기 명령은 기입명령이고 상기 기입명령에 의해서 상기 풀다운 드라이버가 온되는 것을 특징으로 하는 반도체 메모리장치.
  16. 제12항에 있어서, 상기 풀다운 드라이버는,
    상기 입력단으로 데이터를 전송하는 메모리 콘트롤러의 출력 드라이버 내의 풀다운 드라이버의 온 저항값과 동일한 온 저항값을 갖는 것을 특징으로 하는 반도체 메모리장치.
  17. 입력단;
    상기 입력단에 연결되는 온 다이 종단(On Die Termination, ODT) 저항;
    기준전압을 기준으로 하여, 상기 입력단을 통해 입력되는 신호를 수신하는 입력버퍼; 및
    상기 기준전압을 발생하는 내부 기준전압 발생회로를 구비하고,
    상기 내부 기준전압 발생회로는,
    전압분배에 의해 상기 기준전압을 출력하는 전압 분배회로;
    상기 전압 분배회로의 일단에 연결되는 풀다운 드라이버; 및
    상기 입력단의 전압레벨과 상기 전압 분배회로의 일단의 전압레벨을 비교하여 비교결과에 따라 상기 풀다운 드라이버의 온 저항값을 변화시키는 조정 제어(calibration control) 회로를 구비하는 것을 특징으로 하는 반도체 메모리장치.
  18. 제17항에 있어서,
    상기 조정 제어회로를 인에이블 또는 디스에이블시키는 모드 레지스터 셋트를 더 구비하는 것을 특징으로 하는 반도체 메모리장치.
  19. 제17항에 있어서, 상기 전압 분배회로는,
    전원전압과 상기 풀다운 드라이버 사이에 직렬연결되는 복수개의 저항들을 구비하고,
    상기 복수개의 저항들의 접속점들중 어느 하나로부터 상기 기준전압이 출력되고 상기 복수개의 저항들의 저항값들의 전체 합은 상기 온 다이 종단저항의 저항값과 같은 것을 특징으로 하는 반도체 메모리장치.
  20. 제17항에 있어서, 상기 전압 분배회로는,
    일단이 전원전압에 연결되고 상기 온 다이 종단저항의 저항값의 절반의 저항값을 갖는 제1저항; 및
    일단이 상기 제1저항의 타단에 연결되고 타단이 상기 풀다운 드라이버에 연결되며, 상기 온 다이 종단저항의 저항값의 절반의 저항값을 갖는 제2저항을 구비하고,
    상기 제1저항 및 상기 제2저항의 접속점에서 상기 기준전압이 출력되고 상기 제1 및 제2저항의 저항값들의 합은 상기 온 다이 종단저항의 저항값과 같은 것을 특징으로 하는 반도체 메모리장치.
  21. 제17항에 있어서, 상기 풀다운 드라이버는,
    상기 전압 분배회로의 일단과 접지전압 사이에 병렬로 연결되고 각각의 해당 제어코드 신호에 응답하여 턴온 또는 턴오프되는 복수개의 풀다운 트랜지스터들을 구비하는 것을 특징으로 하는 반도체 메모리장치.
  22. 제21항에 있어서, 상기 조정 제어(calibration control) 회로는,
    상기 입력단의 전압레벨과 상기 전압 분배회로의 일단의 전압레벨을 비교하는 전압 비교기; 및
    상기 비교기의 출력에 응답하여 상기 복수개의 제어코드 신호들을 발생하는 제어코드 발생회로를 구비하는 것을 특징으로 하는 반도체 메모리장치.
  23. 제17항에 있어서, 상기 풀다운 드라이버의 온 저항값은 최종적으로 상기 반도체 메모리장치의 입력단으로 데이터를 전송하는 메모리 콘트롤러의 출력 드라이 버 내의 풀다운 드라이버의 온 저항값과 동일해 지도록 상기 조정 제어회로에 의해 조정되는 것을 특징으로 하는 반도체 메모리장치.
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