KR100660538B1

KR100660538B1 - 반도체 메모리 장치

Info

Publication number: KR100660538B1
Application number: KR1020040050510A
Authority: KR
Inventors: 임종수; 구자현; 김영학; 김종국; 방정호; 김대환
Original assignee: 삼성전자주식회사
Priority date: 2004-06-30
Filing date: 2004-06-30
Publication date: 2006-12-22
Also published as: KR20060001395A

Abstract

본 발명은 반도체 메모리 장치에 관련된 것으로, 메모리 장치가 테스터의 핀의 수보다 더 많은 수의 핀을 구비한 경우에도 테스트가 가능한 것을 특징으로 한다.

본 발명의 반도체 메모리 장치는 테스터의 핀들에 각각 연결된 제 1 핀들과 상기 테스터에 연결되지 않은 적어도 하나의 제 2 핀과 테스트 모드시 상기 제 1 핀들 중에 하나를 통해 입력된 신호를 상기 제 2 핀의 입력 신호로서 제공하는 스위치 회로를 포함한다. 상기 스위치 회로는 상기 테스트 모드에서 테스트 플래그 신호를 활성화 시키는 모드 변환기를 포함하며, 상기 테스트 모드시 상기 제 2 핀의 입력 신호를 제공하는 상기 제 1핀의 본래의 기능은 내부적으로 상기 테스트 플래그 신호에 응답하여 활성화된다. 따라서 기존의 테스트 장비를 교체하거나 드라이브 핀의 추가 없이도 테스트 드라이버 채널 부족을 해결할 수 있다.

Description

반도체 메모리 장치{SEMICONDUCTOR MEMORY DEVICE}

도 1은 본 발명에 따른 1G 더블데이터레이트 메모리 장치의 내부 구조이다.

*도면의 주요부분에 대한 부호의 설명*

10 : 어드레스 핀 13번 11, 21, 31 : 버퍼

20 : 클럭 인에이블 핀 100: 반도체 메모리 장치

30 : 클럭 핀 50 : 클럭 버퍼 제어 회로

40 : 모드 레지스터 셋(mode register set)

221, 222, 223, 224, 225, 226, 227 : 인버터

331, 332, 333, 334 : 낸드 게이트

본 발명은 일반적으로 반도체 메모리 장치에 관련된 것으로, 더욱 상세하게는 메모리 장치가 테스터의 핀의 수보다 더 많은 수의 핀을 구비한 경우에도 테스트가 가능한 반도체 메모리 장치에 관한 것이다.

일반적으로 반도체 메모리 장치는 칩 제조 후 신뢰성을 테스트하는 과정을 거치게 된다. 테스트를 행할때에는, 반도체 메모리 장치를 테스트 장치에 접속하여 데이터의 기록 및 데이터의 판독을 실행한다. 그리고, 판독한 데이터가 기록 데이터와 일치하는지 여부에 따라서 반도체 메모리 장치의 불량 또는 양호를 판정한다. 이러한 테스트에 있어서 데이터의 기록 및 판독은 어드레스 신호가 외부로부터 반도체 기억 장치로 입력되고, 어드레스 신호에 의해서 선택적으로 활성화하는 워드선과 비트선쌍이 지정된다. 그리고 활성화된 워드선과 비트선쌍에 접속된 메모리 셀에 데이터의 기록 및 판독이 실행된다. 따라서, 종래의 테스트 방법은 어드레스 핀의 수를 테스트 장치의 테스트 핀의 수에 일치시켜야 했다.

현재 개발되고 있는 1G(giga) 더블데이터레이트(Double Data Rate) 메모리 장치는 기존의 장치와 비교할때, 어드레스 핀(address pin) 13번을 추가로 가지고 있다. 따라서 24개의 드라이버 핀을 가지고 있는 기존의 256 파라 테스트(para test) 장비는 핀 수가 하나 모자라서 1G 더블데이터레이트 메모리 장치의 테스트에 부적합하다. 이로인하여 추가 투자를 통해 기존 테스트 장비에 드라이버 채널을 추가해야만 테스트가 가능하다는 문제점이 있었다.

본 발명은 상술한 문제점을 해결하기 위하여 제안된 것으로, 본 발명의 목적은 테스터에 연결된 핀을 통해 테스터에 연결되지 않은 핀의 테스트 신호를 입력 받아 반도체 메모리 장치가 테스터의 핀의 수보다 더 많은 수의 핀을 구비한 경우에도 테스트가 가능한 반도체 메모리 장치를 제공하는데 있다.

상술한 기술적 과제를 달성하기 위한 본 발명에 따른 반도체 메모리 장치는 테스터의 핀들에 각각 연결된 제 1 핀들과 상기 테스터에 연결되지 않은 적어도 하나의 제 2 핀과 테스트 모드시 상기 제 1 핀들 중에 하나를 통해 입력된 신호를 상기 제 2 핀의 입력 신호로서 제공하는 스위치 회로를 포함한다.

이 실시예에 있어서, 상기 스위치 회로는 상기 테스트 모드에서 테스트 플래그 신호를 활성화 시키는 모드 변환기를 포함한다.

이 실시예에 있어서, 상기 테스트 모드시 상기 제 2 핀의 입력 신호를 제공하는 상기 제 1핀의 본래의 기능은 내부적으로 상기 테스트 플래그 신호에 응답하여 활성화된다.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.

도 1은 본 발명에 따른 반도체 메모리 장치(100)의 내부 구조이다. 반도체 메모리 장치(100)는 어드레스 핀 A0~ A13번을 포함하여 총 66개 핀을 가지고 있으며, 그 중 테스트에 사용되는 핀의 수는 25개이다. 도 1은 종래의 테스터로 테스트 할 수 없는 어드레스 핀 13번(10), 테스트를 하기 위해 사용되는 클럭 인에이블 핀(20) 그리고 클럭 핀(30)만을 중심으로 도시하고 있다. 여기서 반도체 메모리 장치(100)는 DDR(Double Date Rate) 메모리 장치일 수 있다.

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본 발명에 따른 반도체 메모리 장치(100)는 핀들(110,120,130), 버퍼들(111,121,131), MRS(140), CLK 버퍼 제어회로(150) 및 스위치 회로(160)을 포함하고 있다.
어드레스 핀 13번 버퍼(111)는 어드레스 핀 13번(110)으로부터 외부 신호를 입력받는다. 클럭 인에이블 버퍼(121)는 클럭 인에이블 핀(120)으로부터 외부 신호를 입력 받는다. 클럭 버퍼(131)는 클럭 핀(130)으로 외부 신호를 입력 받는다.
모드 레지스터 셋(Mode Register Set:140)은 반도체 메모리 장치(100)를 테스트할 때 테스트 플래그 신호로 사용하기 위한 모드 레지스터 셋 신호(PMRS_CKE)를 발생시킨다. 여기서 모드 레지스터 셋(140)은 모드 레지스터 셋 신호(PMRS_CKE)를 발생시켜 스위치 회로(160)가 테스트 모드가 되도록 모드 변환 기능을 수행하고 있다.
도 1를 참조하면, 낸드 게이트(331)는 클럭 버퍼(131)의 출력을 인버터(226)에 의해 반전한 신호와 모드 레지스터 셋 신호(PMRS_CKE)를 인버터(227)에 의해 반전한 신호를 입력받는다. 반도체 메모리 장치의 테스트 모드시, 모드 레지스터 셋 신호(PMRS_CKE)가 인에이블 된다. 따라서 낸드 게이트(334)의 출력(C)은 클럭 신호에 관계없이 하이 레벨로 유지된다.
클럭 버퍼 제어 회로(150)는 클럭 버퍼(131)의 온/오프를 위한 마스터 시그널(mastser signal)을 생성한다. 클럭 버퍼(131)는 클럭 인에이블 신호에 의해 제어된다. 클럭 인에이블 신호가 로우 레벨 일 때, 클럭 버퍼(131)는 내부 클럭을 발생하지 못하게 된다. 따라서 반도체 메모리 장치(100)는 파워 다운 모드(power down mode)로 진입하게 된다. 이때 반도체 메모리 장치(100)는 정상적인 동작을 하지 못하기 때문에 클럭 버퍼(131)를 클럭 인에이블 정보에 관계없이 온 시켜야한다.
클럭 버퍼 제어 회로(150)는 테스트 모드에서 동작할 때 낸드 게이트(334)의 출력(C)를 입력 받고, 노말 모드(normal mode)에서 동작할 때 클럭 인에이블 버퍼(121)를 통과한 신호(B)를 입력받는다. 이러한 과정을 통하여 반도체 메모리 장치(100)는 클럭 인에이블 버퍼(121)를 통해 어드레스 핀 13번(110)의 테스트 신호를 받아들이는 동안에도 클럭 인에이블 기능을 유지한다.

스위치 회로(160)는 인버터들(161~167), 낸드 게이트(171~174) 및 스위치(181)를 포함하고 있다. 테스트 모드에서 동작할 때, 스위치 회로(160)는 클럭 인에이블 핀(120)을 통하여 테스트 신호를 입력받아 어드레스 핀 13번(110)을 통해 해야 할 테스트가 가능하게 한다.
낸드 게이트(172)는 클럭 인에이블 버퍼(121)을 통과한 신호(B)와 모드 레지스터 셋 신호(PMRS_CKE)를 입력 받는다. 따라서 테스트 모드시 모드 레지스터 셋 신호(PMRS_CKE)가 인에이블 되면, 낸드 게이트(172)는 신호(B)에 따라 신호(A13_CKE)를 출력한다.
낸드 게이트(173)는 어드레스 핀 13번 버퍼(111)의 출력 신호(TA13)가 인버터들(161,162)을 통과한 신호와 모드 레지스터 셋 신호(PMRS_CKE)가 인버터(163)을 통과한 신호를 입력받는다. 따라서 테스트 모드에서 동작할 때 낸드 게이트(173)의 출력(A)은 모드 레지스터 셋 신호(PMRS_CKE)가 인에이블 되면 어드레스 핀 13번(110)의 입력에 관계없이 하이 레벨로 고정된다.
낸드 게이트(174)는 신호(A)와 신호(A12_CKE)을 입력받는다. 따라서 테스트 모스에서 동작할 때 모드 레지스터 셋 신호(PMRS_CKE)가 인에이블 되어 신호(A)가 하이 레벨이 되면, 낸드 게이트(174)의 출력(D)은 신호(A13_CKE)에 따라 출력된다. 출력 신호(D)는 인버터들(164,165)을 통과하여 내부 어드레스 신호(RA13)로 출력된다. 낸드 게이트(174)이 출력(D)은 클럭 인에이블 버퍼(121)에서 받아들이는 신호(B)의 같은 형태로 출력되며, 내부 어드레스 신호(RA13) 역시 같은 형태로 출력된다. 따라서 테스트 인에이블 핀(120)은 어드레스 핀 13번(110)을 통하여 테스트하기 위한 테스트 신호를 받아 들일 수 있게 된다.

이를 정리하면, 테스트 모드에서 동작할 때 신호(A)와 신호(C)는 항상 하이 레벨로 고정된다. 따라서 클럭 인에이블 버퍼(121)로 들어온 테스트 신호는 어드레스 핀 13번(110)을 사용하지 않고도 어드레스 핀 13번(110)을 테스트하기 위한 내부 어드레스 신호(RA13)을 만들어 내게 된다.

한편, 본 발명의 상세한 설명에서는 구체적인 실시예에 관하여 설명하였으나, 본 발명의 범위에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능함은 물론이다. 그러므로 본 발명의 범위는 상술한 실시예에 국한되어 정해져서는 안되며 후술하는 특허청구범위 뿐만아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 한다.

상술한 바와 같이 본 발명에 의하면, 기존의 테스트 장비를 교체하거나 드라이브 핀의 추가 없이도 테스트 드라이버 채널 부족을 해결할 수 있다.

Claims

테스터의 핀에 연결되는 제 1핀;

상기 테스터의 핀에 연결되지 않는 제 2핀;

테스트 모드시에 상기 제1핀을 통해 입력된 신호를 상기 제 2핀의 입력 신호로 제공하는 스위치 회로를 포함하되,

상기 스위치 회로는,

상기 제1핀의 입력신호 및 테스트 신호를 낸드 연산하는 제1논리게이트;

상기 제2핀의 입력신호 및 상기 테스트 신호의 반전신호를 낸드 연산하는 제2논리게이트;

상기 제 1 및 제 2 논리 게이트의 출력신호를 낸드 연산하는 제 3 논리 게이트를 포함하는 반도체 메모리 장치.
제 1 항에 있어서,

상기 스위치 회로는 상기 테스트 모드에서 테스트 플래그 신호를 활성화 시키는 모드 변환기를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
제 1 항에 있어서,

상기 스위치 회로는 테스트 모드시 상기 제1핀의 입력신호를 상기 테스트 플래그 신호에 응답하여 상기 제 1 핀을 테스트하기 신호로 활성화시키는 제 4 논리 게이트를 더 포함하는 반도체 메모리 장치.