KR100669353B1

KR100669353B1 - 비휘발성 기억소자 및 그 형성방법

Info

Publication number: KR100669353B1
Application number: KR1020050097031A
Authority: KR
Inventors: 최병용; 이충호; 박동건
Original assignee: 삼성전자주식회사
Priority date: 2005-10-14
Filing date: 2005-10-14
Publication date: 2007-01-16
Also published as: CN1949523A; US7465985B2; CN1949523B; US20070090449A1

Abstract

비휘발성 기억 소자 및 그 형성 방법을 제공한다. 이 소자는 반도체 기판의 소정영역 상에 차례로 적층된 셀 격리 패턴 및 반도체 패턴과, 반도체 패턴 및 셀 격리 패턴 일측의 반도체 기판 상부를 지나는 셀 게이트 라인을 포함한다. 다층 트랩 절연막이 셀 게이트 라인과 반도체 기판 사이, 및 셀 게이트 라인과 반도체 패턴 사이에 개재된다. 제1 불순물 확산층이 셀 게이트 라인 양측의 반도체 기판에 형성되고, 제2 불순물 확산층이 셀 게이트 라인 양측의 반도체 패턴에 형성된다.

Description

비휘발성 기억소자 및 그 형성방법{NON-VOLATILE MEMORY DEVICES AND METHODS OF FORMING THE SAME}

도 1은 본 발명의 실시예들에 따른 비휘발성 기억 소자를 나타내는 평면도이다.

도 2는 본 발명의 일 실시예에 따른 비휘발성 기억 소자를 설명하기 위하여 도 1의 Ⅰ-Ⅰ', Ⅱ-Ⅱ', Ⅲ-Ⅲ' 및 Ⅳ-Ⅳ'를 따라 취해진 단면도이다.

도 3은 본 발명의 일 실시예에 따른 비휘발성 기억 소자를 설명하기 위하여 도 1의 Ⅴ-Ⅴ', Ⅵ-Ⅵ', 및 Ⅶ-Ⅶ'을 따라 취해진 단면도이다.

도 4는 본 발명의 일 실시예에 따른 비휘발성 기억 소자의 변형예를 설명하기 위하여 도 1의 Ⅳ-Ⅳ' 및 Ⅶ-Ⅶ'을 따라 취해진 단면도이다.

도 5 내지 도 9와, 도 10a 내지 12a는 본 발명의 일 실시예에 따른 비휘발성 기억 소자의 형성 방법을 설명하기 위하여 도 1의 Ⅰ-Ⅰ', Ⅱ-Ⅱ', Ⅲ-Ⅲ' 및 Ⅳ-Ⅳ'을 따라 취해진 단면도들이다.

도 10b 내지 도 12b는 본 발명의 일 실시예에 따른 비휘발성 기억 소자의 형성 방법 중에서 게이트 형성 공정 및 그 이후의 공정들을 설명하기 위하여 도 1의 Ⅴ-Ⅴ', Ⅵ-Ⅵ', 및 Ⅶ-Ⅶ'을 따라 취해진 단면도들이다.

도 13 및 도 14는 본 발명의 일 실시예에 따른 비휘발성 기억 소자의 변형예 를 형성하는 방법을 설명하기 위하여 도 1의 Ⅰ-Ⅰ', Ⅱ-Ⅱ', Ⅲ-Ⅲ' 및 Ⅳ-Ⅳ'을 따라 취해진 단면도들이다.

도 15 내지 도 18은 본 발명의 일 실시예에 따른 비휘발성 기억 소자의 활성영역들 및 셀 격리 패턴의 다른 형성 방법을 설명하기 위하여 도 1의 Ⅰ-Ⅰ', Ⅱ-Ⅱ', Ⅲ-Ⅲ' 및 Ⅳ-Ⅳ'을 따라 취해진 단면도들이다.

도 19는 본 발명의 다른 실시예에 따른 비휘발성 기억 소자를 설명하기 위하여 도 1의 Ⅰ-Ⅰ', Ⅱ-Ⅱ', Ⅲ-Ⅲ' 및 Ⅳ-Ⅳ'을 따라 취해진 단면도이다.

도 20은 본 발명의 다른 실시예에 따른 비휘발성 기억 소자를 설명하기 위하여 도 2의 Ⅴ-Ⅴ', Ⅵ-Ⅵ', 및 Ⅶ-Ⅶ'을 따라 취해진 단면도이다.

도 21은 본 발명의 다른 실시예에 따른 비휘발성 기억 소자의 변형예를 설명하기 위하여 도 1의 Ⅳ-Ⅳ' 및 Ⅶ-Ⅶ'을 따라 취해진 단면도이다.

도 22 내지 도 25는 본 발명의 다른 실시예에 따른 비휘발성 기억 소자의 형성 방법을 설명하기 위하여 도 1의 Ⅰ-Ⅰ', Ⅱ-Ⅱ', Ⅲ-Ⅲ' 및 Ⅳ-Ⅳ'을 따라 취해진 단면도들이다.

도 26은 본 발명의 다른 실시예에 따른 비휘발성 기억 소자의 변형예를 형성하는 방법을 설명하기 위하여 도 Ⅰ-Ⅰ', Ⅱ-Ⅱ', Ⅲ-Ⅲ' 및 Ⅳ-Ⅳ'을 따라 취해진 단면도이다.

도 27 및 도 28은 본 발명의 다른 실시예에 따른 비휘발성 기억 소자의 활성영역들 및 셀 격리 패턴의 다른 형성 방법을 설명하기 위하여 도 1의 Ⅰ-Ⅰ', Ⅱ-Ⅱ', Ⅲ-Ⅲ' 및 Ⅳ-Ⅳ'을 따라 취해진 단면도들이다.

본 발명은 반도체 소자 및 그 형성 방법에 관한 것으로, 특히, 비휘발성 기억 소자 및 그 형성 방법에 관한 것이다.

비휘발성 기억 소자는 전원 공급이 중단될지라도 저장된 데이타를 그대로 유지하는 특성을 갖는다. 비휘발성 기억 소자들은 부유 게이트형 비휘발성 기억 소자(floating gate type non-volatile memory device)와 부유 트랩형 비휘발성 기억 소자(floating trap type non-volatile memory device)로 구분될 수 있다. 부유 게이트형 비휘발성 기억 소자는 부유 게이트내에 자유 전하의 형태로 전하를 저장한다. 이와는 달리, 부유 트랩형 비휘발성 기억 소자는 전하들을 서로 격리된 깊은 준위의 트랩들에 저장한다. 이에 따라, 부유 게이트형 비휘발성 기억 소자는 부유 트랩형 비휘발성 기억 소자에 비하여 상대적으로 두꺼운 터널 산화막을 요구한다. 부유 게이트형 비휘발성 기억 소자는 두꺼운 터널 산화막으로 인하여 높은 동작전압이 요구된다. 이로써, 부유 게이트형 비휘발성 기억 소자는 고집적화에 여러가지 제약이 따른다.

부유 트랩형 비휘발성 기억 소자로서 대표적인 것은 소노스(SONOS) 기억 소자라 할 수 있다. 소노스 기억 소자는 트랩들에 전하를 저장함으로써, 부유 게이트형 비휘발성 기억 소자에 비하여 얇은 터널산화막을 가질수 있다. 이에 따라, 소노스 기억 소자는 낮은 동작전압이 요구되어 고집적화에 유리하다. 이러한 이유로 인 하여, 부유 트랩형 기억 소자에 대한 연구가 많이 진행되고 있다.

한편, 반도체 소자의 고집적화 경향이 심화되고 있는 현 시점에서, 포토리소그라피 공정이 정의할 수 있는 최소 선폭을 감소시키는 것이 한계에 다다르고 있다. 이에 따라, 포토리소그라피 공정의 최소 선폭을 감소시키는 것 이외의 방법으로 비휘발성 기억 소자를 고집적화시키는 방안에 대하여 많은 연구가 진행되고 있다.

본 발명이 이루고자 하는 기술적 과제는 고집적화에 최적화된 비휘발성 기억 소자 및 그 형성 방법을 제공하는데 있다.

상술한 기술적 과제를 해결하기 위한 비휘발성 기억 소자를 제공한다. 이 소자는 반도체 기판의 소정영역 상에 차례로 적층된 셀 격리 패턴 및 반도체 패턴, 및 상기 반도체 패턴 및 상기 셀 격리 패턴 일측의 상기 반도체 기판 상부를 지나는 셀 게이트 라인을 포함한다. 다층 트랩 절연막이 상기 셀 게이트 라인과 상기 반도체 기판 사이, 및 상기 셀 게이트 라인과 상기 반도체 패턴 사이에 개재된다. 제1 불순물 확산층이 상기 셀 게이트 라인 양측의 반도체 기판에 형성되고, 제2 불순물 확산층이 상기 셀 게이트 라인 양측의 반도체 패턴에 형성된다.

상술한 기술적 과제를 해결하기 위한 비휘발성 기억 소자의 형성 방법을 제공한다. 이 방법은 다음의 단계들을 포함한다. 반도체 기판의 소정영역 상에 차례로 적층된 셀 격리 패턴 및 반도체 패턴을 형성한다. 상기 반도체 패턴 상 및 상기 셀 격리 패턴 일측의 상기 반도체 기판 상에 다층 트랩 절연막을 형성한다. 상기 다층 트랩 절연막을 개재하여 상기 반도체 패턴 상 및 상기 셀 격리 패턴 일측의 상기 반도체 기판 상을 지나는 셀 게이트 라인을 형성한다. 상기 셀 게이트 라인 양측의 반도체 기판에 제1 불순물 확산층을 형성하고, 상기 셀 게이트 라인 양측의 반도체 패턴에 제2 불순물 확산층을 형성한다.

이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명하기로 한다. 그러나, 본 발명은 여기서 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층(또는 막) 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이다. 또한, 층(또는 막)이 다른 층(또는 막) 또는 기판 "상"에 있다고 언급되어지는 경우에 그것은 다른 층(또는 막) 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제3의 층(또는 막)이 개재될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소들을 나타낸다.

도 1은 본 발명의 실시예들에 따른 비휘발성 기억 소자를 나타내는 평면도이고, 도 2는 본 발명의 일 실시예에 따른 비휘발성 기억 소자를 설명하기 위하여 도 1의 Ⅰ-Ⅰ', Ⅱ-Ⅱ', Ⅲ-Ⅲ' 및 Ⅳ-Ⅳ'를 따라 취해진 단면도이며, 도 3은 본 발명의 일 실시예에 따른 비휘발성 기억 소자를 설명하기 위하여 도 1의 Ⅴ-Ⅴ', Ⅵ-Ⅵ', 및 Ⅶ-Ⅶ'을 따라 취해진 단면도이다. 도 2에 있어서, 참조부호 "50", "55", "60" 및 "65"는 각각 도 1의 Ⅰ-Ⅰ', Ⅱ-Ⅱ', Ⅲ-Ⅲ' 및 Ⅳ-Ⅳ'을 따라 취해진 단면도들이다. 도 3에 있어서, 참조부호 "70", "75" 및 "80"은 각각 도 1의 Ⅴ-Ⅴ', Ⅵ-Ⅵ', 및 Ⅶ-Ⅶ'을 따라 취해진 단면도들이다.

도 1, 도 2 및 도 3을 참조하면, 반도체 기판(100)은 셀 스트링 영역(a) 및 주변 영역(b)을 포함한다. 상기 셀 스트링 영역(a)의 반도체 기판(100) 상에 복수개의 셀 격리 패턴들(105a)이 배치된다. 상기 셀 격리 패턴들(105a)은 라인 형태이다. 상기 셀 격리 패턴들(105a)은 서로 이격되며 나란히 배열된다. 상기 셀 격리 패턴들(105a)은 절연 물질로 형성된다. 예컨대, 상기 셀 격리 패턴들(105a)은 산화막으로 형성될 수 있다.

상기 셀 격리 패턴들(105a)은 제1 활성영역들(125a)을 한정한다. 상기 제1 활성영역(125a)은 상기 반도체 기판(100)의 일부분이다. 상기 제1 활성영역(125a)은 상기 셀 격리 패턴(105a) 일측의 상기 반도체 기판(100)을 포함한다. 다시 말해서, 상기 제1 활성영역(125a)은 상기 셀 격리 패턴(105a)에 덮혀지지 않은 상기 반도체 기판(100)을 포함한다. 상기 제1 활성영역(125a)은 인접한 상기 셀 격리 패턴들(105a) 사이에 위치한다. 이로써, 상기 제1 활성영역들(125a)은 라인 형태이며, 서로 이격되어 나란히 배열된다.

상기 셀 격리 패턴(105a) 상에 반도체 패턴(110a)이 배치된다. 상기 반도체 패턴(110a)도 라인 형태이다. 상기 반도체 패턴(110a)은 상기 셀 격리 패턴(105a)의 측벽에 정렬된 측벽을 갖는다. 상기 반도체 패턴(110a)은 제2 활성영역에 해당한다. 이 후의 상세한 설명에 있어서, 설명의 편의를 위하여 참조부호 "110a"의 명 칭은 반도체 패턴 및 제2 활성영역을 혼용하여 사용한다.

상기 셀 격리 패턴(105a)은 그것의 옆에 위치한 상기 제1 활성영역(125a)과 그것의 위에 위치한 상기 제2 활성영역(110a)을 서로 전기적으로 격리시킨다. 상기 셀 격리 패턴(105a)으로 인하여, 상기 제1 활성영역(125a)과 상기 제2 활성영역(110a)의 수평간격이 된다. 즉, 상기 제1 활성영역(125a)과 상기 제2 활성영역(110a)간의 수평간격은 제로(zero)가 될 수 있다. 그 결과, 포토리소그라피 공정이 정의할 수 있는 최소 선폭의 감소없이 고도로 집적화된 비휘발성 기억 소자를 구현할 수 있다. 특히, 셀 어레이의 면적은 최대 1/2배로 감소시킬 수 있다.

상기 반도체 패턴(110a)은 상기 반도체 기판(100)과 동일한 타입의 반도체인 것이 바람직하다. 예컨대, 상기 반도체 패턴(110a) 및 상기 반도체 기판(100)은 실리콘으로 형성될 수 있다. 물론, 상기 반도체 패턴(110a) 및 상기 반도체 기판(100)은 게르마늄 또는 실리콘게르마늄으로 형성될 수도 있다. 상기 반도체 패턴(110a) 및 반도체 기판(100)은 단결정의 반도체인 것이 바람직하다. 상기 반도체 패턴(110a) 및 반도체 기판(100)은 제1 도전형의 불순물들로 도핑되어 있다.

스트링 선택 게이트 라인(140a)과 접지 선택 게이트 라인(140b)이 상기 제1 및 제2 활성영역들(125a,110a)의 상부를 나란히 가로지른다. 상기 스트링 및 접지 선택 게이트 라인들(140a,140b)은 서로 이격되어 있다. 상기 스트링 선택 게이트 라인(140a)과 상기 접지 선택 게이트 라인(140b)에 사이에 복수개의 셀 게이트 라인들(165a)이 배치된다. 상기 복수개의 셀 게이트 라인들(165a)은 서로 이격되며 상기 제1 및 제2 활성영역들(125a,110a)을 나란히 가로지른다.

상기 셀 게이트 라인(165a)은 상기 반도체 패턴(110a)의 상부면 및 상기 제1 활성영역(125a) 상을 지난다. 또한, 상기 셀 게이트 라인(165a)은 상기 셀 격리 패턴(105a)의 측면 및 상기 반도체 패턴(110a)의 측면 상을 지난다. 이와 마찬가지로, 상기 선택 게이트 라인들(140a,140b)도 상기 반도체 패턴(110a)의 상부면 및 상기 제1 활성영역(125a) 상을 지나며, 또한, 상기 셀 격리 패턴(105a) 및 상기 반도체 패턴(110a)의 측면들 상을 지난다.

상기 셀 게이트 라인(165a)은 도전 물질로 형성된다. 예컨대, 상기 셀 게이트 라인(165a)은 도핑된 폴리실리콘, 텅스텐 또는 몰리브덴과 같은 금속, 질화티타늄 또는 질화탄탈늄등과 같은 도전성 금속질화물, 텅스텐실리사이드 또는 코발트실리사이드와 같은 금속실리사이드 중에 선택된 하나의 단일막 또는 이들의 복합막으로 형성될 수 있다. 상기 스트링 및 접지 선택 게이트 라인들(140a,140b)도 도전 물질로 형성된다. 예컨대, 상기 선택 게이트 라인들(140a,140b)은 도핑된 폴리실리콘, 텅스텐 또는 몰리브덴과 같은 금속, 질화티타늄 또는 질화탄탈늄등과 같은 도전성 금속질화물, 텅스텐실리사이드 또는 코발트실리사이드와 같은 금속실리사이드 중에 선택된 하나의 단일막 또는 이들의 복합막으로 형성될 수 있다. 상기 셀 게이트 라인(165a)과, 상기 선택 게이트 라인들(140a,140b)은 서로 동일한 도전 물질로 형성될 수 있다. 이와는 달리, 상기 셀 게이트 라인(165a)과, 상기 선택 게이트 라인들(140a,140b)은 서로 다른 도전 물질로 형성될 수도 있다.

스트링 선택 게이트 절연막(135a)이 상기 스트링 선택 게이트 라인(140a)과 상기 반도체 패턴(110a) 사이, 및 상기 스트링 선택 게이트 라인(140a)과 상기 제1 활성영역(125a)인 상기 반도체 기판(100) 사이에 개재된다. 접지 선택 게이트 절연막(미도시함)이 상기 접지 선택 게이트 라인(140b)과 상기 반도체 패턴(110a) 사이, 및 상기 접지 선택 게이트 라인(140b)과 상기 제1 활성영역(125a) 사이에 개재된다. 상기 스트링 선택 게이트 절연막(135a)과 상기 접지 선택 게이트 절연막은 서로 동일한 절연 물질(ex, 실리콘 산화막)으로 형성될 수 있다.

다층 트랩 절연막(160)이 상기 셀 게이트 라인(165a)과 상기 반도체 패턴(110a) 사이, 및 상기 셀 게이트 라인(165a)과 상기 제1 활성영역(125a) 사이에 개재된다. 상기 다층 트랩 절연막(160)은 상기 셀 게이트 라인(165a)와 상기 반도체 패턴(110a) 및 셀 격리 패턴(105a)의 측면들 사이에 개재될 수 있다. 상기 다층 트랩 절연막(160)은 차례로 적층된 터널 절연막(145), 트랩 저장막(150) 및 블로킹 절연막(155)을 포함한다.

상기 터널 절연막(145)은 실리콘 산화막으로 형성될 수 있다. 상기 트랩 저장막(150)은 전하들이 저장되는 트랩들을 갖는 절연막이다. 예컨대, 상기 트랩 저장막(150)은 실리콘 질화막 또는/및 실리콘 산화질화막으로 형성될 수 있다. 이와는 달리, 상기 트랩 저장막(150)은 복수개의 나노 크리스탈들을 포함하는 절연막으로 형성될 수 있다. 상기 나노 크리스탈은 실리콘, 게르마늄 또는 실리콘게르마늄등과 같은 반도체, 또는 금속으로 형성될 수 있다. 상기 나노 크리스탈은 하나의 트랩을 형성시킬 수 있다. 상기 블로킹 절연막(155)은 상기 트랩 저장막(150)내 저장된 전하들이 상기 셀 게이트 라인으로 방출되는 것을 억제하는 기능을 수행한다. 상기 블로킹 절연막(155)은 상기 터널 절연막(145)과 동일한 유전상수를 갖는 절연 막(ex, 실리콘 산화막)으로 형성될 수 있다. 이 경우에, 상기 블로킹 절연막(155)은 상기 터널 절연막(145)에 비하여 두꺼운 것이 바람직하다. 이와는 다르게, 상기 블로킹 절연막(155)은 상기 터널 절연막(145)에 비하여 높은 유전상수를 갖는 절연 물질을 포함할 수 있다. 예컨대, 상기 블로킹 절연막(155)은 하프늄산화막 또는 알루미늄 산화막등과 같은 절연성 금속산화막의 단일막 혹은 이들의 복합막으로 형성될 수 있다.

상기 셀 게이트 라인(165a) 양측의 상기 제1 활성영역(125a)에 제1 불순물 확산층(170a)이 형성되고, 상기 셀 게이트 라인(165a) 양측의 상기 제2 활성영역(110a)에 제2 불순물 확산층(170b)이 형성된다. 상기 제1 및 제2 불순물 확산층들(170a,170b)은 상기 제2 도전형의 불순물들에 도핑된다. 상기 제1 도전형의 불순물과 상기 제2 도전형의 불순물은 서로 다른 타입의 불순물들이다. 예컨대, 상기 제1 도전형의 불순물이 p형 불순물이고, 상기 제2 도전형의 불순물이 n형 불순물일 수 있다. 이와는 반대로, 상기 제1 도전형의 불순물이 n형 불순물이고, 상기 제2 도전형의 불순물이 p형 불순물일 수도 있다.

상기 제1 활성영역(125a) 상의 다층 트랩 절연막(160) 및 셀 게이트 라인(165a)과, 상기 셀 게이트 라인(165a) 양측의 제1 불순물 확산층(170a)은 제1 형태의 비휘발성 기억 셀(이하, 제1 비휘발성 기억 셀이라 함)을 구성한다. 상기 제2 활성영역(110a) 상의 다층 트랩 절연막(160) 및 셀 게이트 라인(165a)과, 상기 셀 게이트 라인(165a) 양측의 제2 불순물 확산층(170b)은 제2 형태의 비휘발성 기억 셀(이하, 제2 비휘발성 기억 셀이라 함)을 구성한다. 즉, 셀 격리 패턴(105a) 옆에 상기 제1 비휘발성 기억 셀이 배치되고, 상기 셀 격리 패턴(105a) 상에 제2 비휘발성 기억 셀이 배치된다. 상기 셀 격리 패턴(105a)은 상기 제1 및 제2 비휘발성 기억 셀들을 서로 전기적으로 격리시킨다.

이와 유사하게, 상기 제1 활성영역(125a) 상의 상기 스트링 선택 게이트 라인(140a)은 제1 형태의 스트링 선택 트랜지스터(이하, 제1 스트링 선택 트랜지스터라 함)의 게이트 전극에 해당하고, 상기 제2 활성영역(110a) 상의 상기 스트링 선택 게이트 라인(140a)은 제2 형태의 스트링 선택 트랜지스터(이하, 제2 스트링 선택 트랜지스터라 함)의 게이트 전극에 해당한다. 상기 제1 활성영역(125a) 상의 상기 접지 선택 게이트 라인(140b)은 제1 형태의 접지 선택 트랜지스터(이하, 제1 접지 선택 트랜지스터라 함)의 게이트 전극에 해당하고, 상기 제2 활성영역(110a) 상의 상기 접지 선택 게이트 라인(140b)은 제2 형태의 접지 선택 트랜지스터(이하, 제2 접지 선택 트랜지스터라 함)의 게이트 전극에 해당한다.

상기 스트링 선택 게이트 라인(140a) 일측의 상기 제1 활성영역(125a)에 제1 공통 드레인 영역(172a)이 형성되고, 상기 스트링 선택 게이트 라인(140a) 일측의 상기 제2 활성영역(110a)에 제2 공통 드레인 영역(172a)이 형성된다. 상기 공통 드레인 영역들(172a,172b)은 제2 도전형의 불순물들로 도핑된다. 상기 스트링 선택 게이트 라인(140a)과 그것에 인접한 상기 셀 게이트 라인(165a) 사이의 상기 제1 활성영역(125a)에 형성된 상기 제1 불순물 확산층(170a)은 상기 제1 비휘발성 기억 셀의 소오스/드레인 영역임과 더불어 상기 제1 스트링 선택 트랜지스터의 소오스 영역에 해당한다. 상기 제1 공통 드레인 영역(172a)은 상기 제1 스트링 선택 트랜 지스터의 드레인 영역에 해당한다. 상기 스트링 선택 게이트 라인(140a)과 그것에 인접한 상기 셀 게이트 라인(165a) 사이의 상기 제2 활성영역(110a)에 형성된 상기 제2 불순물 확산층(170b)은 상기 제2 비휘발성 기억 셀의 소오스/드레인 영역임과 더불어 상기 제2 스트링 선택 트랜지스터의 소오스 영역에 해당한다. 상기 제2 공통 드레인 영역(172b)은 상기 제2 스트링 선택 트랜지스터의 드레인 영역에 해당한다.

상기 접지 선택 게이트 라인(140b) 일측의 상기 제1 활성영역(125a)에 제1 공통 소오스 영역(174a)이 형성되고, 상기 접지 선택 게이트 라인(140b) 일측의 상기 제2 활성영역(110a)에 제2 공통 소오스 영역(174b)이 형성된다. 상기 공통 소오스 영역들(174a,174b)은 제2 도전형의 불순물들로 도핑된다. 상기 접지 선택 게이트 라인(140b)과 그것에 인접한 상기 셀 게이트 라인(165a) 사이의 상기 제1 활성영역(125a)에 형성된 상기 제1 불순물 확산층(170a)은 상기 제1 비휘발성 기억 셀의 소오스/드레인 영역임과 더불어 상기 제1 접지 선택 트랜지스터의 드레인 영역에 해당한다. 상기 제1 공통 소오스 영역(174a)은 상기 제1 접지 선택 트랜지스터의 소오스 영역에 해당한다. 상기 접지 선택 게이트 라인(140b)과 그것에 인접한 상기 셀 게이트 라인(165a) 사이의 상기 제2 활성영역(110a)에 형성된 상기 제2 불순물 확산층(170b)은 상기 제2 비휘발성 기억 셀의 소오스/드레인 영역임과 더불어 상기 제2 접지 선택 트랜지스터의 드레인 영역에 해당한다. 상기 제2 공통 소오스 영역(174b)은 상기 제2 접지 선택 트랜지스터의 드레인 영역에 해당한다.

상기 제2 불순물 확산층(170b)의 하부면은 상기 셀 격리 패턴(105a)과 서로 이격되는 것이 바람직하다. 이에 따라, 하나의 셀 스트링에 직렬로 연결된 제2 비휘발성 기억 셀들의 바디 영역들(즉, 채널 영역 아래의 반도체 패턴(110a))은 서로 전기적으로 접속될 수 있다.

상기 반도체 패턴(110a)의 일단에 바디 콘택(250)이 접속한다. 상기 바디 콘택(250)은 상기 반도체 패턴(110a)의 일단의 상부면에 접속할 수 있다. 상기 바디 콘택(250)은 상기 제2 불순물 확산층(170b)과 상기 셀 격리 패턴(105a) 사이의 상기 반도체 패턴(110a)을 경유하여 상기 반도체 패턴(110a)에 형성된 제2 비휘발성 기억 셀들의 바디 영역들에 전기적으로 접속된다. 상기 바디 콘택(250)을 통하여 상기 제2 비휘발성 기억 셀들의 바디 영역에 소정의 동작 전압을 인가할 수 있다. 상기 바디 콘택(250)은 콘택 플러그 형태일 수 있다. 이 경우에, 상기 바디 콘택(250) 상에 바디 배선이 접속될 수 있다. 이와는 다르게, 상기 바디 콘택(250)은 라인 형태일 수 있다. 이 경우에, 상기 바디 콘택(250)은 나란히 배열된 복수개의 상기 반도체 패턴들(110a)의 일단들에 동시에 접속될 수 있다.

상기 제1 비휘발성 기억 셀들의 바디 영역들은 상기 반도체 기판(100)에 의해 서로 접속됨으로써, 상기 제1 비휘발성 기억 셀들의 바디 영역들에 소정의 동작전압을 인가하는 별도의 웰 전압 공급 수단이 배치될 수 있다. 이와는 다르게, 상기 바디 콘택(250)이 라인 형태인 경우, 상기 바디 콘택(250)이 상기 제1 활성영역(125a)들의 일단들에도 접속될수 있다. 이로써, 상기 바디 콘택(250)이 상기 제1 및 제2 비휘발성 기억 셀들의 바디 영역들에 동시에 소정의 동작 전압을 공급할 수도 있다. 이와는 또 다르게, 상기 바디 콘택(250)이 콘택 플러그 형태인 경우에, 상기 제1 활성영역들(125a)의 일단들에 각각 접속되는 제2 바디 콘택들이 배치될 수도 있다.

계속해서, 도 1, 도 2 및 도 3을 참조하면, 상기 주변 영역(b)은 주변 트랜지스터를 포함하는 주변회로가 배치되는 영역이다. 상기 주변 영역(b)의 반도체 기판(100) 상에 매몰 절연 패턴(105b) 및 주변 활성 반도체 패턴(110b)이 차례로 적층된다. 주변 소자분리막(132)이 상기 매몰 절연 패턴(105b) 및 주변 활성 반도체 패턴(110b)의 측면들을 둘러싼다. 상기 주변 활성 반도체 패턴(110b)은 주변 활성영역에 해당한다. 상기 주변 활성영역의 상부면은 상기 반도체 패턴(110a)의 상부면과 동일한 높이일 수 있다. 상기 매몰 절연 패턴(105b)은 상기 셀 격리 패턴(105a)과 동일한 물질로 형성될 수 있다.

상기 주변 활성영역 상을 주변 게이트 전극(140c)이 가로지르고, 상기 주변 게이트 전극(140c)과 상기 주변 활성영역 상에 주변 게이트 절연막(135c)이 개재된다. 상기 주변 게이트 전극(140c)은 상기 선택 게이트 라인들(140a,140b)과 동일한 도전 물질로 형성될 수 있다. 물론, 상기 주변 게이트 전극(140c)은 상기 선택 게이트 라인들(140a,140b)과 서로 다른 도전 물질로 형성될 수도 있다. 상기 주변 게이트 절연막(135c)은 실리콘 산화막으로 형성될 수 있다. 상기 주변 게이트 전극(140c) 양측의 상기 주변 활성영역에 주변 불순물 확산층(176)이 배치된다. 상기 주변 불순물 확산층(176)은 도시된 바와 같이, 상기 매몰 절연 패턴(105b)과 이격될 수 있다. 이와는 달리, 상기 주변 불순물 확산층(176)은 상기 매몰 절연 패턴(105b)과 접촉할 수도 있다. 상기 주변 게이트 전극(140c), 주변 게이트 절연막 (135c) 및 주변 불순물 확산층(176)은 주변 트랜지스터를 구성한다.

상기 매몰 절연 패턴(105b)은 생략될 수도 있다. 이 경우에, 상기 주변 활성 반도체 패턴(110b)은 아래로 연장되어 상기 반도체 기판(100)과 접촉한다. 이때, 상기 연장된 주변 활성 반도체 패턴(110b)은 상기 반도체 기판(100)의 상부면으로부터 위로 연장된 돌출부에 해당한다. 즉, 상기 돌출부와 반도체 기판(100)은 경계면이 존재하지 않을 수 있다. 상기 돌출부의 상부면도 상기 반도체 패턴(110a)의 상부면과 동일한 높이일 수 있다.

제1 층간 절연막(180)이 상기 반도체 기판(100) 전면을 덮는다. 제1 콘택홀(185)이 상기 제1 층간 절연막(180)을 관통하여 상기 제1 공통 드레인 영역(170a)을 노출시킨다. 제1 절연 스페이서(190)가 상기 제1 콘택홀(185)의 내측면 상에 배치되는 것이 바람직하다. 제1 콘택 플러그(195)가 상기 제1 절연 스페이서(190) 사이의 상기 제1 콘택홀(185)을 채운다.

상기 제1 층간 절연막(180) 상에 셀 게이트 라인들(165a) 및 선택 게이트 라인들(140a,140b)을 가로지르는 제1 비트 라인(200)이 배치된다. 상기 제1 비트 라인(200)은 상기 제1 콘택 플러그(195)과 접속하여 상기 제1 공통 드레인 영역(172a)에 전기적으로 접속한다. 상기 제1 콘택 플러그(195)가 생략되고 상기 제1 비트 라인(200)의 일부가 아래로 연장되어 상기 제1 콘택홀(185)을 채울 수도 있다. 즉, 상기 제1 비트 라인(200)은 상기 제1 콘택홀(185)을 경유하여 상기 제1 공통 드레인 영역(172a)에 전기적으로 접속한다. 상기 제1 비트 라인(200)은 상기 제1 활성영역(125a)의 상부를 지난다. 상기 제1 층간 절연막(180) 상에는 복수개의 제1 비트 라인들(200)이 나란히 배치된다. 이때, 인접한 상기 제1 비트 라인들(200)간의 간격은 상기 반도체 패턴(110a)의 양측면들간의 거리와 동일할 수 있다.

상기 제1 층간 절연막(180)은 차례로 적층된 하부 절연막 및 상부 절연막을 포함할 수 있다. 이 경우에, 상기 하부 절연막을 관통하여 일방향으로 배열된 상기 공통 소오스 영역들(174a,174b)을 노출시키는 개구부에 소오스 라인이 배치될 수 있다. 상기 소오스 라인은 상기 일방향으로 배열된 복수개의 공통 소오스 영역들(174a,174b)과 접속한다. 상기 소오스 라인은 상기 접지 선택 게이트 라인(140b)과 옆으로 이격된다. 또한, 상기 바디 콘택(250)이 상기 하부 절연막을 관통하여 상기 반도체 패턴(110a)의 일단에 접속할 수 있다. 상기 바디 콘택(250)이 라인 형태인 경우, 상기 바디 콘택(250)은 상기 소오스 라인과 옆으로 이격되고, 상기 소오스 라인과 나란하게 배열될 수 있다.

상기 바디 콘택(250)이 콘택 플러그 형태인 경우, 상기 바디 콘택(250)은 상기 하부 절연막을 관통하여 상기 반도체 패턴(110a)의 일단에 접속될 수 있다. 이 경우에, 상기 바디 콘택(250)과 접속하는 바디 배선은 상기 하부 절연막 상에 배치되고, 상기 상부 절연막에 의해 덮혀져 상기 제1 비트 라인(200)과 절연될 수 있다. 이와는 다르게, 상기 바디 콘택(250)은 상기 제1 층간 절연막(180)을 관통하여 상기 반도체 패턴(110a)의 일단에 접속되고, 상기 바디 배선은 상기 제1 비트 라인(200)과 옆으로 이격되어 배치될 수도 있다.

계속해서, 도 1, 도 2 및 도 3을 참조하면, 제2 층간 절연막(205)이 반도체 기판(200) 전면을 덮는다. 제2 콘택홀(210)이 상기 제2 및 제1 층간 절연막들(205) 을 연속적으로 관통하여 상기 제2 공통 드레인 영역(172b)을 노출시킨다. 상기 제2 콘택홀(210)의 내측면에 제2 절연 스페이서(215)가 배치되는 것이 바람직하다. 제2 콘택 플러그(220)가 상기 제2 절연 스페이서(215) 사이의 상기 제2 콘택홀(210)을 채운다. 상기 제2 층간 절연막(205) 상에 상기 셀 게이트 라인(165a) 및 선택 게이트 라인들(140a,140b)을 가로지르는 제2 비트 라인(225)이 배치된다. 상기 제2 비트 라인(225)은 상기 제2 콘택 플러그(220)와 접속하여 상기 제2 공통 드레인 영역(172b)과 전기적으로 접속한다. 상기 제2 콘택 플러그(220)가 생략되고, 상기 제2 비트 라인(225)이 아래로 연장되어 상기 제2 콘택홀(210)을 채워 상기 제2 공통 드레인 영역(172b)에 접속할 수도 있다. 상기 제2 비트 라인(225)은 상기 반도체 패턴(110a)의 상부를 지난다. 복수개의 제2 비트 라인들(225)이 상기 제2 층간 절연막(205) 상에 나란히 배열된다. 상기 제2 비트 라인들(225)간의 간격은 상기 제1 활성영역(125a)의 선폭과 동일할 수 있다.

상기 제1 콘택홀들(185)은 상기 스트링 선택 게이트 라인(140a)과 평행한 열방향으로 배열된다. 또한, 상기 제2 콘택홀들(210)도 상기 스트랭 선택 게이트 라인(140a)과 평행한 열방향으로 배열된다. 이때, 상기 제1 콘택홀들(185)과 상기 제2 콘택홀들(210)은 서로 다른 열방향들로 배열되는 것이 바람직하다. 즉, 상기 제1 및 제2 콘택홀들(185,210)은 평면적으로 지그재그 형태로 배열되는 것이 바람직하다. 이로써, 상기 제1 및 제2 콘택홀들(185,210)의 직경이 최소선폭일지라도, 상기 제1 및 제2 콘택홀들(185,210)간의 간섭을 방지할 수 있다. 상기 제1 절연 스페이서(190)로 인하여 상기 제1 콘택홀(185)과 상기 제1 활성영역(125a)간의 정렬 마진 을 확보할 수 있다. 이와 마찬가지로, 상기 제2 절연 스페이서(215)으로 인하여 상기 제2 콘택홀(210)과 상기 제2 활성영역(110a)간의 정렬 마진을 확보할 수 있다.

상술한 비휘발성 기억 소자에 따르면, 상기 셀 격리 패턴(105a) 옆의 제1 활성영역(125a)에 제1 비휘발성 기억 셀이 배치되고, 상기 셀 격리 패턴(105a) 상의 제2 활성영역(110a)에 제2 비휘발성 기억 셀이 배치된다. 상기 셀 격리 패턴(105a)이 상기 제1 및 제2 비휘발성 기억 셀들을 서로 전기적으로 격리시킴으로써, 상기 제1 및 제2 비휘발성 기억 셀들간의 간격이 제로(zero)가 될 수 있다. 이에 따라, 상기 제1 및 제2 비휘발성 기억 셀들의 평면적을 최소화하여 고도로 집적화된 비휘발성 기억 소자를 구현할 수 있다. 특히, 상기 제1 비휘발성 기억 셀의 평면적은 2F²을 가질 수 있다. 상기 제1 비휘발성 기억 셀에 연결되는 제1 비트 라인(200)과 상기 제2 비휘발성 기억 셀에 연결되는 제2 비트 라인(225)을 수직으로 분리함으로써, 상기 제1 활성영역(125a)과 상기 제2 활성영역(110a)간의 간격이 제로(zero)가될지라도 상기 제1 비트 라인들(200)간의 간격 및 상기 제2 비트 라인들(225)간의 간격을 확보할 수 있다.

한편, 상기 주변 트랜지스터는 다른 형태일 수도 있다. 이를 도 4를 참조하여 설명한다.

도 1 및 도 4를 참조하면, 주변 영역의 반도체 기판(100) 상(on)에 주변 활 성영역을 한정하는 주변 격리 패턴(107)이 배치된다. 상기 주변 활성영역은 상기 주변 격리 패턴(107)에 의해 둘러싸인 상기 반도체 기판(100)을 포함한다. 즉, 상기 주변 활성영역은 상기 반도체 기판(100)의 일부분으로 이루어진다. 상기 주변 활성영역의 상부면은 도 1 및 도 2의 제1 활성영역(125a)의 상부면과 동일한 높이일 수 있다. 상기 주변 격리 패턴(107)은 도 2의 셀 격리 패턴(105a)과 동일한 물질로 형성될 수 있다. 상기 주변 격리 패턴(107) 상에 주변 반도체 패턴(112)이 배치될 수 있다. 상기 주변 반도체 패턴(112)은 상기 반도체 패턴(110a)과 동일한 물질로 형성될 수 있다.

주변 게이트 전극(140c)이 상기 반도체 기판(100)의 일부분인 상기 주변 활성영역을 가로지르고, 주변 게이트 절연막(135a')이 상기 주변 활성영역과 상기 주변 게이트 전극(140c) 사이에 개재된다. 상기 주변 게이트 전극(140c) 양측의 상기 주변 활성영역에 주변 불순물 확산층(176)이 배치된다. 상기 주변 불순물 확산층(176)의 상부면은 도 3의 제1 불순물 확산층(170a)의 상부면과 동일한 높이일 수 있다.

상기 주변 반도체 패턴(112)에 다른 주변 트랜지스터가 배치될 수도 있다. 다시 말해서, 상기 주변 격리 패턴(107)과 상기 주변 반도체 패턴(112)은 각각 도 2 및 도 3의 매몰 절연 패턴(105b)과 주변 활성 반도체 패턴(110b)에 해당할 수 있다. 이 경우에, 상기 주변 반도체 패턴(112)에 배치된 주변 트랜지스터와 상기 주변 활성영역에 배치된 주변 트랜지스터는 상기 주변 격리 패턴(107)에 의해 격리된다.

도 5 내지 도 9와, 도 10a 내지 12a는 본 발명의 일 실시예에 따른 비휘발성 기억 소자의 형성 방법을 설명하기 위하여 도 1의 Ⅰ-Ⅰ', Ⅱ-Ⅱ', Ⅲ-Ⅲ' 및 Ⅳ-Ⅳ'을 따라 취해진 단면도들이고, 도 10b 내지 도 12b는 본 발명의 일 실시예에 따른 비휘발성 기억 소자의 형성 방법 중에서 게이트 형성 공정 및 그 이후의 공정들을 설명하기 위하여 도 1의 Ⅴ-Ⅴ', Ⅵ-Ⅵ', 및 Ⅶ-Ⅶ'을 따라 취해진 단면도들이다.

도 1 및 도 5를 참조하면, 반도체 기판(100) 상에 차례로 적층된 매몰 절연층(105) 및 반도체층(110)을 형성한다. 상기 반도체 기판(100)은 셀 스트링 영역(a) 및 주변 영역(b)을 포함한다. 상기 반도체층(110) 및 매몰 절연층(105)은 SOI(silicon On Insulator) 기판을 형성하는 방법으로 형성할 수 있다. 일 방법은 상기 매몰 절연층(105)이 형성된 상기 반도체 기판(100)과 서포트 기판을 본딩한 후에, 상기 매몰 절연층(105) 상에 상기 서포트 기판의 일부가 남도록 상기 서포트 기판을 분리하여 상기 반도체층(110)을 형성할 수 있다. 상기 서포트 기판을 분리한 후에, 상기 반도체층(110) 표면을 평탄화하는 공정을 수행할 수 있다. 상기 서포트 기판을 분리하는 방법은 포러스층(porous layer)을 이용하는 분리법 또는 수소 원소들에 의한 마이크로버블층을 이용하는 분리법등을 수행할 수 있다.

다른 방법으로, 벌크(bulk) 반도체 기판의 소정 깊이에 산소 이온들을 주입하여 상기 매몰 절연층(105)을 형성할 수 있다. 이때, 상기 매몰 절연층(105) 아래의 상기 벌크 반도체 기판은 상기 반도체 기판(100)에 해당하고, 상기 매몰 절연층(105) 위의 상기 벌크 반도체 기판은 상기 반도체층(110)에 해당한다. 상기 산소 이온을 주입하는 방법을 사용하는 경우, 상기 주변 영역(b)을 덮는 마스크를 사용하여 상기 주변 영역(b)에는 상기 매몰 절연층(105) 및 반도체층(110)이 형성되지 않게 할 수 있다. 이 경우에, 상기 주변 영역(b)의 반도체 기판의 상부면은 상기 셀 스트링 영역의 반도체 기판(100)의 상부면에 비하여 높은 상부면을 갖는다. 즉, 상기 주변 영역(b)의 반도체 기판의 상부면은 상기 셀 스트링 영역(a)의 반도체층(110)의 상부면과 동일한 높이일 수 있다.

이후의 상세한 설명에서는, 상기 매몰 절연층(105) 및 반도체층(110)이 상기 셀 스트링 영역 및 주변 영역 모두에 형성된 경우를 주 실시예로 설명한다.

상기 반도체층(110) 상에 셀 및 주변 하드마스크 패턴들(115,117)을 형성한다. 상기 셀 하드마스크 패턴(115)은 상기 셀 스트링 영역(a)에 형성하고, 상기 주변 하드마스크 패턴(117)은 상기 주변 영역(b)에 형성한다. 상기 셀 스트링 영역(a)의 반도체층(110) 상에 복수개의 셀 하드마스크 패턴들(115)이 나란히 배열되도록 형성한다. 상기 셀 하드마스크 패턴들(115)은 라인 형태로 형성되며 서로 이격된다.

상기 하드마스크 패턴들(115,117)은 상기 반도체층(110) 및 상기 매몰 절연층(105)에 대하여 식각선택비를 갖는 물질로 형성한다. 예컨대, 상기 하드마스크 패턴들(115,117)은 질화막을 포함할 수 있다. 이에 더하여, 상기 하드마스크 패턴들(115,117)은 질화막과 상기 반도체층(110) 사이의 버퍼 산화막을 더 포함할 수 있다.

도 1 및 도 6을 참조하면, 상기 하드마스크 패턴들(115,117)을 식각 마스크 로 사용하여 상기 반도체 기판(100)이 노출될때까지 상기 반도체층(110) 및 상기 매몰 절연층(105)을 연속적으로 식각한다. 이에 따라, 상기 셀 하드마스크 패턴(115) 아래에는 차례로 적층된 셀 격리 패턴(105a) 및 반도체 패턴(110a)이 형성되고, 상기 반도체 패턴들(110a) 사이에는 상기 반도체 기판(100)을 노출시키는 셀 트렌치(120)가 형성된다. 상기 주변 하드마스크 패턴(117) 아래에는 차례로 적층된 매몰 절연 패턴(105b) 및 주변 활성 반도체 패턴(110b)이 형성되고, 상기 주변 영역(b)의 반도체 기판(100)을 노출시키는 주변 트렌치(122)가 형성된다.

상기 셀 트렌치(120)에 의하여 노출된 상기 셀 격리 패턴(105a) 옆의 반도체 기판(100)은 제1 활성영역(125a)에 해당하고, 상기 반도체 패턴(110a)은 제2 활성영역(110a)에 해당한다. 즉, 식각 공정에 의하여 상기 제1 및 제2 활성영역들(125a,110a)이 정의된다. 상기 주변 활성 반도체 패턴(110b)은 주변 활성영역에 해당한다.

상기 주변 영역(b)에 상기 매몰 절연층(105)이 형성되지 않은 경우, 상기 하드마스크 패턴들(115,117)을 이용한 식각 공정에 의하여 상기 주변 영역(b)에는 반도체 기판 위로 연장된 돌출부가 형성된다. 상기 돌출부는 상기 주변 영역(b)의 반도체 기판(100)과 연결되며, 상기 돌출부는 상기 주변 활성영역에 해당한다.

계속해서, 도 1 및 도 6을 참조하면, 상기 반도체 기판(100) 전면 상에 상기 셀 및 주변 트렌치들(120,122)을 채우는 절연막(130)을 형성하고, 상기 절연막(130)을 상기 하드마스크 패턴들(115,117)이 노출될때까지 평탄화시킨다. 상기 주변 트렌치(122)를 채우는 상기 평탄화된 절연막(130)은 주변 소자분리막(132)에 해 당한다.

상기 절연막(130)을 형성하기 전에, 상기 셀 트렌치(120)에 노출된 반도체 기판(100) 또는/및 상기 반도체 패턴(110a)의 측면들의 식각 손상을 치유하기 위한 표면 처리 공정을 수행할 수 있다. 예컨대, 상기 표면 처리 공정은 열산화 공정 및 산화막을 제거하는 습식 공정을 포함할 수 있다.

도 7을 참조하면, 상기 셀 트렌치(120)의 평탄화된 절연막(130)을 선택적으로 제거하여 상기 셀 트렌치(120)의 바닥면을 노출시킨다. 이때, 상기 주변 소자분리막(132)은 그대로 잔존한다. 상기 표면 처리 공정은 상기 셀 트렌치(120)의 평탄화된 절연막(130)을 제거한 후에, 수행할 수도 있다.

상기 하드마스크 패턴들(115,117)을 습식 식각등으로 제거하여 상기 반도체 패턴(110a) 및 주변 활성 반도체 패턴(110b)의 상부면을 노출시킨다.

한편, 상기 제1 및 제2 활성영역들(125a,110a), 셀 격리 패턴(105a), 주변 활성 반도체 패턴(110b) 및 주변 소자분리막(132)은 다른 방법에 의해 형성될 수 있다. 이를 도면들을 참조하여 설명한다.

도 15를 참조하면, 반도체 기판(100) 상에 희생층(103)을 제1 에피택시얼 공정으로 형성하고, 상기 희생층(103) 상에 제2 에피택시얼 공정으로 반도체층(110)을 형성한다. 상기 희생층(103)은 상기 반도체 기판(100) 및 반도체층(110)에 대하 여 식각선택비를 갖는 반도체로 형성하는 것이 바람직하다. 예컨대, 상기 반도체 기판(100) 및 반도체층(110)이 실리콘인 경우, 상기 희생층(103)은 실리콘게르마늄으로 형성될 수 있다. 상기 반도체층(110) 상에 도 5에 도시된 셀 및 주변 하드마스크 패턴(115,117)을 형성한다.

도 16을 참조하면, 상기 하드마스크 패턴들(115,117)을 마스크로 사용하여 상기 반도체층(110) 및 희생층(103)을 연속적으로 패터닝하여 상기 반도체 기판(100)을 노출시키는 셀 트렌치(120) 및 주변 트렌치(122)를 형성한다. 이때, 상기 셀 하드마스크 패턴(115) 아래에는 차례로 적층된 셀 희생 패턴(103a) 및 반도체 패턴(110a)이 형성되고, 상기 주변 하드마스크 패턴(117) 아래에는 차례로 적층된 주변 희생 패턴(103b) 및 주변 활성 반도체 패턴(110b)이 형성된다.

상기 셀 및 주변 희생 패턴들(103a,103b)의 측면들은 상기 셀 및 주변 트렌치들(120,122)에 의해 노출된다.

도 17을 참조하면, 상기 노출된 희생 패턴들(103a,103b)을 선택적으로 제거하여 제1 빈 영역(104a) 및 제2 빈 영역(104b)을 형성한다. 상기 제1 빈 영역(104a)은 상기 셀 희생 패턴(103a)이 제거된 영역이며, 상기 제2 빈 영역(104b)은 상기 주변 희생 패턴(103b)이 제거된 영역이다. 이때, 상기 반도체 패턴(110a)의 양단들은 셀 스트링 영역 주변의 코어 영역에 위치한 반도체층(100)에 의해 지지될 수 있다. 상기 주변 활성 반도체 패턴(110b)의 양단들은 상기 주변 영역(b)의 패터닝되지 않은 반도체층(110)에 지지될 수 있다.

도 18을 참조하면, 상기 빈 영역들(104a,104b) 및 트렌치들(120,122)을 채우 는 절연막(131)을 형성하고, 상기 절연막(131)을 상기 하드마스크 패턴들(115,117)이 노출될때까지 평탄화시킨다. 이때, 상기 제1 빈 영역(104a)을 채우는 절연막(131)은 도 7의 셀 격리 패턴(105a)에 해당하고, 상기 제2 빈 영역(104b)을 채우는 절연막(131)은 도 7의 매몰 절연 패턴(105b)에 해당한다. 상기 주변 트렌치(122)을 채우는 절연막(131)은 도 7의 주변 소자분리막(132)에 해당한다.

상기 셀 트렌치(120)를 채우는 절연막(131)을 이방성 식각으로 선택적으로 제거하여 상기 셀 트렌치(120)의 바닥면인 상기 반도체 기판(100)을 노출시킨다. 이어서, 상기 노출된 반도체 기판(100)에 상술한 표면 처리 공정을 수행할 수 있다.

상술한 방법으로 제1 및 제2 활성영역들(125a,110a), 셀 격리 패턴(105a)을 형성할 경우, 벌크 기판을 사용함으로써 제조 단가를 낮출 수 있으며, 또한, 상기 반도체 패턴(110a) 및 주변 활성 반도체 패턴(110b)은 이온 주입에 의한 손상을 전혀 받지 않는다. 이로써, 생산성 향상 및 비휘발성 기억 셀들의 특성 열화를 방지할 수 있다.

계속해서 도 1 및 도 8을 참조하면, 상기 노출된 활성영역들(125a,110a,110b)을 갖는 반도체 기판(100) 상에 게이트 절연막(135) 및 제1 게이트 도전막(140)을 차례로 형성한다. 상기 제1 게이트 도전막(140)은 열산화막으로 형성할 수 있다. 이와는 다르게, 상기 제1 게이트 도전막(140)은 CVD 산화막을 형성한 후에, 열처리 공정을 수행하여 형성할 수도 있다. 상기 제1 게이트 도전막(140)은 상기 셀 트렌치들(120)를 채운다. 상기 제1 게이트 도전막(140)은 도핑된 폴리실리콘, 텅스텐 또는 몰리브덴등과 같은 금속, 질화티타늄 또는 질화탄탈늄등과 같은 도전성 금속질화물 및 텅스텐 실리사이드 또는 코발트 실리사이드등과 같은 금속실리사이드 중에 선택된 하나의 단일막 또는 이들의 복합막으로 형성할 수 있다.

도 1 및 도 9를 참조하면, 비휘발성 기억 셀들이 형성되는 영역의 상기 제1 게이트 도전막(140) 및 게이트 절연막(135)을 선택적으로 제거하여 제1 및 제2 활성영역들(125a,110a)을 노출시킨다. 이때, 스트링 및 접지 선택 트랜지스터들이 형성되는 영역과 상기 주변 영역(b)의 상기 제1 게이트 도전막(140) 및 게이트 절연막(135)은 잔존한다.

이어서, 상기 반도체 기판(100) 전면 상에 다층 트랩 절연막(160) 및 제2 게이트 도전막(165)을 차례로 형성한다. 상기 다층 트랩 절연막(160)은 차례로 적층된 터널 절연막(145), 트랩 저장막(150) 및 블로킹 절연막(155)을 포함하는 것이 바람직하다. 상기 다층 트랩 절연막(160)을 형성하는 물질은 도 1, 도 2 및 도 3을 참조하여 상술한 상세한 설명이 구체적으로 명시되어 있다. 상기 제2 게이트 도전막(165)은 상기 비휘발성 기억 셀들이 형성되는 영역의 상기 셀 트렌치들(120)을 채운다. 상기 제2 게이트 도전막(165)은 도핑된 폴리실리콘, 텅스텐 또는 몰리브덴등과 같은 금속, 질화티타늄 또는 질화탄탈늄등과 같은 도전성 금속질화물 및 텅스텐 실리사이드 또는 코발트 실리사이드등과 같은 금속실리사이드 중에 선택된 하나의 단일막 또는 이들의 복합막으로 형성할 수 있다. 상기 제1 및 제2 게이트 도전막들(140,165)은 서로 동일한 도전 물질로 형성할 수 있다. 물론, 상기 제1 및 제2 게이트 도전막들(140,165)은 서로 다른 도전 물질로 형성할 수도 있다.

도 1, 도 10a 및 도 10b를 참조하면, 상기 주변 영역(b)과 상기 스트링 및 접지 선택 트랜지스터가 형성되는 영역에 형성된 상기 제2 게이트 도전막(165) 및 다층 트랩 절연막(160)을 제거하여 상기 제1 게이트 도전막(140)을 노출시킨다.

도 10b에 도시된 바와 같이, 상기 셀 스트링 영역(a)내에 상기 선택 트랜지스터가 형성되는 영역의 제1 게이트 도전막(140)과, 비휘발성 기억 셀이 형성되는 영역의 제2 게이트 도전막(165)은 서로 이격될 수 있다. 이때, 상기 제1 및 제2 게이트 도전막들(140,165)간의 간격은 최소 선폭보다 크거나 작을 수 있다.

도 1, 도 11a 및 도 11b을 참조하면, 상기 제1 게이트 도전막(140)을 패터닝하여 선택 게이트 라인들(140a,140b) 및 주변 게이트 전극(140c)을 형성하고, 상기 제2 게이트 도전막(165)을 패터닝하여 셀 게이트 라인들(165a)을 형성한다. 상기 선택 게이트 라인들(140a,140b), 주변 게이트 전극(140c) 및 셀 게이트 라인들(165a)은 동시에 형성되거나, 순차적으로 형성될 수 있다. 상기 스트링 선택 게이트 라인(140a)과 상기 제1 및 제2 활성영역들(125a,110a) 사이에 개재된 게이트 절연막(135)은 스트링 선택 게이트 절연막(135a)으로 정의하고, 상기 접지 선택 게이트 라인(140b)과 상기 제1 및 제2 활성영역들(125a,110a) 사이에 개재된 게이트 절연막(135)은 접지 선택 게이트 절연막으로 정의한다. 상기 주변 게이트 전극(140c)과 상기 주변 활성영역 사이에 개재된 게이트 절연막(135)은 주변 게이트 절연막(135c)으로 정의한다.

상기 셀 게이트 라인(165a) 양측의 상기 제1 활성영역(125a)에 제1 불순물 확산층(170a)을 형성하고, 상기 셀 게이트 라인(165a) 양측의 제2 활성영역(110a)에 제2 불순물 확산층(170b)을 형성한다. 상기 스트링 선택 게이트 라인(140a) 일측의 제1 및 제2 활성영역들(125a,110a)에 각각 제1 및 제2 공통 드레인 영역들(172a,172b)을 형성하고, 상기 접지 선택 게이트 라인(140b) 일측의 제1 및 제2 활성영역들(125a,110a)에 각각 제1 및 제2 공통 소오스 영역들(174a,174b)을 형성한다. 상기 제1 및 제2 불순물 확산층들(170a,170b), 제1 및 제2 공통 드레인 영역들(172a,172b), 및 제1 및 제2 공통 소오스 영역들(174a,174b)은 동시에 형성될 수 있다. 상기 주변 게이트 전극(140c) 양측의 상기 주변 활성영역에 주변 불순물 확산층(176)을 형성한다.

상기 반도체 기판(100)의 전면을 덮는 제1 층간 절연막(180)을 형성한다. 상기 제1 층간 절연막(180)은 차례로 적층된 하부 절연막 및 상부 절연막을 포함할 수 있다. 이 경우에, 상기 하부 절연막을 형성하고, 상기 하부 절연막내에 상기 반도체 패턴(110a)의 일단에 접속하는 바디 콘택(250)을 형성한후에, 상기 상부 절연막을 형성할 수 있다. 상기 바디 콘택(250)이 라인 형태로 형성되는 경우, 상기 바디 콘택(250)을 형성한 후에 바로 상기 상부 절연막을 형성할 수 있다. 상기 바디 콘택(250)이 콘택 플러그 형태로 형성되는 경우, 상기 바디 콘택(250)을 형성한 후에, 상기 하부 절연막 상에 상기 바디 콘택(250)과 접속하는 바디 배선을 형성한 후에, 상기 상부 절연막을 형성할 수 있다.

이에 더하여, 상기 하부 절연막내에 배치되어 상기 공통 소오스 영역들(174a,174b)과 접속하는 소오스 라인을 형성하는 단계를 더 수행 할 수 있다. 이 경우에, 상기 소오스 라인은 상기 바디 콘택(250)과 동시에 형성될 수도 있다.

상기 제1 층간 절연막(180)을 패터닝하여 상기 제1 공통 드레인 영역(172a)을 노출시키는 제1 콘택홀(185)을 형성한다. 이어서, 상기 제1 콘택홀(185)의 내측면에 제1 절연 스페이서(185)를 형성하는 것이 바람직하다.

이어서, 상기 제1 콘택홀(185)을 채우는 제1 콘택 플러그(195)를 형성하고, 상기 제1 층간 절연막(195) 상에 상기 제1 콘택 플러그(195)와 접속하고, 상기 셀 게이트 라인(165a) 및 선택 게이트 라인들(140a,140b)을 가로지르는 제1 비트 라인(200)을 형성한다. 상기 제1 콘택 플러그(195)를 형성하는 단계를 생략하고, 상기 제1 비트 라인(200)의 일부가 아래로 연장하여 상기 제1 콘택홀(185)을 채우도록 형성할 수 있다.

도 1, 도 12a 및 도 12b를 참조하면, 상기 제1 비트 라인(200)을 덮는 제2 층간 절연막(205)을 반도체 기판(100) 전면에 형성한다. 상기 제2 및 제1 층간 절연막(205,180)을 연속적으로 패터닝하여 상기 제2 공통 드레인 영역(172b)을 노출시키는 제2 콘택홀(210)을 형성한다. 상기 제2 콘택홀(210)의 내측면에 제2 절연 스페이서(215)를 형성한다.

이어서, 도 1, 도 2 및 도 3의 제2 콘택 플러그(220) 및 제2 비트 라인(225)을 형성한다. 물론, 상기 제2 콘택 플러그(220)를 형성하는 단계를 생략하고, 상기 제2 비트 라인(225)이 상기 제2 콘택홀(210)을 채울 수 있다. 이로써, 도 1, 도 2 및 도 3의 비휘발성 기억 소자를 구현할 수 있다.

한편, 도 4에 도시된 비휘발성 기억 소자의 형성 방법을 설명한다. 이 방법 은 상술한 방법과 유사하다. 따라서, 이 방법의 특징적인 부분을 도면들을 참조하여 설명한다.

도 13 및 도 14는 본 발명의 일 실시예에 따른 비휘발성 기억 소자의 변형예를 형성하는 방법을 설명하기 위하여 도 1의 Ⅰ-Ⅰ', Ⅱ-Ⅱ', Ⅲ-Ⅲ' 및 Ⅳ-Ⅳ'을 따라 취해진 단면도들이다.

도 13을 참조하면, 반도체층(110) 상에 셀 하드마스크 패턴(115) 및 주변 하드마스크 패턴(117')을 형성한다. 이때, 상기 주변 하드마스크 패턴(117')은 정의하고자 하는 주변 활성영역을 덮지 않는다. 즉, 상기 주변 하드마스크 패턴(117')은 소자를 격리시키기 위한 영역을 덮는다.

도 14를 참조하면, 상기 하드마스크 패턴들(115,117')을 식각 마스크로 사용하여 상기 반도체층(110) 및 매몰 절연층(105)을 연속적으로 식각하여 상기 반도체 기판(100)을 노출시키는 셀 트렌치(120)와, 상기 주변 영역(b)의 반도체 기판(100)의 소정영역을 노출시키는 주변 트렌치(123)를 형성한다. 또한, 상기 주변 하드마스크 패턴(117') 아래에는 차례로 적층된 주변 격리 패턴(107) 및 주변 반도체 패턴(112)이 형성된다. 이때, 상기 주변 트렌치(123)에 의해 노출된 상기 반도체 기판(100)은 주변 활성영역에 해당한다. 상기 주변 격리 패턴(107)은 상기 주변 활성영역을 한정하는 기능을 수행한다.

이어서, 상기 하드마스크 패턴들(115,117')을 습식 식각등으로 제거한다. 이 후의 공정은 도 8, 도 9, 도 10a, 도 10b, 도 11a, 도 11b, 도 12a 및 도 12b를 참조하여 설명한 것과 동일하게 수행할 수 있다.

(제2 실시예)

본 실시예에서는, 제한된 면적에서 셀 및 트랜지스터의 턴온전류량을 증가시킬 수 있는 비휘발성 기억 소자를 개시한다. 본 실시예에 있어서, 상술한 제1 실시예와 동일한 구성요소들은 동일한 참조 부호를 사용한다.

도 19는 본 발명의 다른 실시예에 따른 비휘발성 기억 소자를 설명하기 위하여 도 1의 Ⅰ-Ⅰ', Ⅱ-Ⅱ', Ⅲ-Ⅲ' 및 Ⅳ-Ⅳ'을 따라 취해진 단면도이고, 도 20은 본 발명의 다른 실시예에 따른 비휘발성 기억 소자를 설명하기 위하여 도 2의 Ⅴ-Ⅴ', Ⅵ-Ⅵ', 및 Ⅶ-Ⅶ'을 따라 취해진 단면도이다.

도 1, 도 19 및 도 20을 참조하면, 셀 격리 패턴(105a) 옆의 제1 활성영역(125a)에 제2 활성영역인 반도체 패턴(110a)과 평행한 그루브(121)가 배치된다. 상기 그루브(121)는 상기 반도체 기판(100)의 상부면(즉, 상기 셀 격리 패턴(105a)의 하부면)에 비하여 낮은 바닥면과, 상기 바닥면과 상기 반도체 기판(100)의 상부면과 연결되는 양내측면들을 갖는다.

셀 게이트 라인(165a)은 상기 제1 활성영역(125a) 및 제2 활성영역(110a)을 가로지른다. 이때, 상기 셀 게이트 라인(165a)은 다층 트랩 절연막(160)을 개재하여 상기 그루브(121)의 양내측면들 및 바닥면 상을 지난다. 또한, 상기 셀 게이트 라인(165a)은 상기 다층 트랩 절연막(160)을 개재하여 상기 반도체 패턴(110a)의 양측면들과 상부면을 지난다.

즉, 상기 제1 활성영역(125a)에 형성된 제1 비휘발성 기억 셀의 제1 채널 영역은 상기 셀 게이트 라인(165a) 아래의 상기 그루브(121)의 양내측면들 및 바닥면 에 걸쳐 정의되고, 상기 제2 활성영역(110a)에 형성된 제1 비휘발성 기억 셀의 제2 채널 영역은 상기 셀 게이트 라인(165a) 아래의 상기 반도체 패턴(110a)의 양측면들 및 상부면에 걸쳐 정의된다. 이에 따라, 상기 제1 및 제2 채널 영역들은 제한된 면적에서 넓은 채널 폭을 갖는다.

상기 셀 게이트 라인(165a) 양측의 상기 제1 활성영역(125a)에 제1 불순물 확산층(170a')이 배치되고, 상기 셀 게이트 라인(165a) 양측의 상기 제2 활성영역(110a)에 제2 불순물 확산층(170b')이 배치된다. 상기 제1 불순물 확산층(170a')은 상기 셀 게이트 라인(165a) 양측의 상기 그루브(121)의 양측면들 및 바닥면 아래에 형성된다. 이로써, 상기 제1 불순물 확산층(170a')은 상기 제1 채널 영역의 증가된 채널 폭에 대응된다. 상기 제2 불순물 확산층(170b')은 상기 셀 게이트 라인(165a) 양측의 상기 반도체 패턴(110a)의 양측면들 및 상부면 아래에 형성된다. 이로써, 상기 제2 불순물 확산층(170b')은 상기 제2 채널 영역의 증가된 채널 폭에 대응된다.

상기 제2 불순물 확산층(170b')의 하부면의 적어도 일부는 상기 셀 격리 패턴(105a)과 이격된다. 이로써, 바디 콘택(250)은 상기 제2 불순물 확산층(170b')과 상기 셀 격리 패턴(105a) 사이의 상기 반도체 패턴(110a)을 경유하여 상기 제2 채널 영역 아래의 바디 영역에 전기적으로 접속된다.

이와 마찬가지로, 스트링 및 접지 선택 게이트 라인들(140a,140b)도 그것의 아래에 위치한 상기 그루브(121)의 양내측면들 및 바닥면을 지난다. 또한, 상기 스트링 및 접지 선택 게이트 라인들(140a,140b)은 그것의 아래에 위치한 상기 반도체 패턴(110a)의 양측면들 및 상부면 상을 지난다. 이에 따라, 스트링 및 접지 선택 트랜지스터의 채널 영역들도 제한된 면적에서 증가된 채널 폭을 갖는다.

상기 스트링 선택 게이트 라인(140a) 일측의 상기 제1 및 제2 활성영역들(125a,110a)에 각각 제1 및 제2 공통 드레인 영역들(172a',172b')이 배치된다. 상기 제1 및 제2 공통 드레인 영역들(172a',172b')도 상기 제1 및 제2 불순물 확산층들(170a',170b)과 유사한 형태이다. 즉, 상기 제1 공통 드레인 영역(172a')은 상기 스트링 선택 게이트 라인(140a) 일측의 상기 그루브(121)의 양내측면들 및 바닥면 아래에 형성되고, 상기 제2 공통 드레인 영역(172b')은 상기 스트링 선택 게이트 라인(140a) 일측의 상기 반도체 패턴(110a)의 양측면들 및 상부면 아래에 형성된다. 이로써, 상기 제1 및 제2 공통 드레인 영역들(172a',172b')은 상기 스트링 선택 트랜지스터들의 증가된 채널 폭에 대응한다.

주변 영역(b)의 주변 소자분리막(132)은 주변 트렌치(122')를 채워 주변 활성영역 패턴(110b) 및 매몰 절연 패턴(105b)의 측면들을 둘러싼다. 이때, 상기 주변 트렌치(122')의 바닥면은 주변 영역(b)의 반도체 기판(100)의 상부면 보다 낮다. 상기 주변 트렌치(122')의 바닥면은 상기 그루브(121)의 바닥면과 동일한 높이일 수 있다.

상술한 구조의 비휘발성 기억 소자의 기억 셀들은 상기 반도체 패턴(110a)과 상기 그루브(121)로 인하여 제한된 면적에서 증가된 채널 폭을 갖는다. 이로써, 상기 기억 셀들의 턴온 전류량이 증가되어 비휘발성 기억 소자의 특성(ex, 센싱 마진 증가등)이 향상된다.

한편, 상기 주변 영역(b)의 주변 트랜지스터는 다른 형태로 구현될 수 있다. 이를 도 21을 참조하여 설명한다.

도 1 및 도 21을 참조하면, 주변 영역(b)의 반도체 기판(100) 상에 주변 활성영역을 한정하는 주변 격리 패턴(107)이 배치되고, 상기 주변 격리 패턴(107) 상에 주변 반도체 패턴(112)이 배치된다. 상기 주변 활성영역은 상기 반도체 기판(100)의 일부분이다. 상기 주변 활성영역에 주변 그루브(124)가 배치된다. 상기 주변 그루브(124)는 상기 반도체 기판(100)의 상부면에 비하여 낮은 바닥면과, 상기 바닥면으로부터 상기 반도체 기판(100)의 상부면까지 연결된 양내측면들을 갖는다.

주변 게이트 전극(140c)이 상기 주변 활성영역 상부를 가로지른다. 물론, 상기 주변 게이트 전극(140c)과 상기 주변 활성영역 사이에는 주변 게이트 절연막(135a)이 개재된다. 상기 주변 게이트 전극(140c)은 그것의 아래에 위치한 상기 주변 그루브(124)의 양내측면들 및 바닥면 상을 지난다. 이로써, 제한된 면적에서 상기 주변 게이트 전극(140c)을 포함하는 주변 트랜지스터의 채널 영역의 폭이 증가된다.

상기 주변 게이트 전극(140c) 양측의 상기 주변 활성영역에 주변 불순물 확산층(176a)이 배치된다. 상기 주변 불순물 확산층(176a)은 상기 주변 게이트 전극(140c) 양측의 주변 그루브(124)의 양내측면들 및 바닥면 아래에 형성되어 상기 주변 트랜지스터의 채널 영역의 채널 폭이 증가된 것에 대응한다.

한편, 제1 실시예에 따른 비휘발성 기억 소자도 도 21에 도시된 주변 트랜지스터를 포함할 수 있다. 이 경우에, 도 14의 개구부들(120,123)을 형성한 후에, 셀 개구부들(120)을 덮는 감광막 패턴을 이용하여 주변 개구부(123)에 노출된 반도체 기판(100)을 더 식각하여 도 21의 주변 그루브(124)를 형성하여 구현할 수 있다.

다음으로, 제2 실시예에 따른 비휘발성 기억 소자의 형성 방법을 도면들을 참조하여 설명한다. 이 방법은 도 5를 참조하여 설명한 형성 방법들을 동일하게 수행할 수 있다.

도 22 내지 도 25는 본 발명의 다른 실시예에 따른 비휘발성 기억 소자의 형성 방법을 설명하기 위하여 도 1의 Ⅰ-Ⅰ', Ⅱ-Ⅱ', Ⅲ-Ⅲ' 및 Ⅳ-Ⅳ'을 따라 취해진 단면도들이다. 도 27 및 도 28은 본 발명의 다른 실시예에 따른 비휘발성 기억 소자의 활성영역들 및 셀 격리 패턴의 다른 형성 방법을 설명하기 위하여 도 1의 Ⅰ-Ⅰ', Ⅱ-Ⅱ', Ⅲ-Ⅲ' 및 Ⅳ-Ⅳ'을 따라 취해진 단면도들이다.

도 1, 도 5 및 도 22를 참조하면, 셀 및 주변 하드마스크 패턴들(115,117)을 식각마스크로 하여 반도체층(110), 매몰 절연층(105) 및 반도체 기판(100)을 연속적으로 패터닝하여 셀 스트링 영역(a)에 셀 트렌치(120')를 형성하고, 주변 영역(b)에 주변 트렌치(122')를 형성한다. 이때, 셀 하드마스크 패턴(115) 아래에는 차례로 적층된 셀 격리 패턴(105a) 및 반도체 패턴(110a)이 형성되고, 주변 하드마스크 패턴(117) 아래에는 차례로 적층된 매몰 절연 패턴(105b) 및 주변 활성 반도체 패턴(110b)이 형성된다.

상기 셀 격리 패턴(105a) 아래에 위치한 상기 셀 트렌치(120')의 아랫부분은 도 19을 참조하여 설명한 그루브(121)에 해당한다.

이어서, 상기 셀 트렌치(120') 및 주변 트렌치(122')를 채우는 절연막(130)을 반도체 기판(100) 전면에 형성하고, 상기 절연막(130)을 상기 하드마스크 패턴들(115,117)이 노출될때까지 평탄화시킨다. 상기 주변 트렌치(122')를 채우는 평탄화된 절연막은 주변 소자분리막(122)에 해당한다.

도 23을 참조하면, 셀 트렌치(120')내의 평탄화된 절연막(130)을 제거하여 상기 그루브(121)의 양내측면들 및 바닥면과, 상기 반도체 패턴(110a)의 양측면들을 노출시킨다. 이어서, 하드마스크 패턴들(115,117)을 제거하여 상기 반도체 패턴(110a)의 상부면 및 주변 활성 반도체 패턴(110b)의 상부면을 노출시킨다.

상기 절연막(130)을 형성하기 전, 또는/및 상기 셀 트렌치(120')내의 평탄화된 절연막(130)을 제거한 후에 제1 실시예에서 상술한 표면 처리 공정을 수행할 수 있다.

상기 반도체 기판(100)에 게이트 절연막(135)을 형성하고, 상기 게이트 절연막(135) 상에 상기 셀 트렌치(120')를 채우는 제1 게이트 도전막(140)을 형성한다.

한편, 본 실시예에 따른 형성 방법에서도 상기 셀 격리 패턴(105a) 및 제1 및 제2 활성영역들(125a,110a)을 다른 방법으로 형성할 수 있다. 이 방법은 도 15 내지 도 18을 참조하여 설명한 방법과 유사하다. 따라서, 이 방법의 특징적인 부분을 도면들을 참조하여 설명한다.

도 27을 참조하면, 반도체 기판(100) 상에 희생층(103) 및 반도체층(110)을 차례로 형성하고, 반도체층(110) 상에 하드마스크 패턴들(115,117)을 형성한다. 상 기 하드마스크 패턴들(115,117)을 마스크로 사용하여 상기 반도체층(110), 희생층(105) 및 반도체 기판(100)을 연속적으로 패터닝하여 셀 트렌치(120') 및 주변 트렌치(122')를 형성한다. 상기 트렌치(120',122')에 셀 및 주변 희생 패턴들(103a,130b)의 측면들이 노출된다. 상기 반도체 기판(100) 형성된 상기 셀 트렌치(120')의 아랫부분은 그루브(121)에 해당한다.

도 28을 참조하면, 상기 노출된 희생 패턴들(103a,103b)을 제거하여 제1 및 제2 빈 영역들(104a,104b)을 형성한다. 상기 제1 및 제2 빈 영역들(104a,104b)과 상기 셀 및 주변 트렌치들(120',122')을 채우는 절연막(131')을 형성하고, 상기 절연막(131')을 상기 하드마스크 패턴들(115,117)이 노출될때까지 평탄화시킨다.

이어서, 상기 셀 트렌치(120')내의 평탄화된 절연막(131')을 이방성 식각으로 선택적으로 제거하여 상기 그루브(121)의 양내측면들 및 바닥면과, 반도체 패턴(110a)의 양측면들을 노출시킨다.

상기 제1 빈 영역(104a) 내의 절연막(131')은 도 23의 셀 격리 패턴(105a)에 해당하고, 상기 제2 빈 영역(104b)내의 절연막은 도 23의 매몰 절연 패턴(105b)에 해당한다. 상기 주변 트렌치(122')내의 절연막(131')은 도 23의 주변 소자분리막(132)에 해당한다.

계속해서, 도 24를 참조하면, 비휘발성 기억 셀들이 형성되는 영역의 상기 제1 게이트 도전막(140) 및 게이트 절연막(135)을 제거한다. 이때, 선택 트랜지스터들이 형성되는 영역 및 주변 영역(b)의 게이트 절연막(135) 및 제1 게이트 도전막(140)은 잔존한다.

이어서, 반도체 기판(100) 상에 다층 터널 절연막(160) 및 제2 게이트 도전막(165)을 차례로 형성한다. 이때, 상기 제2 게이트 도전막(165)은 상기 셀 트렌치(122')를 채운다.

이어서, 선택 트랜지스터들이 형성되는 영역 및 주변 영역(b)의 제2 게이트 도전막(165) 및 다층 터널 절연막(160)을 제거한다.

도 1, 도 20 및 도 25를 참조하면, 상기 제1 게이트 도전막(140)을 패터닝하여 선택 게이트 라인들(140a,140b) 및 주변 게이트 전극(140c)을 형성하고, 상기 제2 게이트 도전막(165)을 패터닝하여 셀 게이트 라인(165a)을 형성한다.

이어서, 상기 게이트 라인들(165a,140a,140b)을 마스크로 사용하여 불순물 이온들을 주입하여 제1 및 제2 불순물 확산층들(170a',170b'), 제1 및 제2 공통 드레인 영역들(172a',172b') 및 제1 및 제2 공통 소오스 영역들(174a,174b)을 형성한다. 이때, 상기 불순물 이온 주입 공정은 상기 반도체 기판(100)의 상부면에 경사지게 주입하는 공정을 포함한다. 특히, 상기 불순물 이온 주입 공정은 상기 반도체 기판(100)의 상부면에 수직하게 주입하는 공정과, 상기 반도체 기판(100)의 상부면에 경사지게 주입하는 공정을 모두 포함하는 것이 바람직하다. 이로써, 도 19 및 도 20을 참조하여 설명한 상기 확산층들(170a',170b') 및 영역들(172a',172b',174a,174b)을 구현할 수 있다.

상기 주변 게이트 전극(140c) 양측의 상기 주변 활성영역에 불순물 이온들을 주입하여 주변 불순물 확산층(176a)을 형성한다.

이 후의 공정들은 도 11a, 도 11b, 도 12a 및 도 12b를 참조하여 설명한 방 법들과 동일하게 수행할 수 있다.

한편, 도 21에 도시된 비휘발성 기억 소자의 형성 방법의 특징적인 부분을 도면을 참조하여 설명한다.

도 26을 참조하면, 반도체층(110) 상에 형성된 하드마스크 패턴들(115,117)을 마스크로 사용하여 상기 반도체층(110), 매몰 절연층(105) 및 반도체 기판(100)을 연속적으로 패터닝하여 셀 트렌치(120') 및 주변 트렌치(123')를 형성한다. 상기 주변 트렌치(123')에 노출된 상기 반도체 기판(100)은 주변 활성영역에 해당한다. 상기 반도체 기판(100) 아래의 상기 주변 트렌치(123')의 아랫부분은 주변 그루브(124)에 해당한다. 이 후의 공정인 게이트 절연막(135)을 형성하는 공정과 그 이후의 공정은 도 23 내지 도 25를 참조하여 설명한 방법들과 동일하게 수행할 수 있다.

이 방법에 따르면, 트렌치들(120',122')을 채우는 절연막을 형성하는 단계와 셀 트렌치(120')의 절연막을 제거하는 단계를 생략할 수 있다. 이에 따라, 공정을 단순화시킬 수 있다. 또한, 상기 그루브(121)의 표면의 식각 손상을 최소화할 수 있다. 이로써, 비휘발성 기억 셀의 특성을 향상시킬 수 있다.

상술한 바와 같이, 본 발명에 따르면, 셀 격리 패턴이 그것의 옆에 위치한 제1 활성영역과, 그것의 위에 위치한 제2 활성영역을 전기적으로 격리시킨다. 이에 따라, 제1 활성영역에 형성된 비휘발성 기억 셀과 제2 활성영역에 형성된 비휘발성 기억 셀간의 간격을 최소화할 수 있다. 특히, 제1 및 제2 활성영역들의 비휘발성 기억 셀들간의 간격이 제로(zero)가 될 수 있다. 이로써, 고도로 집적화된 비휘발성 기억 소자를 구현할 수 있다.

Claims

반도체 기판의 소정영역 상에 차례로 적층된 셀 격리 패턴 및 반도체 패턴;

상기 반도체 패턴 및 상기 셀 격리 패턴 일측의 상기 반도체 기판 상부를 지나는 셀 게이트 라인;

상기 셀 게이트 라인과 상기 반도체 기판 사이, 및 상기 셀 게이트 라인과 상기 반도체 패턴 사이에 개재된 다층 트랩 절연막;

상기 셀 게이트 라인 양측의 반도체 기판에 형성된 제1 불순물 확산층; 및

상기 셀 게이트 라인 양측의 반도체 패턴에 형성된 제2 불순물 확산층을 포함하는 비휘발성 기억 소자.
제 1 항에 있어서,

상기 셀 격리 패턴 일측의 반도체 기판에 상기 반도체 패턴과 평행하고, 상기 반도체 기판의 상부면에 비하여 낮은 바닥면을 갖는 그루브가 배치되되,

상기 셀 게이트 라인은 상기 다층 트랩 절연막을 개재하여 상기 반도체 패턴의 상부면 및 양측면들 상을 지나고, 또한, 상기 셀 게이트 라인은 상기 다층 트랩 절연막을 개재하여 상기 그루브의 양내측면들 및 바닥면 상을 지나는 것을 특징으로 하는 비휘발성 기억 소자.
제 2 항에 있어서,

상기 제1 불순물 확산층은 상기 셀 게이트 라인 옆의 상기 그루브의 양내측면들 및 바닥면 아래에 형성되고,

상기 제2 불순물 확산층은 상기 셀 게이트 라인 옆의 상기 반도체 패턴의 상부면 및 양측면들 아래에 형성되는 것을 특징으로 하는 비휘발성 기억 소자.
제 1 항에 있어서,

상기 제2 불순물 확산층의 하부면의 적어도 일부는 상기 셀 격리 패턴의 상부면과 이격된 것을 특징으로 하는 비휘발성 기억 소자.
제 4 항에 있어서,

상기 반도체 패턴의 일단에 접촉하는 바디 콘택을 더 포함하되, 상기 바디 콘택은 상기 제2 불순물 확산층과 상기 셀 격리 패턴 사이의 상기 반도체 패턴을 경유하여 상기 셀 게이트 라인 아래의 상기 반도체 패턴에 전기적으로 접속되는 것을 특징으로 하는 비휘발성 기억 소자.
제 1 항에 있어서,

상기 다층 트랩 절연막은,

차례로 적층된 터널 절연막, 트랩 저장막 및 블로킹 절연막을 포함하는 것을 특징으로 하는 비휘발성 기억 소자.
제 1 항 내지 제 6 항 중에 어느 한 항에 있어서,

상기 셀 게이트 라인과 옆으로 이격되고 평행하되, 상기 반도체 패턴 및 상기 셀 격리 패턴 일측의 상기 반도체 기판 상부를 지나는 선택 게이트 라인;

상기 선택 게이트 라인과 상기 반도체 패턴 사이, 및 상기 선택 게이트 라인과 상기 반도체 기판 사이에 개재된 선택 게이트 절연막;

상기 선택 게이트 라인 일측의 상기 반도체 기판에 형성된 제1 공통 드레인 영역; 및

상기 선택 게이트 라인 일측의 상기 반도체 패턴에 형성된 제2 공통 드레인 영역을 포함하되, 상기 선택 게이트 라인은 상기 셀 게이트 라인과, 상기 제1 및 제2 공통 드레인 영역들 사이에 배치되는 것을 특징으로 비휘발성 기억 소자.
제 7 항에 있어서,

상기 반도체 기판 전면을 덮는 제1 층간 절연막;

상기 제1 층간 절연막 상에 배치되되, 상기 제1 층간 절연막을 관통하는 제1 콘택홀을 경유하여 상기 제1 공통 드레인 영역에 접속된 제1 비트 라인;

상기 반도체 기판 전면을 덮는 제2 층간 절연막; 및

상기 제2 층간 절연막 상에 배치되되, 상기 제1 및 제2 층간 절연막들을 연속적으로 관통하는 제2 콘택홀을 경유하여 상기 제2 공통 드레인 영역에 접속된 제2 비트 라인을 더 포함하되,

상기 제1 및 제2 비트 라인들은 평행하게 상기 셀 및 선택 게이트 라인들 상 부를 가로지르고, 상기 제1 비트 라인은 상기 반도체 기판의 상부를 지나고, 상기 제2 비트 라인은 상기 반도체 패턴의 상부를 지나는 것을 특징으로 하는 비휘발성 기억 소자.
제 8 항에 있어서,

상기 제1 콘택홀의 내측벽에 형성된 제1 절연 스페이서; 및

상기 제2 콘택홀의 내측벽에 형성된 제2 절연 스페이서를 더 포함하되,

상기 제1 콘택홀 및 상기 제2 콘택홀은 평면적으로 서로 다른 열에 배치된 것을 특징으로 하는 비휘발성 기억 소자.
제 1 항 내지 제 6 항 중에 어느 한 항에 있어서,

상기 반도체 기판은 주변회로가 배치되는 주변 영역을 더 갖되,

상기 주변 영역에 정의된 주변 활성영역 상을 가로지르는 주변 게이트 전극;

상기 주변 게이트 전극과 상기 주변 활성영역 사이에 개재된 주변 게이트 절연막; 및

상기 주변 게이트 전극 양측의 상기 주변 활성영역에 형성된 주변 불순물 확산층을 더 포함하는 것을 특징으로 하는 비휘발성 기억 소자.
제 10 항에 있어서,

상기 주변 활성영역은 상기 주변 영역의 반도체 기판 위로 연장된 돌출부이 되,

상기 주변 활성영역의 측벽을 둘러싸는 주변 소자분리막을 더 포함하고,

상기 주변 활성영역의 상부면은 상기 반도체 패턴의 상부면과 동일한 높이인 것을 특징으로 하는 비휘발성 기억 소자.
제 10 항에 있어서,

상기 주변 영역의 반도체 기판 상에 차례로 적층된 매몰 절연 패턴과 주변 반도체 패턴; 및

상기 매몰 절연 패턴 및 주변 반도체 패턴의 측벽들을 둘러싸는 주변 소자분리막을 더 포함하되, 상기 주변 활성영역은 상기 주변 반도체 패턴인 것을 특징으로 하는 비휘발성 기억 소자.
제 10 항에 있어서,

상기 주변 영역의 반도체 기판 상에 배치되어 상기 반도체 기판의 일부로 이루어진 상기 주변 활성영역을 한정하는 주변 격리 패턴; 및

상기 주변 격리 패턴 상에 배치된 주변 반도체 패턴을 더 포함하는 것을 특징으로 하는 비휘발성 기억 소자.
제 13 항에 있어서,

상기 주변 활성영역에 상기 주변 영역의 반도체 기판의 상부면에 비하여 낮 은 바닥면을 갖는 주변 그루브가 배치되되,

상기 주변 게이트 전극은 상기 주변 게이트 절연막을 개재하여 상기 주변 그루브의 양 내측면들 및 바닥면 상을 지나고,

상기 주변 불순물 확산층은 상기 주변 게이트 전극 일측의 상기 주변 그루브의 양내측면들 및 바닥면 아래에 형성된 것을 특징으로 하는 비휘발성 기억 소자.
반도체 기판의 소정영역 상에 차례로 적층된 셀 격리 패턴 및 반도체 패턴을 형성하는 단계;

상기 반도체 패턴 상 및 상기 셀 격리 패턴 일측의 상기 반도체 기판 상에 다층 트랩 절연막을 형성하는 단계;

상기 다층 트랩 절연막을 개재하여 상기 반도체 패턴 상 및 상기 셀 격리 패턴 일측의 상기 반도체 기판 상을 지나는 셀 게이트 라인을 형성하는 단계;

상기 셀 게이트 라인 양측의 반도체 기판에 제1 불순물 확산층을 형성하는 단계; 및

상기 셀 게이트 라인 양측의 반도체 패턴에 제2 불순물 확산층을 형성하는 단계를 포함하는 비휘발성 기억 소자의 형성 방법.
제 15 항에 있어서,

상기 셀 격리 패턴 일측의 반도체 기판에 상기 반도체 패턴과 평행하고, 바닥면이 상기 반도체 기판의 상부면에 비하여 낮은 그루브를 형성하는 단계를 더 포 함하되,

상기 셀 게이트 라인은 상기 다층 트랩 절연막을 개재하여 상기 반도체 패턴의 양측면들 및 상부면 상을 지나고, 또한, 상기 셀 게이트 라인 상기 다층 트랩 절연막을 개재하여 상기 그루브의 양내측면들 및 바닥면 상을 지나는 것을 특징으로 하는 비휘발성 기억 소자의 형성 방법.
제 16 항에 있어서,

상기 제1 불순물 확산층은 상기 셀 게이트 라인 옆의 상기 그루브의 양내측면 및 바닥면 아래에 형성되고,

상기 제2 불순물 확산층은 상기 셀 게이트 라인 옆의 상기 반도체 패턴의 상부면 및 양측면 아래에 형성되는 것을 특징으로 하는 비휘발성 기억 소자의 형성 방법.
제 15 항에 있어서,

상기 제2 불순물 확산층의 하부면의 적어도 일부는 상기 셀 격리 패턴의 상부면과 이격되도록 형성되는 것을 특징으로 하는 비휘발성 기억 소자의 형성 방법.
제 18 항에 있어서,

상기 반도체 패턴의 일단에 접속하는 바디 콘택을 형성하는 단계를 더 포함하되, 상기 바디 콘택은 상기 제2 불순물 확산층과 상기 셀 격리 패턴 사이의 상기 반도체 패턴을 경유하여 상기 셀 게이트 라인 아래의 상기 반도체 패턴과 전기적으로 접속하는 것을 특징으로 하는 비휘발성 기억 소자의 형성 방법.
제 15 항에 있어서,

상기 다층 트랩 절연막은 차례로 적층된 터널 절연막, 트랩 저장막 및 블로킹 절연막을 포함하도록 형성하는 것을 특징으로 하는 비휘발성 기억 소자의 형성 방법.
제 15 항 내지 제 20 항중에 어느 한 항에 있어서,

상기 셀 게이트 라인과 옆으로 이격되고 평행하되, 상기 반도체 패턴의 상 및 상기 셀 격리 패턴 일측의 상기 반도체 기판 상을 지나는 선택 게이트 라인을 형성하는 단계;

상기 선택 게이트 라인과 상기 반도체 패턴 사이, 및 상기 선택 게이트 라인과 상기 반도체 기판 사이에 개재된 선택 게이트 절연막을 형성하는 단계;

상기 선택 게이트 라인 일측의 상기 반도체 기판에 제1 공통 드레인 영역을 형성하는 단계; 및

상기 선택 게이트 라인 일측의 상기 반도체 패턴에 제2 공통 드레인 영역을 형성하는 단계를 더 포함하되, 상기 선택 게이트 라인은 상기 셀 게이트 라인과, 상기 제1 및 제2 공통 드레인 영역들 사이에 배치되는 것을 특징으로 비휘발성 기억 소자의 형성 방법.
제 21 항에 있어서,

상기 반도체 기판 전면을 덮는 제1 층간 절연막을 형성하는 단계;

상기 제1 층간 절연막을 패터닝하여 상기 제1 공통 드레인 영역을 노출시키는 제1 콘택홀을 형성하는 단계;

상기 제1 층간 절연막 상에 상기 제1 콘택홀을 경유하여 상기 제1 공통 드레인 영역과 접속하는 제1 비트 라인을 형성하는 단계;

상기 반도체 기판 전면을 덮는 제2 층간 절연막을 형성하는 단계;

상기 제2 및 제1 층간 절연막들을 연속적으로 패터닝하여 상기 제2 공통 드레인 영역을 노출시키는 제2 콘택홀을 형성하는 단계; 및

상기 제2 층간 절연막 상에 상기 제2 콘택홀을 경유하여 상기 제2 공통 드레인 영역과 접속하는 제2 비트 라인을 형성하는 단계를 더 포함하는 것을 특징으로 하는 비휘발성 기억 소자의 형성 방법.
제 22 항에 있어서,

상기 제1 콘택홀의 내측벽에 제1 절연 스페이서를 형성하는 단계; 및

상기 제2 콘택홀의 내측면에 제2 절연 스페이서를 형성하는 단계를 더 포함하되, 상기 제1 콘택홀 및 상기 제2 콘택홀은 평면적으로 서로 다른 열에 배치되는 것을 특징으로 하는 비휘발성 기억 소자의 형성 방법.
제 15 항 내지 제 20 항 중에 어느 한 항에 있어서,

상기 반도체 기판은 주변회로가 형성되는 주변 영역을 더 갖되,

상기 주변 영역에 주변 활성영역을 정의하는 단계;

상기 주변 활성영역 상에 차례로 적층된 주변 게이트 절연막 및 주변 게이트 전극을 형성하는 단계; 및

상기 주변 게이트 전극 양측의 상기 주변 활성영역에 주변 불순물 확산층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 비휘발성 기억 소자의 형성 방법.
제 24 항에 있어서,

상기 주변 활성영역을 정의하는 단계는,

상기 주변 영역의 반도체 기판 위로 연장된 돌출부를 형성하는 단계; 및

상기 돌출부를 둘러싸는 주변 소자분리막을 형성하는 단계를 포함하되, 상기 주변 활성영역의 상부면은 상기 반도체 패턴의 상부면과 동일한 높이인 것을 특징으로 하는 비휘발성 기억 소자의 형성 방법.
제 24 항에 있어서,

상기 주변 활성영역을 정의하는 단계는,

상기 주변 영역의 반도체 기판 상에 차례로 적층된 매몰 절연층 및 반도체층을 형성하는 단계;

적어도 상기 반도체층 및 매몰 절연층을 연속적으로 패터닝하여 차례로 적층된 매몰 절연 패턴 및 주변 반도체 패턴을 형성하는 단계; 및

상기 매몰 절연 패턴 및 상기 주변 반도체 패턴의 측면들을 둘러싸는 주변 소자분리막을 형성하는 단계를 포함하되, 상기 주변 반도체 패턴은 상기 주변 활성영역인 것을 특징으로 하는 비휘발성 기억 소자의 형성 방법.
제 24 항에 있어서,

상기 주변 활성영역을 정의하는 단계는,

상기 주변 영역의 반도체 기판 상에 차례로 적층된 매몰 절연층 및 반도체층을 형성하는 단계; 및

상기 반도체층 및 매몰 절연층을 연속적으로 패터닝하여 상기 반도체 기판의 소정영역을 노출시키는 단계를 포함하되, 상기 주변 활성영역은 상기 노출된 반도체 기판을 포함하는 것을 특징으로 하는 비휘발성 기억 소자의 형성 방법.
제 27 항에 있어서,

상기 노출된 반도체 기판을 식각하여 상기 반도체 기판의 상부면에 비하여 낮은 바닥면을 갖는 주변 그루브를 형성하는 단계를 더 포함하되,

상기 주변 게이트 전극은 상기 주변 게이트 절연막을 개재하여 상기 주변 그루브의 양내측면들 및 바닥면을 지나고, 상기 주변 불순물 확산층은 상기 주변 게이트 전극 일측의 상기 주변 그루브의 양내측면들 및 바닥면 아래에 형성되는 것을 특징으로 하는 비휘발성 기억 소자의 형성 방법.