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KR100658442B1 - 열분산형 테이프 패키지 및 그를 이용한 평판 표시 장치 - Google Patents

열분산형 테이프 패키지 및 그를 이용한 평판 표시 장치 Download PDF

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KR100658442B1
KR100658442B1 KR1020060014070A KR20060014070A KR100658442B1 KR 100658442 B1 KR100658442 B1 KR 100658442B1 KR 1020060014070 A KR1020060014070 A KR 1020060014070A KR 20060014070 A KR20060014070 A KR 20060014070A KR 100658442 B1 KR100658442 B1 KR 100658442B1
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KR
South Korea
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tape
semiconductor chip
wiring board
metal
metal film
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KR1020060014070A
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English (en)
Inventor
유재욱
임윤혁
Original Assignee
삼성전자주식회사
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Publication date
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Abstract

본 발명은 열분산형 테이프 패키지 및 그를 이용한 평판 표시 장치에 관한 것으로, 종래에 반도체 칩을 덮도록 금속 필름을 부착하는 과정에서 작용하는 가압력에 의해 반도체 칩이 본딩된 부분과 반도체 칩의 모서리 부분이 손상되는 것을 억제하고, 반도체 칩과 금속 필름의 계면에서 보이드가 발생되는 것을 억제하기 위한 것이다. 본 발명은 반도체 칩이 본딩된 부분을 제외한 테이프 배선기판에 금속 필름이 부착된 테이프 패키지 및 그를 이용한 평판 표시 장치를 제공한다. 이때 금속 필름은 제 1 금속 필름과 제 2 금속 필름으로 이루어진다. 제 1 금속 필름은 반도체 칩을 제외한 테이프 배선기판의 상부면에 부착된다. 그리고 제 2 금속 필름은 테이프 배선기판의 하부면에 부착되며, 반도체 칩 아래의 영역을 덮도록 부착된다. 본 발명에 따르면 제 1 금속 필름이 반도체 칩이 본딩된 부분의 외곽에 부착되기 때문에, 반도체 칩이 본딩된 부분과 반도체 칩의 모서리 부분이 손상되는 것을 억제할 수 있다. 아울러 제 1 금속 필름과 테이프 배선기판 사이에 보이드가 발생되는 것을 억제할 수 있다.
금속 필름, 열 분산, 열 방출, 씨오에프(COF), 테이프 패키지

Description

열분산형 테이프 패키지 및 그를 이용한 평판 표시 장치{Tape package of heat spreading type and flat panel display using the same}
도 1은 종래기술에 따른 양면에 금속 필름이 부착된 테이프 패키지를 보여주는 단면도이다.
도 2는 본 발명의 실시예에 따른 양면에 금속 필름이 부착된 열분산형 테이프 패키지를 보여주는 평면도이다.
도 3은 도 2의 Ⅲ-Ⅲ선 단면도이다.
도 4는 금속 필름의 유무에 따른 반도체 칩의 온도 저감 효과를 비교한 그래프이다.
도 5는 도 3의 테이프 패키지를 이용한 평판 표시 장치를 보여주는 단면도이다.
* 도면의 주요 부분에 대한 설명 *
110 : 반도체 칩 118 : 전극 범프
120 : 테이프 배선기판 121 : 베이스 필름
122 : 스프로켓 홀 123 : 입력 배선 패턴
128 : 출력 배선 패턴 129 : 보호층
130 : 성형수지 141 : 제 1 금속 필름
143 : 제 2 금속 필름 145 : 접착층
147 : 금속층 149 : 코팅층
160 : 패널 170 : 인쇄회로기판
180 : 이방성 전도성 필름 200 : 테이프 패키지
본 발명은 테이프 패키지 및 그를 이용한 평판 표시 장치에 관한 것으로, 더욱 상세하게는 반도체 칩에서 발생되는 열을 분산시켜 외부로 방출시킬 수 있는 열분산형 테이프 패키지 및 그를 이용한 평판 표시 장치에 관한 것이다.
최근 휴대폰용 LCD(Liquid Crystal Display), 컴퓨터용 TFT LCD(Thin Film Transistor LCD), 가정용 PDP(Plasma Display Panel) 등 평판 표시 장치 산업의 발달에 힘입어 평판 표시 장치의 구동 칩(drive IC) 부품인 테이프 패키지(tape package)의 제조 산업 또한 발전하고 있다.
이와 같은 테이프 패키지는 테이프 배선기판(tape substrate)을 이용한 반도체 패키지로서, 테이프 캐리어 패키지(Tape Carrier Package; TCP)와 칩 온 필름(Chip On Film; COF) 패키지로 나눌 수 있다. TCP는 테이프 배선기판의 윈도우(window)에 노출된 인너 리드(inner lead)에 반도체 칩이 인너 리드 본딩(Inner Lead Bonding; ILB) 방식으로 실장된 구조를 갖는다. COF 패키지는 윈도우가 없는 테이프 배선기판에 반도체 칩이 플립 칩 본딩(flip chip bonding) 방식으로 실장된 구조를 갖는다.
이와 같은 테이프 패키지는 외부접속단자로 솔더 볼 대신에 테이프 배선기판 위에 형성된 입/출력 배선 패턴을 사용하며, 입/출력 배선 패턴의 끝단이 인쇄회로기판과 디스플레이 패널(panel)에 접합된다.
한편 구동용 반도체 칩의 경우, 기존 6 또는 8비트(bit)에서 10비트로 비트 수가 증가하고 채널 수가 증가함에 따라 이를 구동하기 위한 구동 전압 또한 증가하고 있다. 이에 반해 반도체 칩의 크기 감소에 대한 요구로 반도체 칩을 구성하는 회로의 제조 공정은 미세화되어 전반적인 반도체 칩의 동작 온도는 점차 증가되고 있는 상황이다. 특히 다채널 반도체 칩을 적용하는 LCD 패널의 경우 고발열에 따른 대책이 시급히 요구되고 있는 상황이다.
이와 같이 테이프 패키지는 반도체 칩에서 열이 집중적으로 발생되지만, 테이프 배선기판을 통한 열분산 및 열방출 특성이 떨어진다. 즉 종래의 테이프 패키지는 열전도성이 떨어지는 폴리이미드 소재의 베이스 필름(base film)의 배선 패턴에 전극 범프를 매개로 반도체 칩이 본딩된 구조를 갖는다. 따라서 반도체 칩에서 발생되는 열은 대부분 배선 패턴을 통하여 외부로 방출되지만, 배선 패턴의 두께가 얇기 때문에 반도체 칩에서 발생된 열이 배선 패턴을 타고 외부로 방출되는 데는 한계가 있다. 아울러 베이스 필름의 낮은 열전도성으로 인하여 반도체 칩에서 베이스 필름으로 전달된 열이 반도체 칩 주위를 벗어나지 못한다. 이로 인해 반도체 칩에서 발생된 열이 반도체 칩 주위에 집중되는 현상이 발생되기 때문에, 반도체 칩의 성능을 떨어뜨린다.
이와 같은 문제점을 해소하기 위해서, 일본공개특허공보 평5-198694호(1993.08.06)에 개시된 바와 같이, 반도체 칩이 본딩된 테이프 배선기판의 양면에 금속 필름(metal film)을 부착한다.
일본공개특허공보 평5-198694호에 개시된 테이프 패키지(100)는, 도 1에 도시된 바와 같이, 반도체 칩(10)이 전극 범프(12)를 매개로 테이프 배선기판(30)의 리드(14)에 ILB된 TCP이다. 금속 필름(18, 20)은 반도체 칩(10)을 덮도록 테이프 배선기판(30)의 상부면에 부착된 제 1 금속 필름(20)과, 테이프 배선기판(30)의 하부면에 부착된 제 2 금속 필름(18)으로 이루어진다.
이때 금속 필름(18, 20)은 테이프 배선기판(30)과 접촉되는 면에 접착층(24, 28)이 형성되어 있고, 접착층(24, 28) 위에 금속층(22, 26)이 형성된 구조를 갖는다.
그런데 제 1 금속 필름(20)이 반도체 칩(10)을 덮는 형태로 부착하는 과정에서 작용하는 가압력에 의해 반도체 칩(10)이 손상될 수 있다. 즉 반도체 칩(10)과 제 1 금속 필름(20) 사이에 일정한 접착력을 유지하기 위해서 부착할 때 가압력을 작용하게 되는데, 이 가압력은 기계적인 스트레스로 작용하여 구조적으로 취약한 ILB된 부분과 반도체 칩(10)의 모서리 부분이 손상될 수 있다.
그리고 테이프 배선기판(30)에 본딩된 반도체 칩(10)은 입체적인 형태를 갖는 데 반하여 제 1 금속 필름(20)은 이차원적인 형태를 갖고, 테이프 배선기판(30)의 상부면에 대해서 수직 방향으로 형성된 반도체 칩(10)의 외측면에 제 1 금속 필름(20)을 부착하는 과정에서 충분한 가압력을 작용하는 것이 쉽지 않기 때문에, 테 이프 배선기판(30)과 반도체 칩(10)의 경계면 부분과 제 1 금속 필름(20) 사이(A)에 보이드(void)가 형성될 수 있다. 보이드는 반도체 칩(10)에서 발생되는 열로 인해 팽창하여 제 1 금속 필름(20)이 반도체 칩(10)에서 들뜨면서 반도체 칩(10)의 ILB된 부분에 기계적인 스트레스를 작용하여 ILB된 부분을 손상시킬 수 있다.
따라서, 본 발명의 제 1 목적은 제 1 금속 필름으로 인해 반도체 칩이 본딩된 부분과 반도체 칩의 모서리 부분이 손상되는 것을 억제할 수 있도록 하는 데 있다.
본 발명의 제 2 목적은 제 1 금속 필름이 부착된 테이프 배선기판의 상부면에서 보이드가 발생되는 것을 억제할 수 있도록 하는 데 있다.
상기 목적을 달성하기 위하여, 본 발명은 반도체 칩이 본딩된 부분을 제외한 테이프 배선기판에 금속 필름이 부착된 테이프 패키지 및 그를 이용한 평판 표시 장치를 제공한다.
본 발명은 반도체 칩, 테이프 배선기판, 성형수지, 제 1 및 제 2 금속 필름으로 이루어진 테이프 패키지를 제공한다. 반도체 칩은 활성면의 가장자리 둘레에 전극 범프가 형성되어 있다. 테이프 배선기판은 반도체 칩이 전극 범프를 매개로 상부면에 본딩된다. 성형수지는 반도체 칩과 테이프 배선기판의 본딩된 부분을 보호한다. 제 1 금속 필름은 반도체 칩을 제외한 테이프 배선기판의 상부면에 부착된다. 그리고 제 2 금속 필름은 반도체 칩 아래의 테이프 배선기판의 하부면에 부착 된다.
본 발명에 따른 테이프 패키지에 있어서, 제 1 및 제 2 금속 필름은 테이프 배선기판과 접촉되는 면에 형성된 절연성 접착층과, 접착층 위에 형성된 금속층을 포함한다. 이때 금속층은 알루미늄, 구리, 철 그리고 이들의 합금으로 이루어진 그룹에서 선택된 어느 하나 일 수 있다.
본 발명에 따른 테이프 패키지에 있어서, 제 1 및 제 2 금속 필름은 금속층을 보호하는 코팅층을 더 포함할 수 있다. 이때 코팅층은 폴리에틸렌 테레프탈레이트 수지(polyethylene terephthalate resin)일 수 있다.
본 발명에 따른 테이프 패키지에 있어서, 제 1 및 제 2 금속 필름은 액상의 금속을 도포하여 형성된 금속층을 포함할 수 있다.
그리고 본 발명에 따른 테이프 패키지에 있어서, 제 1 및 제 2 금속 필름은 테이프 배선기판을 중심으로 양면에 실질적으로 동일한 크기로 부착될 수 있다. 이때 제 1 및 제 2 금속 필름은 적어도 반도체 칩이 실장된 영역 보다는 크게 형성된다. 테이프 배선기판은 반도체 칩을 중심으로 양쪽에 본딩 영역이 형성되어 있으며, 제 1 및 제 2 금속 필름은 양쪽의 본딩 영역 안쪽에 부착된다. 바람직하게는 제 1 및 제 2 금속 필름의 부착 영역은 테이프 배선기판 면적의 50% 이하이다.
본 발명은 또한 전술된 테이프 패키지를 이용한 평판 표시 장치를 제공한다. 본 발명에 따른 평판 표시 장치는 복수의 테이프 패키지와, 적어도 일측의 가장자리 부분에 테이프 패키지의 일단이 접합되는 패널과, 패널의 뒤쪽에 위치하며 패널의 가장자리 부분을 따라 구부려진 테이프 패키지의 타단이 접합되는 인쇄회로기판 을 포함한다. 특히 테이프 패키지의 금속 필름은 패널의 뒤쪽에 위치하는 테이프 배선기판 부분에 부착된다.
그리고 본 발명에 따른 평판 표시 장치에 있어서, 테이프 패키지의 금속 필름은 구부려진 테이프 패키지의 아랫부분에 부착될 수 있다.
이하, 첨부 도면을 참조하여 본 발명의 실시예를 보다 상세하게 설명하고자 한다.
테이프 패키지
도 2는 본 발명의 실시예에 따른 양면에 금속 필름(141, 143)이 부착된 열분산형 테이프 패키지(200)를 보여주는 평면도이다. 도 3은 도 2의 Ⅲ-Ⅲ선 단면도이다.
도 2 및 도 3을 참조하면, 본 발명의 실시예에 따른 열분산형 테이프 패키지(200)는 반도체 칩(110)이 전극 범프(118)를 매개로 테이프 배선기판(120)의 상부면에 플립 칩 본딩되며, 플립 칩 본딩된 부분은 반도체 칩(110)과 테이프 배선기판(120) 사이에 충진된 성형수지(130)에 의해 보호되는 COF 패키지의 일종이다. 그리고 반도체 칩(110)이 본딩된 부분을 제외한 테이프 배선기판(120)의 양면에 제 1 및 제 2 금속 필름(141, 143)이 부착된다.
따라서 제 1 금속 필름(141)이 반도체 칩(110)이 본딩된 부분의 외곽에 부착되기 때문에, 반도체 칩(110)이 본딩된 부분과 반도체 칩(110)의 모서리 부분이 손상되는 것을 억제할 수 있다. 아울러 제 1 금속 필름(141)과 테이프 배선기판(120) 사이에 보이드가 발생되는 것을 억제할 수 있다.
본 발명에 따른 열분산형 테이프 패키지(200)에 대해서 구체적으로 설명하면 다음과 같다.
반도체 칩(110)은 활성면의 가장자리 둘레에 전극 범프(118)가 형성된 구조를 갖는다. 전극 범프(118)로는 솔더 범프가 주로 사용되며, 그 외 금(Au) 범프 또는 니켈(Ni) 범프가 사용될 수 있다.
테이프 배선기판(120)은 베이스 필름(121)의 상부면에 금속층을 패터닝하여 형성된 배선 패턴(123, 128)을 포함한다.
베이스 필름(121)은 중심 부분에 반도체 칩(110)이 실장되는 칩 실장 영역이 마련되어 있으며, 베이스 필름(121)의 양측의 가장자리를 따라서 일정 간격을 두고 스프로켓 홀(122; sprocket hole)들이 형성되어 있다. 이때 칩 실장 영역은 스프로켓 홀(122)들이 배열된 방향에 수직한 방향으로 형성된다.
베이스 필름(121)의 소재로 절연성의 합성수지가 사용될 수 있으며, 예컨대 폴리이미드 수지(polyimide resin), 아크릴 수지(acrylic resin), 폴리에테르니트릴 수지(polyether-nitrile resin), 폴리에테르술폰 수지(polyether-sulfone resin), 폴리에틸렌 테레프탈레이트 수지(polyethylene terephthalate resin), 폴리에틸렌 나프탈레이드 수지(polyethylene naphthalate resin) 또는 폴리염화비닐 수지(polyvinyl chloride resin) 등의 합성수지가 사용될 수 있다. 바람직하게는 베이스 필름(121)의 소재로 폴리이미드 수지를 사용하는 것이다. 이때 베이스 필름(121)은 25㎛ 내지 80㎛ 두께를 갖는다.
한편 테이프 패키지(200)가 실장 환경에 사용될 때는 스프로켓 홀(122)들이 형성된 베이스 필름(121)의 가장자리 부분은 제거되고, 스프로켓 홀(122)의 안쪽의 패키지 영역(P)이 테이프 패키지(200)용 베이스 필름(121)으로 사용된다.
배선 패턴(123, 128)은 베이스 필름(121)의 상부면에 금속층으로 동박(Cu Foil)을 부착한 다음 사진 공정으로 패터닝하여 형성할 수 있다. 배선 패턴(123, 128)의 금속층은 전해 도금, 무전해 도금, 케스팅(casting) 또는 라미네이션(lamination) 방법으로 형성한다. 이때 배선 패턴(123, 128)은 5㎛ 내지 8㎛의 두께를 갖는다.
배선 패턴(123, 128)은 일단에 전극 범프(118)를 매개로 플립 칩 본딩되고, 일단들과 연결된 타단들은 칩 실장 영역 밖으로 뻗어 있는 입/출력 배선 패턴(123, 128)들을 포함한다. 이때 입/출력 배선 패턴(123, 128)들의 일단은 전극 범프(118)들이 본딩될 수 있도록 칩 실장 영역의 가장자리 둘레에 형성되며, 입력 배선 패턴(123)들의 타단은 반도체 칩(110)을 중심으로 베이스 필름(121)의 일측으로 뻗어 있고, 출력 배선 패턴(128)들의 타단은 베이스 필름(121)의 타측으로 뻗어 있다. 입력 배선 패턴(123)들과 출력 배선 패턴(128)들은 스프로켓 홀(122)들이 형성된 방향과 나란한 방향으로 뻗어 있다. 입력 배선 패턴(123)들의 타단은 인쇄회로기판에 본딩되고, 출력 배선 패턴(128)들의 타단은 패널에 본딩된다.
배선 패턴(123, 128)의 소재로서 구리를 비롯하여 양호한 전기 전도성을 갖는 니켈(Ni), 금(Au), 솔더(solder) 또는 이들 재료의 합금 등이 사용될 수 있다. 한편 제 1 실시예에서는 배선 패턴(123, 128)이 베이스 필름(121)의 상부면에만 형 성된 예를 개시하였지만, 하부면에도 함께 형성될 수 있다.
그리고 베이스 필름(121)의 상부면에 형성된 배선 패턴(123, 128)은 솔더 레지스트(solder resist)와 같은 보호층(129)으로 보호되며, 반도체 칩(110)의 전극 범프(118)들과, 인쇄회로기판 및 패널에 본딩되는 입/출력 배선 패턴(123, 128)들의 양단은 보호층(129)의 개방부(129a)를 통하여 밖으로 노출되어 있다.
금속 필름(141, 143)은 제 1 금속 필름(141)과 제 2 금속 필름(143)으로 이루어진다. 제 1 금속 필름(141)은 반도체 칩(110)을 제외한 테이프 배선기판(120)의 상부면에 부착된다. 제 1 금속 필름(141)에는 반도체 칩(110)이 노출될 수 있는 일정 크기의 개방부(142)가 형성되어 있다. 이때 개방부(142)는 반도체 칩(110) 둘레에 형성된 성형수지(130)의 영역을 포함할 수 있는 크기를 갖는다.
제 2 금속 필름(143)은 테이프 배선기판(120)의 하부면에 부착되며, 적어도 반도체 칩(110) 아래의 영역을 덮을 수 있는 크기를 갖는다.
따라서 제 1 금속 필름(141)이 반도체 칩(110)이 본딩된 영역을 제외한 테이프 배선기판(120)의 상부면에 부착되기 때문에, 반도체 칩(110)이 본딩된 부분과 반도체 칩(110)의 모서리 부분이 손상되는 것을 억제할 수 있다. 즉 제 1 금속 필름(141)을 테이프 배선기판(120)의 상부면에 부착할 때 작용하는 가압력은 반도체 칩(110)이 본딩된 부분에 영향을 주지 않기 때문이다.
그리고 반도체 칩(110)이 본딩된 영역을 제외한 테이프 배선기판(120)의 상부면은 2차원 형태를 갖고, 제 1 금속 필름(141) 또한 2차원 형태를 갖기 때문에, 제 1 금속 필름(141)과 테이프 배선기판(120) 사이에 보이드 발생없이 부착할 수 있다.
또한 반도체 칩(110)에서 입/출력 배선 패턴(123, 128)으로 전달된 열은 제 1 금속 필름(141)을 통하여 분산되어 외부로 방출된다. 반도체 칩(110) 아래의 베이스 필름(121)으로 전달된 열은 제 2 금속 필름(143)을 통하여 분산되어 외부로 방출된다. 따라서 반도체 칩(110)에 집중된 열은 제 1 및 제 2 금속 필름(141, 143)을 통하여 분산되어 외부로 방출되기 때문에, 종래와 같이 제 1 금속 필름으로 반도체 칩을 덮지 않더라도 열분산에 따른 열방출 효과를 기대할 수 있다.
예컨대, 금속 필름을 부착하지 않은 경우와 제 2 금속 필름만이 부착된 테이프 패키지를 비교했을 때, 도 4에 도시된 바와 같은 온도 저감 효과를 기대할 수 있다. 이때 제 2 금속 필름으로 알루미늄과 구리가 사용된 예를 개시하였다. 먼저 알루미늄 소재의 제 2 금속 필름을 부착한 경우, 0.5W 발열시 반도체 칩의 정션(junction)의 온도가 최대 31도 감소한다. 구리 소재의 제 2 금속 필름을 부착한 경우, 0.5W 발열시 반도체 칩의 정션의 온도가 최대 48도 감소하는 것을 확인할 수 있다.
한편 금속 필름(141, 143)은 테이프 배선기판(120)과 접촉되는 면에 형성된 절연성 접착층(145)과, 접착층(145) 위에 형성된 금속층(147)으로 이루어진다. 접착층(145)으로는 절연성 에폭시 접착제 또는 실리콘 계열의 접착제가 사용될 수 있다. 금속층(147)으로는 알루미늄(Al), 구리(Cu), 철(Fe) 그리고 이들의 합금으로 이루어진 그룹에서 선택될 수 있다.
아울러 금속 필름(141, 143)은 금속층(147)을 보호하는 코팅층(149)을 더 포 함할 수 있다. 코팅층(149)은 외부의 환경으로부터 금속층(147)을 보호하며, 금속층(147)의 산화를 방지한다. 코팅층(147)으로는 절연성의 합성수지가 사용될 수 있으며, 예컨대 폴리에틸렌 테레프탈레이트 수지가 사용될 수 있다. 이때 접착층(145)은 6㎛ 내지 30㎛의 두께를 갖고, 금속층(147)은 10㎛ 내지 100㎛의 두께를 갖고, 코팅층(149)은 4㎛ 내지 20㎛의 두께를 가질 수 있다.
특히 제 1 및 제 2 금속 필름(141, 143)은 테이프 배선기판(120)을 중심으로 양면에 실질적으로 동일한 크기로 부착될 수 있다. 반도체 칩(110)에서 발생되는 열을 효과적으로 분산하여 방출할 수 있도록, 금속 필름(141, 143)은 적어도 반도체 칩(110)이 실장된 영역 보다는 크게 형성된다. 물론 제 1 및 제 2 금속 필름(141, 143)은 테이프 배선기판(120) 양쪽의 본딩 영역에 형성된 배선 패턴(123, 128)의 양단부 보다는 안쪽의 영역에 부착된다. 즉 제 1 금속 필름(141)은 보호층(129) 위에 부착된다.
필요에 따라 제 1 또는 제 2 금속 필름(141, 143)은 입력 배선 패턴(123)에 연결될 수 있으며, 바람직하게는 접지 또는 전원용 입력 배선 패턴(123)에 연결하는 것이다.
그리고 테이프 패키지(200)는 일정 각도로 설치된 패널과 인쇄회로기판 사이를 연결할 수 있도록 유연성을 유지해야 하기 때문에, 테이프 배선기판(120)의 전면에 금속 필름(141, 143)을 부착하는 것은 바람직하지 못하다. 따라서 테이프 패키지(120)의 유연성을 유지하면서 반도체 칩(110)에서 발생되는 열을 효과적으로 분산하여 방출할 수 있도록, 금속 필름(141, 143)은 테이프 배선기판(120) 면적의 50% 이하를 차지하도록 설치하는 것이 바람직하다.
평판 표시 장치
본 발명의 실시예에 따른 테이프 패키지(200)를 이용한 평판 표시 장치(300)가 도 5에 도시되어 있다. 평판 표시 장치(300)는 패널(160)과 인쇄회로기판(170)이 본 발명의 실시예에 따른 테이프 패키지(200)를 매개로 연결된 구조를 갖는다. 이때 테이프 패키지(200)의 양단을 패널(160)과 인쇄회로기판(170)에 접합하는 수단으로 이방성 도전성 필름(180; Anisotropic Conductive Film; ACF)이 사용될 수 있다. 즉 출력 배선 패턴(128)의 타단은 패널(160)의 가장자리 부분에 접합되고, 입력 배선 패턴(123)의 타단은 인쇄회로기판(170)의 가장자리 부분에 접합된다. 테이프 패키지(200)의 유연성을 이용하여 테이프 패키지(200)를 구부려 인쇄회로기판(170)을 패널(160)의 뒷면에 고정 설치하게 된다.
이때 테이프 패키지(200)의 출력 배선 패턴(128) 부분이 형성된 테이프 배선기판(120) 부분(125; 이하, 굴곡부)이 굴곡되며, 반도체 칩(110)과 입력 배선 패턴(123)이 형성된 테이프 배선기판(120) 부분은 인쇄회로기판(170)과 함께 패널(160)의 뒷면에 위치하게 된다. 그리고 테이프 패키지(200)의 굴곡부(40)는 패널(160)의 외측면에 거의 밀착되게 굴곡되어 설치된다.
이 경우, 금속 필름(141, 143)은 반도체 칩(110)이 본딩되어 있고 평평함을 유지하는 테이프 배선기판(120) 부분에 부착하는 것이 바람직하다. 즉 금속 필름(141, 143)은 굴곡부(125) 아래의 패널(160)의 뒷면에 위치하는 테이프 배선기판 (120) 부분에 부착하는 것이 바람직하다. 한편 테이프 패키지가 유연성을 유지한다면 굴곡부에도 금속 필름이 부착될 수도 있다.
본 실시예에 따른 평판 표시 장치(200)는 패널(160)의 뒷면에 패널(160)에 평행하게 인쇄회로기판(170)이 설치된 예를 개시하였지만, 이에 한정되는 것은 아니며 패널에 수직하게 인쇄회로기판이 설치될 수도 있다.
한편, 본 명세서와 도면에 개시된 본 발명의 실시예들은 이해를 돕기 위해 특정 예를 제시한 것에 지나지 않으며, 본 발명의 범위를 한정하고자 하는 것은 아니다. 여기에 개시된 실시예들 이외에도 본 발명의 기술적 사상에 바탕을 둔 다른 변형예들이 실시 가능하다는 것은, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 자명한 것이다. 본 발명의 실시예에서는 테이프 패키지로 COF를 예시하였지만, TCP에도 그대로 적용될 수 있음은 물론이다. 그리고 금속 필름으로 금속층 아래에 접착층이 형성된 구조를 개시하였지만, 액상의 금속을 테이프 배선기판에 직접 도포하여 형성할 수 있다.
따라서, 본 발명의 구조를 따르면 반도체 칩이 본딩된 부분을 제외한 테이프 배선기판에 금속 필름이 부착된 구조를 갖기 때문에, 반도체 칩에서 발생되는 열을 금속 필름을 통하여 분산시켜 외부로 방출시킬 수 있다.
그리고 제 1 금속 필름이 반도체 칩이 본딩된 부분의 외곽에 부착되기 때문에, 반도체 칩이 본딩된 부분과 반도체 칩의 모서리 부분이 손상되는 것을 억제할 수 있다. 아울러 제 1 금속 필름과 테이프 배선기판 사이에 보이드가 발생되는 것 을 억제할 수 있다.

Claims (18)

  1. 활성면의 가장자리 둘레에 전극 범프가 형성된 반도체 칩과;
    상기 반도체 칩이 상기 전극 범프를 매개로 상부면에 본딩되는 테이프 배선기판과;
    상기 반도체 칩과 상기 테이프 배선기판의 본딩된 부분을 보호하는 성형수지와;
    상기 반도체 칩을 제외한 상기 테이프 배선기판의 상부면에 부착된 제 1 금속 필름과;
    상기 반도체 칩 아래의 상기 테이프 배선기판의 하부면에 부착된 제 2 금속 필름;을 포함하는 것을 특징으로 하는 열분산형 테이프 패키지.
  2. 제 1항에 있어서, 상기 제 1 및 제 2 금속 필름은,
    상기 테이프 배선기판과 접촉되는 면에 형성된 절연성 접착층과;
    상기 접착층 위에 형성된 금속층;을 포함하는 것을 특징으로 하는 열분산형 테이프 패키지.
  3. 제 2항에 있어서, 상기 금속층은 알루미늄, 구리, 철 그리고 이들의 합금으로 이루어진 그룹에서 선택된 어느 하나인 것을 특징으로 하는 열분산형 테이프 패키지.
  4. 제 3항에 있어서, 상기 제 1 및 제 2 금속 필름은 상기 금속층을 보호하는 코팅층을 더 포함하는 것을 특징으로 하는 열분산형 테이프 패키지.
  5. 제 4항에 있어서, 상기 코팅층은 폴리에틸렌 테레프탈레이트 수지(polyethylene terephthalate resin)인 것을 특징으로 하는 열분산형 테이프 패키지.
  6. 제 1항에 있어서, 상기 제 1 및 제 2 금속 필름은 액상의 금속을 도포하여 형성된 금속층을 포함하는 것을 특징으로 하는 열분산형 테이프 패키지.
  7. 제 1항 내지 제 6항 중 어느 한 항에 있어서, 상기 제 1 및 제 2 금속 필름은 상기 테이프 배선기판을 중심으로 양면에 실질적으로 동일한 크기로 부착된 것을 특징으로 하는 열분산형 테이프 패키지.
  8. 제 7항에 있어서, 상기 제 1 및 제 2 금속 필름은 적어도 상기 반도체 칩이 실장된 영역 보다는 크게 형성된 것을 특징으로 하는 열분산형 테이프 패키지.
  9. 제 8항에 있어서, 상기 테이프 배선기판은 상기 반도체 칩을 중심으로 양쪽에 본딩 영역이 형성되어 있으며, 상기 제 1 및 제 2 금속 필름은 양쪽의 상기 본 딩 영역 안쪽에 부착된 것을 특징으로 하는 열분산형 테이프 패키지.
  10. 제 9항에 있어서, 제 1 및 제 2 금속 필름의 부착 영역은 테이프 배선기판 면적의 50% 이하 인 것을 특징으로 하는 열분산형 테이프 패키지.
  11. 활성면의 가장자리 둘레에 전극 범프가 형성된 반도체 칩과;
    중심 부분에 상기 반도체 칩이 본딩되는 칩 실장 영역이 마련된 베이스 필름과,
    일단은 상기 칩 실장 영역의 가장자리 둘레에 형성되며 상기 전극 범프가 본딩되고, 상기 일단과 연결된 타단은 상기 칩 실장 영역 밖으로 뻗어 있는 입/출력 배선 패턴과,
    상기 입/출력 배선 패턴의 양단부를 제외한 상기 입/출력 배선 패턴 부분을 덮는 보호층을 갖는 테이프 배선기판과;
    상기 반도체 칩과 상기 테이프 배선기판의 본딩된 부분을 보호하는 성형수지와;
    상기 반도체 칩을 제외한 상기 테이프 배선기판의 상부면에 부착된 제 1 금속 필름과;
    상기 반도체 칩 아래의 상기 테이프 배선기판의 하부면에 부착된 제 2 금속 필름;을 포함하는 것을 특징으로 하는 열분산형 테이프 패키지.
  12. 제 11항에 있어서, 제 1 금속 필름은 상기 보호층 상에 부착된 것을 특징으로 하는 열분산형 테이프 패키지.
  13. 제 12항에 있어서, 상기 제 1 및 제 2 금속 필름은,
    상기 테이프 배선기판과 접촉되는 면에 형성된 절연성 접착층과;
    상기 접착층 위에 형성된 금속층;을 포함하는 것을 특징으로 하는 열분산형 테이프 패키지.
  14. 제 12항에 있어서, 상기 제 1 및 제 2 금속 필름은 액상의 금속을 도포하여 형성된 금속층을 포함하는 것을 특징으로 하는 열분산형 테이프 패키지.
  15. 제 13항 또는 제 14항에 있어서, 상기 제 1 및 제 2 금속 필름은 상기 금속층을 보호하는 코팅층을 더 포함하는 것을 특징으로 하는 열분산형 테이프 패키지.
  16. 상부면에 배선 패턴이 형성된 테이프 배선기판과;
    상기 테이프 배선기판의 상부면에 전극 범프를 매개로 본딩된 반도체 칩과;
    상기 반도체 칩을 제외한 상기 테이프 배선기판의 상부면에 부착된 제 1 금속 필름과;
    적어도 상기 반도체 칩 아래의 상기 테이프 배선기판의 하부면 영역을 포함할 수 있도록 상기 테이프 배선기판의 하부면에 부착된 제 2 금속 필름;을 포함하 는 것을 특징으로 하는 열분산형 테이프 패키지.
  17. 제 1항, 제 11항 또는 제 16항 중 어느 한 항에 따른 복수의 테이프 패키지와;
    적어도 일측의 가장자리 부분에 상기 테이프 패키지의 일단이 접합되는 패널과;
    상기 패널의 뒤쪽에 위치하며, 상기 패널의 가장자리 부분을 따라 구부려진 상기 테이프 패키지의 타단이 접합되는 인쇄회로기판;을 포함하며,
    상기 금속 필름은 상기 패널의 뒤쪽에 위치하는 상기 테이프 배선기판 부분에 부착된 것을 특징으로 하는 열분산형 테이프 패키지를 이용한 평판 표시 장치.
  18. 제 17항에 있어서, 상기 금속 필름은 구부려진 상기 테이프 패키지의 아랫부분에 부착된 것을 특징으로 하는 열분산형 테이프 패키지를 이용한 평판 표시 장치.
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Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100837281B1 (ko) 2007-05-23 2008-06-11 삼성전자주식회사 반도체 소자 패키지 및 그 제조 방법
KR100974573B1 (ko) * 2007-07-19 2010-08-06 하이맥스 테크놀로지스 리미티드 필름 상의 칩을 제조하는 방법과 그 구조
KR101183184B1 (ko) 2010-10-19 2012-09-14 엘지이노텍 주식회사 칩 온 필름 패키지 및 그 제조방법
KR20150079223A (ko) * 2013-12-31 2015-07-08 엘지디스플레이 주식회사 씨오지 방식의 반도체칩 탑재용 기판 및 그 제조방법
KR20190046435A (ko) * 2017-10-26 2019-05-07 주식회사 실리콘웍스 칩온필름 패키지
US10643948B2 (en) 2018-05-28 2020-05-05 Samsung Electronics Co., Ltd. Film package and package module including the same
KR20200126657A (ko) * 2019-04-30 2020-11-09 스테코 주식회사 Ｃｏｆ 패키지

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20030042819A (ko) * 2001-11-24 2003-06-02 앰코 테크놀로지 코리아 주식회사 반도체 패키지 및 상기 반도체 패키지를 적층한 적층형반도체 패키지, 이를 제조하는 제조방법

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20030042819A (ko) * 2001-11-24 2003-06-02 앰코 테크놀로지 코리아 주식회사 반도체 패키지 및 상기 반도체 패키지를 적층한 적층형반도체 패키지, 이를 제조하는 제조방법

Cited By (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100837281B1 (ko) 2007-05-23 2008-06-11 삼성전자주식회사 반도체 소자 패키지 및 그 제조 방법
US8266796B2 (en) 2007-05-23 2012-09-18 Samsung Electronics Co., Ltd. Method of fabricating a semiconductor device package
KR100974573B1 (ko) * 2007-07-19 2010-08-06 하이맥스 테크놀로지스 리미티드 필름 상의 칩을 제조하는 방법과 그 구조
KR101183184B1 (ko) 2010-10-19 2012-09-14 엘지이노텍 주식회사 칩 온 필름 패키지 및 그 제조방법
KR20150079223A (ko) * 2013-12-31 2015-07-08 엘지디스플레이 주식회사 씨오지 방식의 반도체칩 탑재용 기판 및 그 제조방법
KR102122540B1 (ko) * 2013-12-31 2020-06-26 엘지디스플레이 주식회사 씨오지 방식의 반도체칩 탑재용 기판 및 그 제조방법
KR20190046435A (ko) * 2017-10-26 2019-05-07 주식회사 실리콘웍스 칩온필름 패키지
KR102440889B1 (ko) 2017-10-26 2022-09-05 주식회사 엘엑스세미콘 칩온필름 패키지
US10643948B2 (en) 2018-05-28 2020-05-05 Samsung Electronics Co., Ltd. Film package and package module including the same
US10840191B2 (en) 2018-05-28 2020-11-17 Samsung Electronics Co., Ltd. Film package and package module including the same
KR20200126657A (ko) * 2019-04-30 2020-11-09 스테코 주식회사 Ｃｏｆ 패키지
KR102250825B1 (ko) * 2019-04-30 2021-05-12 스테코 주식회사 Ｃｏｆ 패키지

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