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KR100655788B1 - 반도체 소자의 세정방법 및 이를 이용한 반도체 소자의제조방법. - Google Patents

반도체 소자의 세정방법 및 이를 이용한 반도체 소자의제조방법. Download PDF

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KR100655788B1
KR100655788B1 KR1020050057487A KR20050057487A KR100655788B1 KR 100655788 B1 KR100655788 B1 KR 100655788B1 KR 1020050057487 A KR1020050057487 A KR 1020050057487A KR 20050057487 A KR20050057487 A KR 20050057487A KR 100655788 B1 KR100655788 B1 KR 100655788B1
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KR
South Korea
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pattern
film
organic compound
layer
substrate
Prior art date
Application number
KR1020050057487A
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English (en)
Inventor
이금주
배진혜
황인석
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
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Publication date
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Abstract

잔류 유기 화합물이 존재하는 반도체 소자의 세정 방법 및 이를 이용한 반도체 소자의 제조방법이 개시되어 있다. 기판 상에 개구부를 갖는 산화막을 형성한 후 상기 개구부에 도전막 패턴을 형성한다. 상기 산화막을 유기 화합물을 포함하는 식각용액을 이용하여 제거한다. 상기 산화막 패턴의 제거할 때 상기 기판 및 도전성 패턴의 표면에 흡착되는 잔류 유기 화합물을 제거하기 위해 오존 수용액을 이용하여 상기 기판을 세정한다. 그 결과 건조공정 이후 기판 및 하부전극의 표면에는 불순물인 유기성 폴리머들이 생성되지 않을 뿐만 아니라 식각 잔류물이 존재하지 않음을 확인할 수 있었다.

Description

반도체 소자의 세정방법 및 이를 이용한 반도체 소자의 제조방법.{METHOD OF CLEANING A SEMICONDUCTOR DEVICE AND METHOD OF MANUFACTURING SEMICONDUCTOR DEVICE USING THE SAME}
도 1 내지 도 5는 본 발명의 일 실시예에 따른 반도체 소자의 세정방법을 나타내는 공정 단면도들이다.
도 6 내지 도 13은 본 발명의 일 실시예에 따른 반도체 소자의 제조방법을 나타내는 단면도들이다.
<도면의 주요 부분에 대한 부호의 설명>
100 : 기판 110 : 산화막 패턴
120 : 도전성 패턴 130 : 버퍼막 패턴
112 : 개구부
본 발명은 반도체 소자의 세정방법 및 이를 이용한 반도체 소자의 제조방법에 관한 것으로써, 보다 상세하게는 산화 패턴의 제거공정 이후 기판에 잔류하는 잔류 유기 화합물을 제거할 수 있는 반도체 소자의 세정방법 및 이를 이용한 반도 체 소자의 제조방법에 관한 것이다.
일반적으로, 반도체 장치들 중에서 디램 장치는 단위 셀로서 하나의 엑세스 트랜지스터(access transistor)와 하나의 축적 커패시터(storage capacitor)를 포함한다. 그리고, 상기 커패시터는 집적도의 증가를 요구하는 최근의 반도체 장치에 부응하기 위하여 그 크기를 더욱 감소시키고 있다. 그러므로, 축소된 크기에서도 높은 축적 용량을 갖는 커패시터를 제조하는 것이 상기 반도체 장치의 제조에서 보다 중요한 문제로 부각되고 있다.
널리 알려진 바와 같이, 상기 커패시터의 축적 용량은 하기 수학식과 같이 나타낼 수 있다.
Figure 112005035223071-pat00001
(상기
Figure 112005035223071-pat00002
및
Figure 112005035223071-pat00003
각각은 진공 중에서의 유전율 및 유전막의 유전율을 의미하고, 상기 A는 하부 전극의 유효 면적을 나타내고, 상기 d는 유전막의 두께를 의미한다.)
상기 수학식을 참조하면, 상기 반도체 커패시터의 축적 용량을 향상시키기 위한 방법으로서는 하부 전극의 유효 면적 증가, 유전막의 두께 감소, 유전막으로서 고유전율 물질의 사용 등을 고려할 수 있다. 특히, 상기 하부 전극의 유효 면적을 증가시키기 위한 일환으로서 최근에는 상기 커패시터의 하부 전극을 폭에 비해 매우 높은 높이를 갖는 실린더 타입으로 형성하고 있다.
상기 실린더 타입의 하부 전극을 갖는 커패시터를 제조하는 방법에 대한 예들은 한국공개특허 2004-076978호, 한국공개특허 2005-014439호, 미합중국 특허 6,700,153호, 미국특허 6,171,902호 등에 개시되어 있다.
상기 종래의 방법에 따라 제조한 반도체 커패시터의 하부전극의 제조 방법을 설명하면, 반도체 기판 상에 폭에 비해 높은 높이의 종횡비를 가지면서 서로 인접하게 배치되는 실린더 타입의 하부 전극을 형성한다. 특히, 상기 반도체 기판 상에는 콘택 패드를 포함하는 층간 절연막이 형성되어 있고, 상기 실린더 타입의 하부 전극은 상기 콘택 패드와 연결된다.
상기 실린더 타입의 하부전극의 제조에서는 주로 개구부를 갖는 몰드막 패턴을 사용한다.
상기 하부전극을 형성을 구체적으로 서명하면, 상기 개구부를 갖는 몰드막 패턴을 형성한 후, 상기 개구부의 저면과 측벽 및 상기 몰드막 패턴의 상부 표면 상에 하부 전극용 도전막을 연속적으로 형성한다. 그리고, 상기 하부 전극용 도전막의 노드를 분리시킨 후, 상기 몰드막 패턴을 제거함으로써 실린더 타입의 하부 전극으로 형성된다. 상기 몰드막 패턴은 주로 산화물을 사용하여 형성한다. 그러므로, 건식 식각을 수행하여 상기 몰드막 패턴을 제거할 경우에는 상기 몰드막 패턴이 충분하게 제거되지 않고, 상기 몰드막의 찌꺼기가 상기 몰드막을 제거함에 따라 형성되는 결과물에 잔류하는 상황이 빈번하게 발생한다. 이에 따라, 상기 몰드막 패턴의 제거는 유기 화합물(계면활성제) 물, 불화수소산 및 불화수소암모늄을 포함 LAL 식각용액을 사용한 습식 식각하여 수행된다.
그러나, 상기 습식 식각을 수행하여 상기 몰드막 패턴을 제거할 경우에는 상기 하부 전극의 표면에는 불순물들 빈번하게 생성된다. 따라서, 상기 불순물로 인하여 심할 경우에는 인접하는 하부 전극들이 서로 접촉하는 투-비트 패일(two-bit fail)과 같은 불량이 발생한다. 여기서, 상기 불순물은 주로 상기 식각 용액에 포함된 유기 화합물 즉, 금속부식 방지제 또는 계면활성제가 상기 몰드막 패턴을 제거함에 따라 상기 하부전극의 표면에 잔류하고 있다가 후속 이소프로필 알코올을 이용한 건조공정의 수행시 이소프로필 알코올과 반응하여 생성된다.
이에 따라, 상기 하부 전극의 표면에 유전막을 형성하기 이전에 상기 불순물을 제거를 위한 별도의 세정을 수행해야 한다. 그러나, 상기 불순물들은 별도의 세정공정을 수행하여도 상기 하부전극으로부터 제거거 용이하지 않다.
이와 같이, 종래에는 높은 종횡비를 갖는 실린더 타입의 하부 전극과 같은 반도체 구조물을 제조할 때 생성되는 잔류 유기성 화합물에 대한 처리를 능동적으로 대처하지 못하는 문제점이 있다.
상술한 문제점을 해결하기 위한 본 발명의 목적은 오존 수용액을 이용하여 결과물에 잔류하는 유기 화합물을 제거할 수 있는 세정방법을 제공하는데 있다.
또한, 본 발명의 다른 목적은 잔류 유기성 화합물을 제거할 수 있는 세정방법을 적용하여 커패시터를 포함하는 반도체 소자의 제조 방법을 제공하는데 있다.
상술한 목적을 달성하기 위한 본 발명의 일 실시예에 따른 반도체 소자의 세정 방법은 개구부를 갖는 산화막을 형성한 후 상기 개구부에 도전막 패턴을 형성한다. 상기 산화막을 금속 부식방지제, 계면활성제 또는 이들의 혼합물을 포함하는 유기화합물, 불화수소암모늄, 불화수소산 및 물을 포함하는 LAL 용액을 이용하여 제거한다. 상기 LAL 용액을 이용하여 상기 산화막을 제거할 때 상기 도전막 패턴의 표면에 흡착 잔류하는 상기 유기 화합물을 오존 5 내지 100ppm 및 불산 0.001 내지 0.02중량%를 포함하는 오존 수용액을 이용하여 제거하였다. 그 결과 건조공정 이후 기판 및 하부전극의 표면에는 불순물인 유기성 폴리머들이 생성되지 않을 뿐만 아니라 식각 잔류물이 존재하지 않음을 확인할 수 있었다.
특히, 상기 식각용액은 유기 화합물(계면활성제), 물, 불화수소산 및 불화수소암모늄를 포함하는 조성을 갖는다.
또한, 상술한 다른 목적을 달성하기 위한 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법은 먼저 기판 상에 개구부를 갖는 몰드막 패턴을 형성한 후 상기 개구부의 측벽, 저면 및 상기 몰드막 패턴 상에 연속적으로 도전막을 형성한다. 이어서, 상기 개구부 내에 충분하게 매립되도록 상기 도전막이 형성된 몰드막 패턴 상에 버퍼막을 형성한다. 이어서, 상기 몰드막 패턴의 상면이 노출되도록 상기 결과물을 화학기계적 연마하여 하부전극 및 상기 하부전극 내에 잔류하는 버퍼막 패턴을 형성한다. 상기 몰드막 패턴을 금속 부식방지제, 계면활성제 또는 이들의 혼합물을 포함하는 유기화합물, 불화수소암모늄, 불화수소산 및 물을 포함하는 LAL 용액을 이용하여 제거한다. 상기 LAL 용액을 이용하여 상기 몰드막을 제거할 때 상기 도전막의 표면에 흡착 잔류하는 상기 유기 화합물을 오존 5 내지 100ppm 및 불산 0.001 내지 0.02중량%를 포함하는 오존 수용액을 이용하여 제거한다. 상기 하부전극 상에 유전막을 연속적으로 형성한 후 상기 유전막 상에 상부전극을 형성한다. 그 결과 반도체 소자의 커패시터가 형성된다.
이때, 상기 기판을 세정한 이후 상기 기판을 순수를 이용하여 제2 린스하는 단계 및 상기 제2 린스 처리된 기판을 건조시키는 단계를 더 수행할 수 있다.
이러한 세정방법으로 형성된 하부전극은 건조 공정 이후 그 표면에 유기성 폴리머들이 형성되지 않기 때문에 반도체 소자의 커패시터의 저항증가를 방지할 수 있을 뿐만 아니라 얻고자 하는 커패시터의 정전용량을 얻을 수 있다. 또한, 불순물 제거의 시간의 연장 없이 상기 불순물들을 효과적으로 제거할 수 있기 때문에 반도체 소자 제조 공정의 스루풋을 향상시킬 수 있다.
이하, 본 발명에 따른 바람직한 실시예들에 따른 반도체 소자의 세정방법, 및 이를 이용한 반도체 소자의 제조 방법을 첨부된 도면을 참조하여 상세하게 설명하지만, 본 발명이 하기의 실시예들에 제한되는 것은 아니며, 해당 분야에서 통상의 지식을 가진 자라면 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 본 발명을 다양한 다른 형태로 구현할 수 있을 것이다. 첨부된 도면에 있어서, 기판, 층(막), 패드, 패턴들 또는 구조물들 치수는 본 발명의 명확성을 기하기 위하여 실제보다 확대하여 도시한 것이다. 본 발명에 있어서, 각 층(막), 영역, 패드, 패턴 또는 구조물들이 기판, 각 층(막), 영역 패드 또는 패턴들의 "상에", "상부에" 또는 "하부"에 형성되는 것으로 언급되는 경우에는 각 층(막), 영역, 패드, 패턴 또는 구조물들이 직접 기판, 각 층(막), 영역, 패드 또는 패턴들 위에 형성되거나 아래에 위치하는 것을 의미하거나, 다른 층(막), 다른 영역, 다른 패드, 다른 패턴 또 는 다른 구조물들이 기판 상에 추가적으로 형성될 수 있다. 또한, 각 층(막), 영역, 패드, 패턴 또는 구조물들이 "제1", "제2" 및/또는 "제3"으로 언급되는 경우, 이러한 부재들을 한정하기 위한 것이 아니라 단지 각 층(막), 영역, 패드, 패턴 또는 구조물들을 구분하기 위한 것이다. 따라서, "제1", ""제2" 및/또는 "제3"은 각 층(막), 영역, 패드, 패턴 또는 구조물들에 대하여 각기 선택적으로 또는 교환적으로 사용될 수 있다.
도전막 패턴의 세정
도 1 내지 도 5는 본 발명의 일 실시예에 따른 반도체 소자의 세정방법을 나타내는 공정 단면도들이다.
도 1을 참조하면, 기판(100) 상에 개구부(112)를 포함하는 산화막 패턴(110)을 형성한다.
이를 구체적으로 설명하면, 콘택 패드가 형성된 기판(100) 상에 산화물을 증착하여 산화막을 형성한다. 상기 산화막은 BPSG(boro-phosphor silicate glass), PSG(phosphor silicate glass), USG(undoped silicate glass), SOG(spin on glass), PE-TEOS(plasma enhanced-tetraethylorthosilicate)등과 같은 산화물을 사용하여 형성된다. 또한, 상기 산화막은 화학 기상 증착 공정, 플라즈마 증대 화학 기상 증착(PE-CVD) 공정, 원자층 적층 공정 또는 고밀도 플라즈마 화학 기상 증착(HDP-CVD) 공정을 이용하여 형성할 수 있다.
일 예로 상기 산화막은 콘택 패드들이 형성되는 층간절연막으로 사용될 수 있고, 커패시터의 하부전극을 형성하기 위한 몰드막으로 사용될 수 있다.
상기 산화막이 몰드막으로 사용될 경우 상기 몰드막은 상기 기판의 상면을 기준으로 약 5000 내지 약 20,000Å 정도의 두께로 형성될 수 있다. 상기 몰드막의 두께는 형성하고자 하는 하부전극의 높이에 따라 적절하게 조절 가능하다. 이는 얻고자 하는 하부전극의 높이는 몰드막의 두께에 의하여 결정되기 때문이다.
이어서, 산화막 상에 산화물에 대하여 높은 식각 선택비를 갖는 물질로 이루어진 마스크 패턴(미도시)을 형성한다. 일 예로 상기 마스크 패턴은 포토레지스트 패턴 또는 질화막 패턴을 포함한다.
이어서, 상기 마스크 패턴에 노출된 산화막을 이방성 식각하여 상기 실리콘 산화막에 상기 콘택 패드(미도시)를 노출시키는 개구부(112)를 형성한다. 상기 개구부(112)의 형성으로 상기 산화막은 산화막 패턴(110)으로 형성된다.
본 실시예에서 상기 개구부(112)는 상기 기판(100)의 콘택 패드와 전기적으로 연결되는 커패시터의 하부전극이 형성된다. 도면에 도시하지 않았지만, 상기 개구부(112)를 형성하는 공정시 상기 기판(100)의 손상을 방지하기 위해 상기 산화막을 형성하기 전에 식각 저지막(미도시)을 기판 상에 더 형성할 수 있다.
도 2를 참조하면, 상기 개구부(112)에 노출된 산화막 패턴(110)의 측벽과, 상기 개구부(112)에 노출된 기판(100)의 상면 및 산화막 패턴(110)의 상면에 도전막(미도시)을 연속적으로 형성한다.
상기 도전막은 금속 또는 금속 질화물을 사용하여 형성할 수 있다. 또한, 상기 도전막은 상기 금속 또는 금속 질화물을 이용하여 단일막 또는 이중막 구조를 갖도록 형성할 수 있다.
예를 들면, 상기 도전막은 티타늄(Ti), 티타늄 질화물(TiN), 탄탈륨(Ta), 탄탈륨 질화물(TaN), 텅스텐(W) 또는 텅스텐 질화물(WN)등을 사용하여 형성 할 수 있다. 상기 도전막은 스퍼터링 증착공정, 화학기상 증착공정, 펄스 레이저 증착공정 또는 원자층 증착공정을 이용하여 형성할 수 있다.
이어서, 상기 도전막이 형성된 개구부들(112)을 매몰하면서 상기 도전막을 덮는 버퍼막(미도시)을 형성한다. 일 예로서 상기 버퍼막은 실리콘 산화물 또는 포토레지스트를 포함한다. 상기 버퍼막을 형성하기 위한 실리콘 산화물은 상기 실리콘 산화막 형성공정에서 설명하였기 때문에 생략한다. 본 실시예에서는 상기 버퍼막은 포토레지스트를 도포하여 형성된 포토레지스트막이다.
이어서, 산화막 패턴(110)의 상면이 노출될 때까지 상기 결과물을 화학기계적 연마하여 개구부(112)의 내벽에 면접되는 실린더 형상의 도전막 패턴(120)과 상기 도전막 패턴이 형성된 개구부(112)에 매몰된 버퍼막 패턴(130)을 동시에 형성한다.
상기 버퍼막 패턴(130)은 도전막 패턴(120)인 하부전극을 형성하기 위한 화학기계연마 공정 및 산화막 패턴(110a)을 식각하는 공정에서 상기 도전막 패턴(120)을 손상을 방지하는 역할을 한다.
도 3을 참조하면, 유기 화합물을 포함하는 식각용액을 이용하여 산화막 패턴(110)을 식각함으로서 상기 산화막 패턴을 상기 기판(100)으로부터 제거한다. 상기 산화막 패턴의 제거로 인해 상기 도전막 패턴(120)은 기판으로부터 노출된다.
상기 산화막 패턴을 제거하기 위해 사용되는 식각용액은 유기 화합물을 포함한다. 상기 유기 화합물의 예로서는 금속 부식방지제, 계면 활성제를 등을 들 수 있고, 상기 계면 활성제는 양이온성 계면활성제와 음이온성 계면활성제를 포함한다.
본 실시예에 사용되는 상기 식각용액은 물, 불화수소산, 불화수소암모늄 및 계면 활성제를 포함하는 조성을 가질 수 있다. 또한 상기 식각용액은 물, 불화수소산, 불화수소암모늄 및 금속 부식방지제를 포함하는 조성을 가질 수 있다.
상기한 조성을 갖는 식각용액은 상기 금속 또는 금속 질화물로 이루어진 도전막 패턴(120)에 대하여 현저하게 낮은 식각 특성을 갖고, 상기 산화막 패턴에 대하여 현저하게 높은 식각 특성을 갖는다.
도면에 도시하지 않았지만, 상기 산화막 패턴(110a)을 제거한 이후 상기 하부전극이 형성된 기판(100)에 순수(탈이온수)를 이용한 린스 공정을 수행하여 기판에 잔류해있는 상기 식각용액을 제거하는 제1 린스 공정을 추가적으로 수행할 수도 있다. 이때, 상기 제1 린스 공정에 의하여 상기 산화막 패턴이 기판(100)에 남아있는 산화물들은 기판(100)으로부터 대부분 제거된다. 상기 제1 린스 공정은 약 3 내지 5분 동안 수행할 수 있다.
그리고, 상기한 식각용액을 이용하여 상기 산화막 패턴을 제거하는 공정을 수행할 경우 상기 기판 및 상기 도전막 패턴(120)의 표면에는 불순물(P)들이 잔류된다. 상기 불순물(P)의 예로서는 금속성 폴리머, 유기성 폴리머, 산화성 폴리머 및 잔류 유기성 화합물들을 들 수 있다.
여기서, 상기 금속성 폴리머 및 유기성 폴리머는 상기 도 2의 도전막 패턴(120) 및 버퍼막 패턴(130)을 형성하기 위한 화학기계연마 공정시 생성되어 기판의 표면에 잔류하는 불순물이다. 상기 금속성 폴리머 및 유기성 폴리머들은 산화막 패턴의 제거공정 및 상기 제1 린스 공정시 대부분 제거될 수 있다.
상기 산화성 폴리머들은 상기 산화막 패턴의 제거 공정시 기판에 잔류하는 불순물이다. 상기 잔류 유기 화합물인 잔류 계면 활성제 또는 잔류 금속 부식방지제는 상기 식각용액에 포함된 유기 화합물이 제거되지 못하고 상기 기판 및 도전막 패턴의 표면에 흡착됨으로서 생성되는 불순물이다.
특히, 상기 잔류 유기 화합물은 순수를 이용한 린스 공정 및 이소프로필 알코올을 이용한 IPA 건조 공정 이후 이소프로필 알코올과 반응하여 유기 폴리머 형태의 불순물로 형성된다. 이렇게 형성된 유기 폴리머 형태의 불순물은 후속 세정공정에서 제거가 용이하지 않으며 이후 반도체 소자의 전기적 특성을 저하시키는 디펙(Defect)으로 작용된다.
도 4를 참조하면, 상기 불순물들을 상기 도전막 패턴(120)의 손상 없이 제거하기 위해 오존을 포함하는 오존 수용액을 이용하여 상기 잔류 유기 화합물이 잔류하는 기판(100)을 세정한다. 상기 세정 공정으로 인해 상기 기판(100) 및 도전막 패턴(120)의 표면에 잔류하는 불순물(P)들은 모두 제거된다. 특히, 도전막 패턴(120)에 흡착된 잔류 유기 화합물을 완전히 제거할 수 있다.
일 예로서, 상기 오존 수용액은 순수와 오존이 혼합된 조성을 갖는 제1 오존 수용액 및 순수, 오존 및 불화수소산을 포함하는 조성을 갖는 제2 오존수 용액을 구분될 수 있다.
특히, 상기 제1 오존수 용액은 순수에 약 5 내지 100ppm 오존을 포함하는 조성을 갖는다. 상기 제1 오존 수용액은 순수(탈이온수)에 오존 증기를 약 5 내지 100ppm 용해시켜 제조 수 있다.
상기 제1 오존 수용액에 포함된 오존의 함량이 5ppm 미만일 경우 상기 기판 및 도전막 패턴에 잔류하는 산화성 폴리머 및 잔류 유기 화합물(계면 활성제, 금속 부식방지제)를 효과적으로 제거할 수 있는 세정능력이 저하된다.
반면에 제1 오존 수용액에 포함된 오존의 함량이 100ppm을 초과할 경우 상술한 폴리머들 및 잔류 유기 화합물을 효과적으로 제거할 수 있으나 도전성 패턴을 산화시키는 문제점을 초래한다. 따라서, 상기 오존 수용액은 전체 중량에 대하여 약 5 내지 100ppm의 오존을 포함하고, 특히 약 10 내지 70ppm의 오존을 포함한다.
다른 예로서, 상기 제2 오존 수용액은 상기 제1 오존 수용액에 약 0.001 내지 0.02중량%의 불화수소산(HF)을 더 포함하는 조성을 갖는다. 상기 제2 오존 수용액에 포함된 오존의 함량은 상기 제1 오존 수용액에 포함된 오존의 함량과 실질적으로 동일하다.
상기 제2 오존수 용액은 전체 중량에 대하여 약 0.001 내지 0.02중량%의 불화수소산을 포함하고, 특히 약 0.005 내지 0.02중량%의 불화수소산을 포함한다. 여기서, 사용되는 불화수소산은 40 내지 60%의 농도를 갖고, 바람직하게는 약 50%의 농도를 갖는다.
상술한 조성을 갖는 본 실시예의 오존 수용액은 상기 도전막 패턴 즉, 금속 막 또는 금속 질화막을 과 식각 없이 잔류하는 유기 화합물을 효과적으로 제거할 수 있다.
이후, 상술한 바와 같은 조성을 갖는 오존 수용액으로 세정된 기판(100)에 순수를 이용하여 기판에 잔류해있는 오존 수용액을 기판으로부터 제거하는 제2 린스 공정을 추가적으로 수행할 수도 있다. 상기 제2 린스 공정에 의하여 오존 수용액을 이용한 세정 공정이 수행된 기판(100)에 남아있는 식각 잔류물들 및 불순물들은 상기 기판(100)으로부터 대부분 제거된다. 이어서, 상기 불순물이 제거된 기판(100)에 존재하는 순수 제거하는 이소프로필 알콜(IPA) 증기를 이용한 건조 공정을 더 수행할 수 도 있다.
상기 오존 수용액으로 세정된 도전성 패턴의 표면에는 잔류 유기 화합물이 존재하지 않기 때문에 상기 유기 화합물과 이소프로필 알코올과 반응하여 형성된 유기 폴리머 형태의 불순물이 존재하지 않는다.
도 5를 참조하면, 습식 식각 공정 또는 건식 식각공정을 수행하여 버퍼막 패턴(130)을 모두 제거함으로써 상기 기판과 전기적으로 연결되는 도전성 패턴(120)을 완성한다. 상기 도전성 패턴은 금속배선 또는 하부 전극으로 사용될 수 있다.
본 실시예에서 상기 버퍼막은 포토레지스트 패턴이기 때문에 산소 플라즈마를 이용한 에싱 공정 또는/및 스트립 공정을 수행하여 제거할 수 있다. 상술한 바와 같이 포토레지스트 패턴이 제거된 기판(100)에 순수를 이용하여 기판에 잔류해있는 스트립 용액을 제거하는 제3 린스 공정을 추가적으로 수행할 수도 있다.
이때, 상기 제3 린스 공정에 의하여 상기 포토레지스트 패턴이 제거된 기판 (100)에 남아있는 식각 잔류물들 및 잔류 포토레지스트들은 기판(100)으로부터 대부분 제거된다. 이어서, 상기 포토레지스트 패턴이 제거된 기판(100)에 존재하는 순수를 제거하는 건조 공정을 더 수행할 수 있다.
도면에 도시하지 않았지만, 일 예로 상기 버퍼막 패턴이 산화물이 이루어졌을 경우 상기 버퍼막 패턴(130)은 상기 산화막 패턴을 제거하는 공정시 동시에 제거될 수 있다.
상기에서 세정 방법은 반도체 소자의 제조시 다양하게 적용할 수 있으나, 커패시터의 하부전극 형성시 적용하는 것이 보다 효율적이다. 따라서, 하기에서는 상기 도전막 패턴을 갖는 구조물을 반도체 소자의 커패시터에 적용하는 방법에 대하여 설명하기로 한다.
반도체 소자의 제조방법
도 6 내지 도 13은 본 발명의 일 실시예에 따른 반도체 소자의 제조방법을 나타내는 단면도들이다.
도 6을 참조하면, 셸로우 트렌치 소자 분리(STI) 공정을 수행하여 반도체 기판(200) 상에 소자 분리막(205)을 형성하여 기판(200)을 액티브 영역 및 필드 영역으로 구분한다.
이어서, 열 산화법, 화학기상증착 공정 또는 원자층적층 공정으로 소자 분리막(305)이 형성된 기판(200) 상에 게이트 절연막을 형성한다. 여기서, 상기 게이트 절연막은 실리콘 산화막(SiO2)일 수 도 있고, 상기 실리콘 산화막 보다 높은 유전율을 갖는 물질로 이루어진 박막일 수 도 있다.
상기 게이트 절연막으로 사용되는 박막을 형성하기 위한 물질로는 예컨대 HfO2, ZrO2, Ta2O5, Y2O3, Nb2O5, Al2O3, TiO2, CeO2, In2O3, RuO2, MgO, SrO, B2O3, SnO2, PbO, PbO2, Pb3O4, V2O3, La2O3, Pr2O3, Sb2O3, Sb2O5, CaO등을 예를 들 수 있다. 이들은 단독 또는 혼합하여 사용할 수 있다.
상기 게이트 절연막 상에 제1 도전막 및 게이트 마스크를 순차적으로 형성한다. 상기 제1 도전막은 불순물로 도핑된 폴리실리콘으로 구성되며, 이후 게이트 전극으로 패터닝 된다. 한편, 상기 제1 도전막은 도핑된 폴리실리콘 및 금속 실리사이드로 이루어진 폴리실리사이드 구조로 형성될 수 있다.
상기 게이트 마스크는 후속하여 형성되는 제1 층간절연막(미도시)에 대하여 높은 식각 선택비를 갖는 물질로 형성된다. 예를 들면, 제1 층간절연막(245)이 실리콘 산화물과 같은 산화물로 이루어질 경우에는, 상기 게이트 마스크층은 실리콘 질화물과 같은 질화물로 이루어진다.
이어서, 상기 게이트 마스크를 식각마스크로 이용하여 상기 제1 도전막 및 상기 게이트 절연막을 순차적으로 패터닝한다. 이에 따라, 기판(200) 상에는 각기 게이트 절연막 패턴, 게이트 전극 및 게이트 마스크를 포함하는 게이트 구조물(230)들로 형성된다.
이어서, 게이트 구조물(230)들이 형성된 기판(200) 상에 실리콘 질화막을 형 성한 후, 이를 이방성 식각하여 각 게이트 구조물(230)들의 양 측벽에 게이트 스페이서(225)를 형성한다.
게이트 스페이서(225)가 형성된 게이트 구조물(230)들을 이온 주입 마스크로 이용하여 게이트 구조물(230)들 사이에 노출되는 기판(200)에 이온 주입 공정으로 불순물을 주입한 후, 열처리 공정을 수행함으로써 기판(200)에 소오스/드레인 영역에 해당되는 제1 콘택 영역(235) 및 제2 콘택 영역(240)을 형성한다.
제1 콘택 영역 및 제2 콘택 영역들(235, 240)은 커패시터를 위한 제1 패드(250)와 비트 라인을 위한 제2 패드(250)가 각기 접촉되는 커패시터 콘택 영역 및 비트 라인 콘택 영역으로 구분된다. 예를 들면, 제1 콘택 영역(235)은 제1 패드(250)가 접촉되는 커패시터 콘택 영역에 해당되며, 제2 콘택 영역(240)은 제2 패드(255)가 접속되는 비트 라인 콘택 영역에 해당된다. 이에 따라, 기판(200) 상에는 각기 게이트 구조물(230), 게이트 스페이서(225) 및 콘택 영역들(235, 240)을 포함하는 트랜지스터들이 형성된다.
게이트 구조물(230)들을 덮으면서 기판(200)의 전면에 산화물로 이루어진 제1 층간절연막(245)을 형성한다. 제1 층간절연막(245)은 BPSG, PSG, SOG, PE-TEOS, USG 또는 HDP-CVD 산화물을 화학 기상 증착 공정, 플라즈마 증대 화학 기상 증착 공정, 고밀도 플라즈마 화학 기상 증착 공정 또는 원자층 적층 공정을 사용하여 형성한다.
이어서, 화학기계적연마 공정을 수행하여 제1 층간절연막(245)의 상부를 제거함으로써, 제1 층간절연막(245)의 상면을 평탄화시킨다. 본 발명의 일 실시예에 있어서, 제1 층간절연막(245)은 게이트 마스크(220)의 상면으로부터 소정의 높이를 갖게 형성된다. 본 발명의 다른 실시예에 따르면, 게이트 마스크의 상면이 노출될 때까지 제1 층간절연막(245)을 식각하여 제1 층간절연막(245)의 상면을 평탄화 할 수 있다.
이어서, 평탄화 공정이 수행된 제1 층간절연막(245) 상에 제2 포토레지스트 패턴(도시되지 않음)을 형성한 후, 상기 제2 포토레지스트 패턴을 식각 마스크로 이용하여 제1 층간절연막(245)을 부분적으로 이방성 식각함으로써, 제1 층간절연막(245)을 관통하여 제1 및 제2 콘택 영역(235, 240)을 노출시키는 제1 콘택홀들(도시되지 않음)을 형성한다. 상기 제1 콘택홀들은 게이트 구조물(230)들에 대하여 자기 정렬(self-alignment)되면서 제1 및 제2 콘택 영역(235, 240)을 노출시킨다.
상기 제1 콘택홀들 가운데 일부는 커패시터 콘택 영역인 제1 콘택 영역(235)을 노출시키며, 상기 제1 콘택홀들 중 다른 부분은 비트라인 콘택 영역인 제2 콘택 영역(240)을 노출시킨다.
이후, 상기 제2 포토레지스트 패턴을 애싱 및/또는 스트립 공정을 통하여 제거한 후, 상기 제1 콘택홀들을 매몰하면서 제1 층간절연막(245)을 덮는 제2 도전막을 형성한다. 상기 제2 도전막은 고농도의 불순물로 도핑된 폴리실리콘, 금속 또는 도전성 금속 질화물을 사용하여 형성할 수 있다.
이어서, 제1 층간절연막(245)의 상면이 노출될 때까지 화학 기계적 연마 공정 또는 에치백 공정을 수행함으로써 상기 제1 콘택홀들 내에 구비되는 자기 정렬 콘택(SAC) 패드인 제1 패드(250)와 제2 패드(255)를 형성한다. 제1 패드(250)는 커 패시터 콘택 영역인 제1 콘택 영역(235)에 형성되고, 제2 패드(255)는 비트 라인 콘택 영역인 제2 콘택 영역(240)에 형성된다. 이에 따라, 제1 패드(250)는 커패시터 콘택 영역에 전기적으로 접촉되며, 제2 패드(255)는 비트 라인 콘택 영역에 전기적으로 접촉된다.
이어서, 제1 및 제2 패드(250, 255)를 포함하는 제1 층간절연막(245) 상에 제2 층간절연막(260)을 형성한다. 제2 층간절연막(260)은 후속하여 형성되는 비트 라인(미도시)과 제1 패드(250)를 전기적으로 절연시키는 역할을 한다. 제2 층간절연막(260)은 BPSG, PSG, SOG, PE-TEOS, USG 또는 HDP-CVD 산화물을 화학 기상 증착 공정, 플라즈마 증대 화학 기상 증착 공정, 고밀도 플라즈마 화학 기상 증착 공정 또는 원자층 적층 공정을 이용하여 형성할 수 있다.
상기 실시예에 있어서, 제1 및 제2 층간절연막(245, 260)은 전술한 산화물 가운데 동일한 물질을 사용하여 형성할 수 있다. 본 발명의 다른 실시예에 따르면, 제1 및 제2 층간절연막(245, 260)은 상기 산화물 중에서 서로 다른 물질을 사용하여 형성할 수 있다.
이어서, 화학기계적 연마공정을 수행하여 제2 층간절연막(260)의 상부를 평탄화한다. 이어서, 평탄화된 제2 층간절연막(260) 상에 제3 포토레지스트 패턴(도시되지 않음)을 형성한 후, 상기 제3 포토레지스트 패턴을 식각 마스크로 이용하여 제2 층간절연막(260)을 부분적으로 식각함으로써, 제2 층간절연막(260)에 제1 층간절연막(260)에 매몰된 제2 패드(255)를 노출시키는 제2 콘택홀(265)을 형성한다. 제2 콘택홀(265)은 후속하여 형성되는 비트 라인과 제2 패드(255)를 서로 전기적으 로 연결하기 위한 비트 라인 콘택홀에 해당한다.
도 7을 참조하면, 상기 제3 포토레지스트 패턴을 애싱 및/또는 스트립 공정을 이용하여 제거한 후, 제2 콘택홀(265)을 채우면서 제2 층간절연막(260) 상에 제3 도전막을 형성한다.
이어서, 상기 제3 도전막 상에 제4 포토레지스트 패턴(도시되지 않음)을 형성한 후, 상기 제4 포토레지스트 패턴을 식각 마스크로 이용하여 상기 제3 도전막을 식각함으로써, 제2 콘택홀을 통해 상기 제2 패드와 전기적으로 연결되는 비트 라인(270)을 형성한다. 비트 라인(270)은 대체로 금속/금속 화합물로 구성된 제1 층 및 금속으로 이루어진 제2 층으로 이루어진다. 예를 들면, 상기 제1 층은 티타늄/티타늄 질화물(Ti/TiN)로 이루어지며, 상기 제2 층은 텅스텐(W)으로 이루어진다.
이어서, 상기 비트 라인(270)이 형성된 제2 층간절연막(260)을 덮는 제3 층간절연막(275)을 형성한다. 제3 층간절연막(275)은 BPSG, PSG, SOG, PE-TEOS, USG 또는 HDP-CVD 산화물을 사용하여 형성된다. 상술한 바와 같이, 제3 층간절연막(275)은 제2 층간절연막과 실질적으로 동일한 물질을 사용하거나 상이한 물질을 사용하여 형성할 수 있다.
이어서, 평탄화 공정을 수행하여 제3 층간절연막(275)의 상면을 평탄화 시킨다. 본 발명의 일 실시예에 따르면, 인접하는 비트 라인(270)들 사이에 위치하는 제3 층간절연막(275) 내에 보이드가 발생하는 현상을 방지하기 위하여, 비트 라인(270) 및 제2 층간절연막(260) 상에 질화물로 이루어진 추가 절연막을 형성한 후, 상기 추가 절연막 상에 제3 층간절연막(275)을 형성할 수 있다.
이어서, 평탄화된 상면을 갖는 제3 층간절연막(275) 상에 제5 포토레지스트 패턴(도시되지 않음)을 형성한 후, 상기 제5 포토레지스트 패턴을 식각 마스크로 이용하여 제3 층간절연막(275) 및 제2 층간절연막(260)을 부분적으로 식각함으로써, 제1 패드(250)들을 노출시키는 제3 콘택홀(미도시)들을 형성한다. 제3 콘택홀들은 각기 커패시터 콘택홀에 해당된다.
이어서, 제3 콘택홀들을 매몰하면서 제3 층간절연막(275) 상에 제4 도전막을 형성한 후, 화학기계적 연마공정을 수행하여 제3 콘택홀들에 존재하는 제3 패드(280)를 형성한다. 제3 패드(280)는 대체로 불순물로 도핑된 폴리실리콘으로 이루어지며, 제1 패드(250)와 후속하여 형성되는 하부 전극(미도시)을 서로 연결시키는 역할을 한다.
도 8은 식각방지막 및 개구부를 포함하는 몰드막 패턴을 형성하는 단계를 설명하기 위한 단면도이다.
도 8을 참조하면, 제3 패드(280)는 및 제3 층간절연막(275) 상에 식각방지막(305)을 형성한다. 예를 들면, 상기 식각방지막(305)은 이후 상기 몰드막(310)에 개구부(C)을 형성하기 위해 상기 몰드막을 선택적으로 식각하는 공정을 수행할 경우 상기 제3 패드(280)의 식각 손상을 방지하기 위해 개재된다. 상기 식각방지막(305)은 약 10 내지 200Å 정도의 두께로 형성되며 상기 버퍼막에 대하여 식각율이 낮은 질화물이나 금속 산화물로 형성된다.
이어서, 상기 식각방지막(305) 상에 산화물을 증착하여 몰드막을 형성한다. 상기 몰드막은 BPSG, PSG, USG, SOG, PE-TEOS 등과 같은 산화물을 도포하여 형성할 수 있다. 상기 몰드막은 약 10000 내지 약 20,000Å 정도의 두께로 형성되며, 그 두께는 커패시터에 요구되는 커패시턴스에 따라 적절하게 조절 가능하다.
이어서, 몰드막 상에 마스크 패턴(미도시)을 형성한 후 상기 마스크 패턴에 노출된 몰드막을 선택적으로 이방성 식각하여 몰드막에 상기 식각방지막(305)의 표면을 노출시키는 개구부(312)들을 형성한다. 이후 상기 개구부(312)에 노출된 식각방지막을 선택적으로 제거하는 식각공정을 수행한다. 상기 개구부가 형성됨으로 인해 상기 몰드막은 몰드막 패턴(310)으로 형성된다.
도 9는 하부전극 및 버퍼막 패턴을 형성하는 단계를 설명하기 위한 단면도이다.
도 9를 참조하면, 상기 몰드막 패턴의 측멱과 저면을 노출시키는 개구부(312)들의 내벽 및 마스크 패턴의 상면에 하부 전극막(미도시)을 연속적으로 형성한다. 상기 하부 전극막은 텅스텐, 티타늄, 텅스텐 질화물 또는 티타늄 질화물로 형성될 수 있다. 특히 상기 하부 전극막은 약 300 내지 500Å 정도의 두께로 형성되는 것이 바람직하다.
이어서, 상기 하부 전극막이 형성된 개구부(312)들을 매몰하는 버퍼막을 형성한다. 일 예로 버퍼막은 산화물을 증착하여 형성할 수 있고, 다른 예로 포토레지스트를 도포하여 형성할 수 있다. 상기 포토레지스트막은 세정 공정이 수행된 기판 상에 포토레지스트 조성물을 코팅한 후 제1 베이킹 공정을 수행하여 상기 기판에 대하여 접착성이 증가된 예비 포토레지스트막을 형성이후 상기 예비 포토레지스트 막에 노광 공정 및 제2 베이킹 공정을 수행함으로써 형성된다.
이어서, 화학 기계적 연마 공정을 수행하여 상기 몰드막 패턴의 상면이 노출될 때까지 상기 결과물들을 식각함으로써 개구부(312)들의 내벽에 구비되는 실린더 형상을 갖는 하부전극(320)형성된다. 이와 동시에 상기 하부전극이 형성된 개구부(312)들 내에 버퍼막 패턴(330)이 형성된다.
도 10을 참조하면, 유기 화합물을 포함하는 식각용액을 이용하여 상기 몰드막 패턴을 상기 기판(200)으로부터 제거한다. 상기 몰드막이 제거됨으로 인해 상기 하부 전극(320)은 기판으로부터 노출된다.
상기 몰드막 패턴(310)을 제거하기 위해 사용되는 식각용액은 유기 화합물을 포함한다. 상기 유기 화합물의 예로서는 금속 부식방지제, 계면 활성제를 등을 들 수 있다. 상기 계면 활성제는 양이온성 계면활성제와 음이온성 계면활성제를 포함한다.
특히, 본 실시예에 사용되는 상기 식각용액은 물, 불화수소산, 불화수소암모늄 및 계면 활성제를 포함하는 조성을 가질 수 있다. 상기한 조성을 갖는 식각용액은 상기 금속 또는 금속 질화물로 이루어진 하부 전극(320)에 대하여 현저하게 낮은 식각 특성을 갖고, 상기 몰드막 패턴(310)에 대하여 현저하게 높은 식각 특성을 갖는다.
그러나, 상기한 유기 화합물을 포함하는 식각용액을 이용하여 상기 산화막 패턴을 제거하는 공정을 수행할 경우 상기 하부전극(320)의 표면에는 금속성 폴리머, 유기성 폴리머, 산화성 폴리머 및 잔류 유기 화합물들과 같은 불순물들이 잔류 된다. 특히, 상기 하부전극의 표면에는 잔류 유기 화합물(P)이 잔류한다.
상기 불순물들은 린스 공정에서 대부분 제거될 수 있으나 상기 잔류 유기화합물(P)은 린스 공정을 수행할 경우 제거되지 않는다. 뿐만 아니라 상기 잔류 유기화합물은 이소프로필 알코올을 이용한 IPA 건조 공정시 이소프로필 알코올과 반응하여 유기 폴리머 형태의 불순물로 형성된다. 이렇게 형성된 불순물은 후속 세정공정에서 제거가 용이하지 않고, 이후 반도체 소자의 전기적 특성을 저하시키는 디펙(Defect)으로 작용한다.
도 11을 참조하면, 상기 잔류 유기 화합물을 하부전극을 손상 없이 제거하기 위해 오존을 포함하는 오존 수용액을 이용하여 상기 잔류 유기 화합물이 존재하는 기판을 세정한다. 상기 세정 공정으로 인해 하부전극(320)의 표면에 잔류하는 잔류 유기 화합물들은 모두 제거된다.
일 예로서, 상기 오존 수용액은 순수와 오존이 혼합된 조성을 갖는 제1 오존 수용액 및 순수, 오존 및 불화수소산을 포함하는 조성을 갖는 제2 오존수 용액을 구분될 수 있다. 상기 제1 오존 수용액 및 제2 오존 수용액에 대한 설명은 위에서 상세히 설명하였기에 중복을 피하기 위해 생략한다.
상기 오존 수용액을 이용한 세정공정을 수행한 이후 상기 버퍼막 패턴(330)과 하부전극(320)에 잔류하는 오존 수용액 및 기타 식각 잔류물들을 제거하기 위한 린스 공정 및 건조 공정을 더 수행할 수 있다. 상기 건조는 이소프로필 알코올의 증기 분위기에서 수행하는 것이 바람직하다. 특히, 상기 이소프로필 알코올의 증기 분위기는 이소프로필 알코올을 기화시켜 조성하는 것이 바람직하다
도 12를 참조하면, 상기 하부전극(320) 내에 잔류하는 버퍼막 패턴(330)인 포토레지스트 패턴을 플라즈마 에싱/ 스트립 공정을 수행하여 제거한다. 성을 갖는 활성화 이온을 주 식각성분으로 이용하여 제거한다. 그 결과, 상기 반도체 기판(200) 상에는 상기 제3 콘택 패드(280)와 연결되는 실린더 타입의 하부 전극(320)이 형성된다. 상기 하부 전극은 높은 종횡비를 가지면서 서로 인접하게 배치되는 패턴들을 포함하는 구조를 갖는다.
도 13은 유전막 및 상부전극을 형성하는 단계를 나타내는 단면도이다.
도 13을 참조하면, 상기 하부 전극(320)의 형성한 후, 상기 하부 전극(320)의 표면에 유전막(340)을 형성한다.
구체적으로, 상기 유전막(340)은 산화물-질화물, 산화물-질화물-산화물, 금속 산화물 등을 포함한다. 그러나, 최근에는 등가 산화막 두께를 충분히 낮추면서도 양호한 누설 전류 특성을 갖는 금속 산화물을 선택하고, 원자층 적층을 수행하여 상기 유전막(340)을 형성하는 추세에 있다.
특히, 상기 유전막(340)을 형성하기 위한 원자층 적층의 수행에서는 반응 물질의 제공 → 퍼지 → 산화제의 제공 → 퍼지의 순서로 적어도 1회 반복한다. 그러면, 상기 하부 전극(56)의 표면에 금속 산화물의 유전막(340)이 형성된다. 여기서, 상기 반응 물질은 금속 전구체를 포함하는 물질로서, 하프늄 전구체를 포함하는 물질의 경우에는 TEMAH(tetrakis ethyl methyl amino hafnium, Hf[NC2H5CH3]4), 하프늄 부틸옥사이드(Hf(O-tBu)4) 등을 포함하고, 알루미늄 전구체를 포함하는 물질의 경우 에는 TMA(trimethyl aluminum, Al(CH3)3) 등을 포함한다. 또한, 상기 산화제는 O3, O2, H2O, 플라즈마 O2, 리모트 플라즈마 O2 등을 포함한다.
예를 들어, 상기 유전막(340)이 하프늄 산화물을 포함할 경우에는 상기 TEMAH의 제공 → 퍼지 → O3의 제공 → 퍼지의 순서로 적어도 1회 반복하는 원자층 적층을 수행한다.
계속해서, 상기 유전막(340)을 형성한 후, 상기 유전막(340)을 갖는 결과물 상에 상부 전극(350)을 형성한다. 상기 하부 전극과 마찬가지로, 상기 상부 전극(350)은 주로 폴리 실리콘, 금속, 금속 질화물 등을 포함한다. 그리고, 최근에는 상기 상부 전극(350)으로서 집적도 관점에서 보다 유리한 금속 질화물을 주로 선택한다. 따라서, 본 실시예에서는 상기 상부 전극(350)으로서 티타늄 질화물을 선택하고, 화학기상증착을 수행하여 형성한다. 그러므로, 상기 티타늄 질화물의 상부 전극(350)은 약 550℃ 이하의 온도에서 반응 가스로서 TiCl4 가스, NH3 가스 등을 사용하여 형성하는 것이 바람직하다.
이와 같이, 상기 하부 전극(320), 유전막(340) 및 상부 전극(350)을 순차적으로 형성함으로써 상기 반도체 기판(200) 상부에는 커패시터가 형성된다. 따라서, 상기 커패시터는 실런더 타입의 하부 전극(320)을 포함함으로써 그 축적 용량을 충분하게 확보할 수 있다. 특히, 상기 LAL 용액과 같은 유기 화합물을 포함한 식각용액을 사용하여 상기 하부 전극(320)을 형성할 때 하부 전극의 표면에 잔류하는 유기 화합물을 오존 수용액을 이용하여 충분하게 제거함으로서 보다 결합을 포함하는 않는 커패시터의 형성이 가능하다.
유기 화합물의 존재여부 평가
LAL 식각용액을 이용한 산화막의 제거 공정시 잔류 유기 화합물의 존재여부 평가하기 위해 실리콘 기판 상에 약 600Å의 두께를 갖는 티타늄 질화막 및 약 1000Å의 두께를 갖는 실리콘 산화막을 형성하였다. 이후 계면활성제를 포함하는 LAL 식각용액을 이용하여 기판으로부터 상기 실리콘 산화막 제거하였다. 그 결과 티타늄 질화막이 노출되었다. 이어서, 상기 티타늄 질화막 상에 물을 분사시킨 후 상기 티타늄 질화막 상에 형성되는 물방울의 접촉각(contact angle)을 측정하였다. 상기 접촉각은 약 60 내지 70°였다. 상기 접촉각이 측정되었다는 것은 상기 티타늄질화막의 표면이 친수성이 되었음을 의미한다. 즉, 티타늄 질화막의 표면에 잔류 계면활성제가 존재함을 의미하는 것이다.
유기 화합물에 대한 유기 화합물의 세정능력 평가
상기 유기 화합물의 존재여부 평가에서 실리콘 산화막이 제거된 기판을 오존 50ppm이 포함되어 있는 오존 수용액을 이용하여 약 3분간 세정하였다. 이후 기판에 잔류하는 오존 수용액을 제거하기 위한 린스 및 건조 공정을 수행하였다. 이어서, 상기 티타늄 질화막 상에 물을 분사시킨 후 상기 티타늄 질화막 상에 형성되는 물방울의 접촉각(contact angle)을 측정하였다. 상기 접촉각은 약 5 내지 10°정도 였다. 상기 접촉각이 10°미만이라는 것은 상기 티타늄 질화막의 펴면이 친수성이 아님을 의미한다. 즉, 티타늄 질화막의 표면에 잔류 계면활성제는 상기 오 존 수용액에 의해 완전히 제거되었다.
본 발명에서는 잔류 유기 화합물로 인해 하부전극 표면에 형성되는 유기성 폴리머들의 생성을 미연에 방지하기 위해 오존 수용액을 이용하여 상기 유기 화합물을 세정한다.
따라서, 형성된 하부전극은 이소프로필 알코올을 이용한 건조 공정 이후 그 표면에 상기 유기성 폴리머들이 형성되지 않기 때문에 반도체 소자의 커패시터의 저항증가를 방지할 수 있다. 또한, 얻고자 하는 커패시터의 정전용량을 갖는 커패시커를 제고 할 수 있다.
또한, 상기 유기성 폴리머들을 제거하기 위한 별도의 세정공정이 수행되지 않기 때문에 반도체 소자 제조 공정의 스루풋을 향상시킬 수 있다.
상술한 바와 같이, 본 발명의 바람직한 실시예를 참조하여 설명하였지만 해당 기술 분야의 숙련된 당업자라면 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (18)

  1. 개구부를 갖는 산화막을 형성하는 단계;
    상기 개구부에 도전막 패턴을 형성하는 단계;
    상기 산화막을 금속 부식방지제, 계면활성제 또는 이들의 혼합물을 포함하는 유기화합물, 불화수소암모늄, 불화수소산 및 물을 포함하는 LAL 용액을 이용하여 제거하는 단계; 및
    상기 LAL 용액을 이용하여 상기 산화막을 제거할 때 상기 도전막 패턴의 표면에 흡착 잔류하는 상기 유기 화합물을 오존 5 내지 100ppm 및 불산 0.001 내지 0.02중량%를 포함하는 오존 수용액을 이용하여 제거하는 단계를 포함하는 반도체 소자의 세정방법.
  2. 삭제
  3. 삭제
  4. 삭제
  5. 삭제
  6. 삭제
  7. 제1항에 있어서, 상기 산화막을 제거하는 단계 및 상기 도전성 패턴에 잔류하는 유기 화합물을 제거하는 단계는 인 시튜로 수행하는 것을 특징으로 하는 반도체 소자의 세정방법.
  8. 제1항에 있어서, 상기 도전성 패턴에 잔류하는 유기 화합물을 제거한 이후,
    상기 기판을 순수를 이용하여 제2 린스하는 단계; 및
    상기 제2 린스 처리된 기판을 이소프로필 알코올 증기가 제공되는 분위기에서 건조시키는 단계를 더 수행하는 것을 특징으로 하는 반도체 소자의 세정방법.
  9. 기판 상에 개구부를 갖는 몰드막 패턴을 형성하는 단계;
    상기 개구부의 측벽, 저면 및 상기 몰드막 패턴의 표면 상에 연속적으로 도전막을 형성하는 단계;
    상기 개구부가 충분하게 매립되도록 상기 도전막이 형성된 몰드막 패턴 상에 버퍼막을 형성하는 단계;
    상기 몰드막 패턴의 상면이 노출되도록 상기 결과물을 화학기계적 연마하여 하부전극 및 상기 하부전극 내에 잔류하는 버퍼막 패턴을 형성하는 단계;
    상기 몰드막 패턴을 금속 부식방지제, 계면활성제 또는 이들의 혼합물을 포함하는 유기화합물, 불화수소암모늄, 불화수소산 및 물을 포함하는 LAL 용액을 이용하여 제거하는 단계; 및
    상기 LAL 용액을 이용하여 상기 몰드막을 제거할 때 상기 도전막의 표면에 흡착 잔류하는 상기 유기 화합물을 오존 5 내지 100ppm 및 불산 0.001 내지 0.02중량%를 포함하는 오존 수용액을 이용하여 제거하는 단계를 포함하는 반도체 소자의 제조방법.
  10. 삭제
  11. 삭제
  12. 삭제
  13. 제9항에 있어서, 상기 잔류 유기 화합물을 제거하는 단계 이후에,
    상기 기판을 순수를 이용하여 제2 린스하는 단계; 및
    상기 제2 린스 처리된 기판을 이소프로필 알코올 증기가 제공되는 분위기에서 건조시키는 단계를 더 수행하는 것을 특징으로 하는 반도체 소자의 제조방법.
  14. 제9항에 있어서, 상기 버퍼막은 상기 몰드막 패턴과 서로 다른 식각 선택비를 갖는 물질을 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  15. 제14항에 있어서, 상기 버퍼막은 포토레지스트를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  16. 제9항에 있어서, 상기 하부전극은 텅스텐, 티타늄, 텅스텐 질화물 및 티타늄 질화물로 이루어진 군으로부터 선택된 적어도 하나를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  17. 삭제
  18. 제9항에 있어서, 상기 도전막에 잔류하는 유기화합물을 제거한 이후,
    상기 버퍼막 패턴을 제거하는 단계;
    상기 하부전극 상에 유전막을 연속적으로 형성하는 단계; 및
    상기 유전막을 덮는 상부전극을 형성하는 단계를 더 수행하는 것을 특징으로 하는 반도체 소자의 제조방법.
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Families Citing this family (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7547598B2 (en) * 2006-01-09 2009-06-16 Hynix Semiconductor Inc. Method for fabricating capacitor in semiconductor device
US8957482B2 (en) * 2009-03-31 2015-02-17 Taiwan Semiconductor Manufacturing Company, Ltd. Electrical fuse and related applications
US8912602B2 (en) * 2009-04-14 2014-12-16 Taiwan Semiconductor Manufacturing Company, Ltd. FinFETs and methods for forming the same
US8461015B2 (en) * 2009-07-08 2013-06-11 Taiwan Semiconductor Manufacturing Company, Ltd. STI structure and method of forming bottom void in same
US8298925B2 (en) 2010-11-08 2012-10-30 Taiwan Semiconductor Manufacturing Company, Ltd. Mechanisms for forming ultra shallow junction
US8482073B2 (en) * 2010-03-25 2013-07-09 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit including FINFETs and methods for forming the same
US9484462B2 (en) * 2009-09-24 2016-11-01 Taiwan Semiconductor Manufacturing Company, Ltd. Fin structure of fin field effect transistor
US8629478B2 (en) * 2009-07-31 2014-01-14 Taiwan Semiconductor Manufacturing Company, Ltd. Fin structure for high mobility multiple-gate transistor
US8264032B2 (en) 2009-09-01 2012-09-11 Taiwan Semiconductor Manufacturing Company, Ltd. Accumulation type FinFET, circuits and fabrication method thereof
US8440517B2 (en) 2010-10-13 2013-05-14 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET and method of fabricating the same
US8472227B2 (en) * 2010-01-27 2013-06-25 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuits and methods for forming the same
US8759943B2 (en) 2010-10-08 2014-06-24 Taiwan Semiconductor Manufacturing Company, Ltd. Transistor having notched fin structure and method of making the same
US8497528B2 (en) 2010-05-06 2013-07-30 Taiwan Semiconductor Manufacturing Company, Ltd. Method for fabricating a strained structure
US8623728B2 (en) * 2009-07-28 2014-01-07 Taiwan Semiconductor Manufacturing Company, Ltd. Method for forming high germanium concentration SiGe stressor
US8980719B2 (en) 2010-04-28 2015-03-17 Taiwan Semiconductor Manufacturing Company, Ltd. Methods for doping fin field-effect transistors
US9040393B2 (en) 2010-01-14 2015-05-26 Taiwan Semiconductor Manufacturing Company, Ltd. Method of forming semiconductor structure
US8283259B2 (en) 2010-08-31 2012-10-09 Micron Technology, Inc. Methods of removing a metal nitride material
US8603924B2 (en) 2010-10-19 2013-12-10 Taiwan Semiconductor Manufacturing Company, Ltd. Methods of forming gate dielectric material
US8769446B2 (en) 2010-11-12 2014-07-01 Taiwan Semiconductor Manufacturing Company, Ltd. Method and device for increasing fin device density for unaligned fins
US8592915B2 (en) 2011-01-25 2013-11-26 Taiwan Semiconductor Manufacturing Company, Ltd. Doped oxide for shallow trench isolation (STI)
US8877602B2 (en) 2011-01-25 2014-11-04 Taiwan Semiconductor Manufacturing Company, Ltd. Mechanisms of doping oxide for forming shallow trench isolation
US8431453B2 (en) 2011-03-31 2013-04-30 Taiwan Semiconductor Manufacturing Company, Ltd. Plasma doping to reduce dielectric loss during removal of dummy layers in a gate structure
CN113948366A (zh) * 2020-07-16 2022-01-18 长鑫存储技术有限公司 改善沟槽表面结构缺陷的方法及半导体结构的制备方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11289063A (ja) 1998-04-03 1999-10-19 Matsushita Electron Corp 半導体装置の製造方法
KR20040076978A (ko) * 2003-02-27 2004-09-04 삼성전자주식회사 전극 표면에 대한 다단계 습식 처리 과정을 도입한커패시터 제조 방법
KR20040098488A (ko) * 2003-05-15 2004-11-20 주식회사 하이닉스반도체 반도체소자의 캐패시터 제조방법
KR20050002058A (ko) * 2003-06-30 2005-01-07 주식회사 하이닉스반도체 캐패시터의 스토리지노드 형성 방법

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
AU7221294A (en) * 1993-07-30 1995-02-28 Semitool, Inc. Methods for processing semiconductors to reduce surface particles
US5593538A (en) * 1995-09-29 1997-01-14 Motorola, Inc. Method for etching a dielectric layer on a semiconductor
JP3350638B2 (ja) * 1997-06-26 2002-11-25 沖電気工業株式会社 半導体素子の製造方法
US6080531A (en) * 1998-03-30 2000-06-27 Fsi International, Inc. Organic removal process
KR100434496B1 (ko) * 2001-12-11 2004-06-05 삼성전자주식회사 단일 실린더 스택형 커패시터 및 이중 몰드를 이용한 제조방법

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11289063A (ja) 1998-04-03 1999-10-19 Matsushita Electron Corp 半導体装置の製造方法
KR20040076978A (ko) * 2003-02-27 2004-09-04 삼성전자주식회사 전극 표면에 대한 다단계 습식 처리 과정을 도입한커패시터 제조 방법
KR20040098488A (ko) * 2003-05-15 2004-11-20 주식회사 하이닉스반도체 반도체소자의 캐패시터 제조방법
KR20050002058A (ko) * 2003-06-30 2005-01-07 주식회사 하이닉스반도체 캐패시터의 스토리지노드 형성 방법

Non-Patent Citations (2)

* Cited by examiner, † Cited by third party
Title
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1020050057487 - 673526

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