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KR100655078B1 - 비트 레지스터링 레이어를 갖는 반도체 메모리 장치 및그의 구동 방법 - Google Patents

비트 레지스터링 레이어를 갖는 반도체 메모리 장치 및그의 구동 방법 Download PDF

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KR100655078B1
KR100655078B1 KR1020050086689A KR20050086689A KR100655078B1 KR 100655078 B1 KR100655078 B1 KR 100655078B1 KR 1020050086689 A KR1020050086689 A KR 1020050086689A KR 20050086689 A KR20050086689 A KR 20050086689A KR 100655078 B1 KR100655078 B1 KR 100655078B1
Authority
KR
South Korea
Prior art keywords
bit register
memory
state
bit
memory cell
Prior art date
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Active
Application number
KR1020050086689A
Other languages
English (en)
Inventor
윤홍식
여인석
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
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Priority to US11/365,585 priority patent/US7535778B2/en
Priority to DE112006002421.3T priority patent/DE112006002421B4/de
Priority to CN2006800340863A priority patent/CN101268521B/zh
Priority to GB0804034A priority patent/GB2443376B/en
Priority to PCT/KR2006/001727 priority patent/WO2007032588A1/en
Priority to JP2008530997A priority patent/JP4709903B2/ja
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Abstract

불량 비트가 많은 경우에 리던던시 회로를 사용하여 결함 구제하는 것이 어려운 문제를 해결하기 위한 개선된 반도체 메모리 장치가 개시된다. 그러한 반도체 메모리 장치는 데이터를 저장하기 위한 메모리 셀들을 갖는 메모리 레이어 및 상기 메모리 셀들 각각의 양호 또는 불량 상태를 나타내는 정보를 기록하기 위한 적어도 하나 이상의 비트 레지스터링 레이어 유닛을 구비한다. 그리하여, 본 발명은 불량 비트의 발생률이 매우 높은 반도체 메모리 장치, 특히, 분자 메모리, 카본 나노튜브 메모리, 원자 메모리, 싱글 일렉트론 메모리, 케미컬하게 바텀-업 방식으로 제조되는 메모리 등의 나노미터 스케일의 메모리 장치에 있어서의 양품 획득율을 증가시킬 수 있다.
리던던시, 나노미터, 수율(yield), 레지스터, 레이어

Description

비트 레지스터링 레이어를 갖는 반도체 메모리 장치 및 그의 구동 방법{Semiconductor memory device having bit registering layer and method for driving thereof}
도 1 내지 도 3은 다양한 리던던시 회로의 셀 싸이즈 하에서의 불량 비트 발생률의 변화에 따른 메모리 블록의 수율을 보인 그래프.
도 4는 n x n 싸이즈의 반도체 메모리 장치를 블록 단위로 관리할 경우의 메모리 블록의 수율의 일례를 보인 그래프.
도 5a는 본 발명의 일 실시예에 따른 비트 레지스터링 레이어를 갖는 반도체 메모리 장치의 구성의 일부를 보인 개략도.
도 5b는 도 5a에서의 비트 레지스터링 레이어의 개략 사시도.
도 6은 도 5a에서의 반도체 메모리 장치의 비트 레지스터링 레이어에서의 유효 비트에 따른 총 메모리 비트의 수율을 보인 그래프.
도 7 및 도 8은 도 5b의 비트 레지스터링 레이어에서의 비트 레지스터의 일례를 개략적으로 보인 사시도.
도 9a는 본 발명의 다른 실시예에 따른 비트 레지스터링 레이어를 갖는 반도체 메모리 장치의 구성의 일부를 나타내는 도면.
도 9a는 도 9a에서의 비트 레지스터링 레이어 유닛의 개략 사시도.
도 10은 도 9a에서 비트 레지스터링 레이어 유닛에서의 유효 비트에 따른 총 메모리 비트의 수율을 나타내는 그래프.
도 11 내지 도 13은 본 발명의 일 실시예에 따른 반도체 메모리 장치의 구동 방법을 설명하기 위한 흐름도.
<도면의 주요부분에 대한 부호의 설명>
100 : 비트 레지스터링 레이어
110, 120 : 비트 레지스터링 레이어 유닛
115, 125, 150 : 층간 절연막
200 : 메모리 레이어
L1, L2, L11, L12, L21, L22 : 하부 금속층
H1, H2, H11, H12, H21, H22 : 상부 금속층
I1 : 절연층 F1 : 퓨즈
본 발명은 반도체 메모리 장치에 관한 것으로, 보다 상세하게는 데이터를 저장하기 위한 메모리 셀들 각각의 불량(bad) 또는 양호(good) 상태를 나타내는 정보 를 기록하기 위한 비트 레지스터링 레이어(bit registering layer)를 갖는 반도체 메모리 장치에 관한 것이다.
반도체 메모리 장치 내의 수많은 메모리 셀들 중 한 개라도 결함이 있는 경우에는 반도체 메모리 장치로서의 제 기능을 하지 못하게 되어 불량품으로 처리된다. 하지만, 반도체 메모리 장치의 집적도가 증가함에 따라 확률적으로는 소량의 메모리 셀에만 결함이 발생할 확률이 높은데도 이를 불량품으로 폐기한다는 것은 양품의 획득율(yield)을 낮추게 되는 비효율적인 처리 방식이다. 따라서, 이 경우 미리 반도체 메모리 장치내에 배치해둔 예비 메모리 셀을 이용하여 불량 셀을 대체시킴으로써 양품의 획득율을 높이는 방식이 채용되어져 왔다. 이와 같이 반도체 메모리 장치의 제조 중에 무작위적으로 발생할 수 있는 결함 셀을 구제하기 위해 배치되는 것이 리던던시(redundancy) 회로이다.
그러나, 리던던시 회로를 배치함에 따라 칩의 면적이 증가하며 결함 구제(repair)에 필요한 테스트의 증가 등이 문제로 되어 고밀도 집적 회로(LSI;Large Scale Integrated Circuit)에서는 그다지 실용화되지 않았지만, 특히 디램(DRAM;Dynamic Random Access Memory)에서는 칩의 면적 증가가 상대적으로 적어 64K ~ 256K 디램에서부터 본격적으로 채용되어져 왔다.
보다 구체적으로 살펴보면, 반도체 메모리 장치에서 리던던시 회로는 실질적인 반도체 메모리 장치의 용량(예를 들어, n x n) 외에 추가로 여분의 셀을 더 배치하고(예를 들어 (n+m) x (n+m')을 배치; 여기서, m, m'은 리던던시 셀의 싸이즈를 나타내는 수에 해당함), 불량 메모리 셀이 존재하는가를 분석한 후 하나 또는 그 이상의 결함 셀을 포함하는 로우(row) 또는 컬럼(column)의 연결을 끊고 리던던시 셀 쪽으로 연결되게 하여, 결과적으로 용량이 n x n 이 되도록 하여 결함없는 반도체 메모리 장치로 제조하기 위한 회로이다.
그러나, 상기와 같은 리던던시 회로의 사용은 비트 수율이 매우 높을 때(즉, 불량 비트 발생률이 매우 낮을 때)에는 효과적이지만, 비트 수율이 조금만 낮아져도 그 효용성이 떨어지게 되는 문제점이 있다. 이하에서는 첨부된 도면을 참조하여 리던던시 회로의 효용성을 설명하도록 한다.
도 1 내지 도 3은 다양한 리던던시 회로의 셀 싸이즈 하에서의 불량 비트(bad bit) 발생률의 변화에 따른 메모리 블록의 수율을 보인 그래프로서, 도 1은 n=16인 경우, 도 2는 n=128인 경우, 도 3은 n=1024인 경우의 메모리 블록의 수율을 나타내고 있다. 여기서, 셀 싸이즈는 메모리 셀의 길이나 면적이 아니라 메모리 셀의 개수에 관련된 용어이며, 메모리 블록은 일정한 개수의 메모리 셀들을 갖는 반도체 메모리 장치의 소단위를 지칭한다.
도 1 내지 도 3을 참조하면, 다양한 리던던시 셀 싸이즈 하에서의 불량 비트 발생률의 변화에 따른 n x n 메모리 블록의 수율이 그래프로 도시되어 있다.
도 1을 예로 들어 설명하면, Y축은 메모리 블록의 수율이고, X축은 불량 비트 발생률이다. 그리고, 도시된 복수 개의 그래프는 n x n의 싸이즈를 갖는 메모리 블록에 있어서, n=16인 경우의 메모리 블록에 대응되는 리던던시 셀 싸이즈(m;m=1,2,4...)에 따른 불량 비트 발생률의 변화와 메모리 블록의 수율의 관계를 나타낸다.
도시된 바와 같이, 일정한 불량 비트 발생률에서 리던던시 셀 싸이즈(m)가 증가하는 경우에 메모리 블록의 수율도 증가함을 알 수 있다. 예를 들면, 불량 비트 발생률이 0.01(1%)이고 리던던시 셀 싸이즈(m)가 1인 경우 메모리 블록의 수율은 약 0.6(60%)이다. 동일한 불량 비트 발생률에서 리던던시 셀 싸이즈(m)가 2인 경우 메모리 블록의 수율은 0.95(95%)이다. 즉, 불량 비트 발생률이 0.01인 경우 리던던시 셀 싸이즈(m)가 4 이상인 경우에는 메모리 블록의 수율은 1이 된다.
도 2 및 도 3의 경우에도 도 1에서와 유사한 방법으로 설명될 수 있다.
도 3에서 보여지는 바와 같이, n=1024인 경우, n x n=1024 x 1024의 메모리 블록을 만들기 위해서 2048 x 2048의 리던던트 셀 싸이즈, 즉 실제 필요한 메모리 면적의 9배의 크기로 반도체 메모리 장치가 제조되더라도 약 0.3% 이상의 불량 비트 발생률에서는 메모리 블록의 수율이 0이 됨을 알 수 있다. 즉, 반도체 메모리 장치의 제조가 실질적으로 불가능하다는 결론에 이른다.
즉, 불량 비트 발생률을 수 퍼센트(예를 들면 1%) 이하로 낮추기가 어려울 것으로 예상되는 나노미터 스케일(nanometer scale)의 메모리 장치(예를 들면, 분자 메모리(molecular memory), 카본 나노튜브 메모리(carbon nano-tube memory), 원자 메모리(atomic memory), 싱글 일렉트론 메모리(single electron memory), 특히 화학적(chemical)으로 바텀-업(bottom-up) 방식으로 제조되는 메모리 등)는 상기와 같은 리던던시 셀로 불량 셀을 구제하는 메모리 설계 방법으로는 접근이 불가능에 가까운 문제점을 갖는다.
상기 나노미터 스케일의 메모리 장치는 나노미터 즉 0.000000001 미터 대의 단위에 대한 조작을 가하는 초미세 기술(거의 분자를 직접 제어하는 수준)인 나노 기술을 사용하여 제조된 메모리 장치로서, 나노 소자 또는 나노 메모리 소자 등으로도 불린다. 상기 나노미터 스케일의 메모리 장치에 대한 예는 미합중국 특허 US6,936,233, US6,750,471 등에 개시되어져 있다.
상기와 같이, 리던던시 셀로 불량 셀을 구제하는 메모리 설계 방법의 단점을 극복하기 위해 하드 디스크 드라이버(Hard Disk Driver)의 FAT(File Allocation Table) 구조와 유사하게 별도의 메모리 레이어(memory layer)를 만들어서 그 메모리 레이어에 불량 메모리 셀에 관한 정보를 기록해 두는 방식이 채용될 수도 있다. 그러나, 이와 같은 방식은 도 4에 도시된 바와 같이 관리 블록의 싸이즈에 따라서 메모리 블록 수율에 심각한 문제가 야기될 수 있다.
도 4는 n x n 싸이즈의 반도체 메모리 장치를 블록 단위로 관리할 경우의 메모리 블록의 수율의 일례를 보인 그래프이다.
도 4에서 보여지는 바와 같이, 블록의 싸이즈가 증가할수록 메모리 블록 수율은 급격하게 낮아지게 된다.
예를 들어, 16 x 16 싸이즈(n=16)의 메모리 블록이고 5E-3(0.5%)의 불량 비트가 발생할 경우 메모리 블록 수율은 0.4(40%)에도 못 미치게 된다. 이는 실질적으로 불량 비트가 0인 경우보다 2배 이상의 면적이 되는 것으로, 블록 싸이즈가 더 커지게 되면 요구되는 면적은 급격하게 늘어나게 되는 문제점을 갖는다.
따라서, 본 발명의 목적은 상술한 종래의 문제점을 해결하기 위한 비트 레지스터링 레이어를 구비한 반도체 메모리 장치를 제공함에 있다.
본 발명의 다른 목적은 불량 비트가 많은 경우에 종래의 리던던시 회로를 사용하여 결함 구제하는 것이 용이하지 않은 문제점을 개선하기 위한 비트 레지스터링 레이어를 구비한 반도체 메모리 장치를 제공함에 있다.
본 발명의 또 다른 목적은 불량 비트의 발생률이 매우 높은 반도체 메모리 장치에 있어서의 수율을 증가시킬 수 있는 비트 레지스터링 레이어를 구비한 반도체 메모리 장치를 제공함에 있다.
본 발명의 또 다른 목적은 불량 비트의 발생률이 매우 높은 반도체 메모리 장치에 있어서의 동작 오류를 감소시키기 위한 반도체 메모리 장치의 구동 방법을 제공함에 있다.
상기의 목적들을 달성하기 위하여 본 발명의 일 양상에 따라 데이터를 저장하기 위한 복수 개의 메모리 셀들을 갖는 반도체 메모리 장치는 상기 메모리 셀들 각각의 양호 또는 불량 상태를 나타내는 정보를 기록하기 위한 비트 레지스터링 레이어를 구비함을 특징으로 한다.
여기서, 상기 비트 레지스터링 레이어는 상기 메모리 셀들 각각에 대응되는 복수 개의 비트 레지스터를 구비할 수 있다.
또한, 상기 비트 레지스터에는 대응되는 메모리 셀이 불량 상태인 경우에 데이터 0이 기록되는 퓨즈 구조로 형성될 수 있다.
또한, 상기 비트 레지스터에는 대응되는 메모리 셀이 불량 상태인 경우에는 데이터 1이 기록되는 안티 퓨즈 구조로 형성될 수 있다.
상기의 목적들을 달성하기 위하여 본 발명의 다른 일 양상에 따른 반도체 메모리 장치는 데이터를 저장하기 위한 메모리 셀들을 갖는 메모리 레이어; 및 상기 메모리 셀들 각각의 양호 또는 불량 상태를 나타내는 정보를 기록하기 위한 적어도 하나 이상의 비트 레지스터링 레이어 유닛을 구비함을 특징으로 한다.
여기서, 상기 비트 레지스터링 레이어 유닛은 상기 메모리 셀들 각각에 대응되는 복수 개의 비트 레지스터를 구비할 수 있다.
또한, 상기 비트 레지스터는 대응되는 메모리 셀이 불량 상태인 경우 그 메모리 셀에 억세스하지 않도록 하기 위한 정보를 기록하여, 상기 반도체 메모리 장치의 동작시, 불량 메모리 셀은 억세스되지 않는 것이 바람직하다.
또한, 상기 비트 레지스터는 원타임 프로그래머블 메모리(one time programmable memory)일 수 있다.
상기 비트 레지스터링 레이어 유닛은 상기 메모리 레이어의 상부에 스택(stack)되는 구조로 형성될 수 있다.
상기의 목적들을 달성하기 위하여 본 발명의 또 다른 일 양상에 반도체 메모리 장치는 데이터를 저장하기 위한 복수 개의 메모리 셀들을 갖는 메모리 레이어; 및 상기 메모리 셀들 각각에 대응되며 대응되는 메모리 셀의 불량 또는 양호 상태에 따라 서로 다른 상태로 되는 복수 개의 비트 레지스터를 포함하는 비트 레지스터링 레이어를 구비함을 특징으로 한다.
여기서, 상기 비트 레지스터는 대응되는 메모리 셀이 불량 상태인 경우 제1 상태로 되고 대응되는 메모리 셀이 양호 상태인 경우 제2 상태로 되어, 상기 반도체 메모리 장치의 동작시 상기 제1 상태에서는 상기 비트 레지스터에 대응되는 메모리 셀은 억세스되지 않는 것이 바람직하다.
또한, 상기 비트 레지스터는 대응되는 메모리 셀의 양호 또는 불량 상태 여부에 무관하게 상기 비트 레지스터가 불량 상태인 경우에 상기 제1 상태로 될 수 있다.
또한, 상기 비트 레지스터 레이어 유닛이 두 개 이상인 경우 동일 메모리 셀에 대응되는 비트 레지스터들 중 적어도 하나 이상의 비트 레지스터가 양호 상태이며, 대응되는 메모리 셀이 양호 상태인 경우에는 상기 반도체 메모리 장치의 동작시 상기 메모리 셀이 억세스될 수 있다.
또한, 상기 반도체 메모리 장치는 나노 스케일 메모리 장치일 수 있다.
상기의 목적들을 달성하기 위하여 본 발명의 일 양상에 따른 데이터를 저장하기 위한 복수 개의 메모리 셀들을 갖는 반도체 메모리 장치의 구동 방법은 상기 메모리 셀들 각각의 양호 또는 불량 상태를 나타내는 정보를 기록하기 위한 비트 레지스터에 기록된 값을 리드하는 단계; 및 상기 리드하는 단계에서 리드한 값에 따라 상기 비트 레지스터에 대응되는 메모리 셀이 양호 상태인 경우에는 상기 메모리 셀에 억세스하고, 상기 비트 레지스터에 대응되는 메모리 셀이 불량 상태인 경우에는 다음의 비트 레지스터에 기록된 값을 리드하는 단계를 갖는 것을 특징으로 한다.
여기서, 상기 반도체 메모리 장치의 구동 방법은 상기 메모리 셀들 각각의 양호 또는 불량 상태를 테스트하는 단계를 더 가질 수 있다.
또한, 상기 반도체 메모리 장치의 구동 방법은 상기 비트 레지스터에 상기 테스트의 결과를 기록하는 비트 레지스터 세팅 단계를 더 가질 수 있다.
상기 테스트의 결과에 무관하게 상기 비트 레지스터가 불량 상태인 경우에는 상기 비트 레지스터가 상기 비트 레지스터에 대응되는 메모리 셀이 불량 상태인 경우의 상기 비트 레지스터의 상태와 동일한 상태로 되도록 하는 단계를 더 가질 수 있다.
이하 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예를 상세히 설명한다. 실시예에서의 설명들은 본 발명이 속하는 기술분야에서 통상의 지식을 가지는 자에게 본 발명에 대한 이해를 돕기 위한 의도로 예를 들어 도시되고 한정된 것에 불과하므로, 본 발명의 범위를 제한하는 것으로 사용되어서는 아니 될 것이다.
도 5A는 본 발명의 일 실시예에 따른 비트 레지스터링 레이어(bit registering layer)를 갖는 반도체 메모리 장치의 구성의 일부를 나타내는 도면이고, 도 5B는 도 5A에서의 비트 레지스터링 레이어의 개략 사시도이다.
도 5A 내지 도 5B를 참조하면, 본 발명의 일 실시예에 따른 반도체 메모리 장치는 메모리 레이어(200) 및 비트 레지스터링 레이어(100)를 구비한다. 참조부호 150은 상기 비트 레지스터링 레이어(100)와 상기 메모리 레이어(200)간을 절연시키기 위한 층간 절연막이다.
상기 메모리 레이어(200)는 데이터를 저장하기 위한 메모리 셀들을 갖는다.
상기 비트 레지스터링 레이어(100)는 상기 메모리 셀들 각각의 양호 또는 불량 상태를 나타내는 정보를 기록하기 위한 부분이다. 도 1 내지 도 4에서 보여지는 바와 같이, 관리를 위한 블록 싸이즈가 작아질수록 효율은 증가하게 되어, 결과적으로 블록 싸이즈를 1비트로 할 때 그 효율이 최대화된다. 그리고, 실제로 불량 비트 발생률이 10% 이상이 될 것으로 예상되는 나노미터 스케일의 메모리 장치들에서는 결국 1비트당 관리할 때만 의미가 있는 디바이스가 되는 것이다.
따라서, 상기 비트 레지스터링 레이어(100)는 상기 메모리 셀들 각각에 대응되는 복수 개의 비트 레지스터들(bit registers)을 구비하는 것이 바람직하다. 메모리 셀들 각각에 대응되는 복수 개의 비트 레지스터들에는 메모리 셀들의 양호 또는 불량 상태를 나타내는 정보가 기록된다.
그리고, 상기 비트 레지스터링 레이어(100)는 도 5A에 도시된 바와 같이 층간 절연막(150)을 사이에 두고 상기 메모리 레이어(200)의 상부에 스택(stack)되는 구조로 형성될 수 있다. 그리하여, 비트 레지스터링 레이어(100)를 갖는 반도체 메모리 장치의 총 면적을 줄일 수 있게 된다.
예를 들어, 불량인 메모리 셀에 대응되는 비트 레지스터에 데이터 0이 기록되고, 상기 메모리 셀이 양호 상태인 경우에는 상기 메모리 셀에 대응되는 비트 레지스터에 데이터 1이 기록될 수 있다. 그리하여, 상기 메모리 셀이 불량 상태인 경우에 그 메모리 셀에 억세스하지 않도록 하기 위한 정보인 데이터 0이 상기 비트 레지스터에 기록되어, 상기 반도체 메모리 장치의 동작시 불량 메모리 셀은 억세스 되지 않게 된다.
반대로, 불량인 메모리 셀에 대응되는 비트 레지스터에 데이터 1이 기록되고, 메모리 셀이 양호 상태인 경우에는 상기 메모리 셀에 대응되는 비트 레지스터에 데이터 0이 기록될 수도 있다.
상기 비트 레지스터는 1회성 프로그램 메모리(one time programmable memory)일 수 있다. 왜냐하면, 실질적으로 메모리 레이어에서의 불량 비트 자체가 다시 양호 비트로 되는 경우는 거의 없다고 볼 수 있으므로, 상기 메모리 레이어에서의 비트 별 테스트 결과, 불량 비트인 경우에는 대응되는 비트 레지스터에 1회만 프로그램할 수 있어도 무방하기 때문이다. 따라서, 상기 비트 레지스터는 ROM(Read Only Memory)일 수 있다.
상기 비트 레지스터는 도 5B에서 구체적으로 도시되지는 않았지만, 상부 금속층(H1, H2)과 하부 금속층(L1, L2)의 교차점에 형성되어질 수 있다.
예를 들면, 상기 비트 레지스터는 퓨즈(fuse) 구조로 형성될 수 있다. 즉, 메모리 셀이 양호 상태인 경우에는 상기 비트 레지스터는 초기 상태인 연결 상태를 유지하고(이 경우는 상기 비트 레지스터에 데이터 1이 기록된 상태임), 불량 상태인 경우에는 상기 비트 레지스터는 절연되도록 하는(이 경우는 상기 비트 레지스터에 데이터 0이 기록된 상태임) 구조로 형성될 수 있다. 상기 비트 레지스터는 과전류를 흘려 절연시킬 수도 있고, 레이저 빔을 가하여 절연시킬 수도 있는 등 다양한 방법으로 절연될 수 있다. 이는 이하에서 도 8을 참조하여 보다 구체적으로 설명된다.
반대로, 상기 비트 레지스터는 안티 퓨즈(anti-fuse) 구조로 형성될 수도 있다. 즉, 메모리 셀이 양호 상태인 경우에는 초기 상태인 절연 상태를 유지하고(이 경우는 상기 비트 레지스터에 데이터 0이 기록된 상태임), 불량 상태인 경우에는 상기 비트 레지스터는 연결 상태로 되도록 하는(이 경우는 상기 비트 레지스터에 데이터 1이 기록된 상태임) 구조로 형성될 수도 있다.
나아가, 상기 비트 레지스터도 양호 상태 또는 불량 상태로 될 수도 있으므로, 상기 비트 레지스터는 대응되는 메모리 셀의 양호 또는 불량 상태 여부에 무관하게 상기 비트 레지스터가 불량 상태인 경우, 메모리 셀이 불량 상태인 경우의 비트 레지스터의 데이터와 동일한 값을 갖는 상태로 되는 것이 바람직하다. 그리하여, 메모리 셀이 불량 상태인데도 이에 대응되는 비트 레지스터가 불량 상태임으로 인해, 그 비트 레지스터에 메모리 셀이 양호 상태임을 나타내는 정보가 기록되어 있어 동작시 오류를 줄일 수 있게 된다. 이는 이하에서 도 7을 참조하여 보다 구체적으로 설명된다.
도 6은 도 5A에서의 반도체 메모리 장치의 비트 레지스터링 레이어에서의 유효 비트, 즉 비트 레지스터링 레이어에서의 비트 레지스터의 양호 상태에 따른 총 메모리 셀의 수율(또는 메모리 비트의 수율이라고도 함)을 나타내는 그래프이다.
도 6에서, X축(BRL;Bit Register Layer)은 비트 레지스터링 레이어의 수율 즉, 비트 레지스터의 양호 상태를 퍼센트(%)로 나타낸 것이고, Y축(TMBY;Total Memory Bit Yield)은 총 메모리 셀의 수율을 퍼센트(%)로 나타낸 것이다.
상기 비트 레지스터의 양호 상태라고 함은 상기 비트 레지스터도 양호 상태 또는 불량 상태로 될 수 있으므로, 이를 고려하여 불량 상태인 비트 레지스터를 제외한 비트 레지스터를 말한다.
도 6을 참조하면, 비트 레지스터링 레이어의 수율의 변화에 따른 총 메모리 셀의 수율이 메모리 레이어에서의 비트 수율(40%, 60%, 80%, 100%)별로 구별되어 도시되어져 있다.
예를 들어, 메모리 레이어에서의 비트 수율이 40%인 경우에 총 메모리 셀의 수율이 40%이어야 이상적(Ideal)이지만(이 경우 비트 레지스터링 레이어의 수율은 100%임), 비트 레지스터링 레이어의 수율도 함께 고려되어야 하므로 비트 레지스터링 레이어의 수율이 80%라면, 총 메모리 셀의 수율은 약 30%이다.
메모리 레이어에서의 비트 수율이 60%, 80% 및 100%인 경우에도 상기와 같이 설명될 수 있다. 메모리 레이어에서의 비트 수율이 100%인 경우, 즉 에러 비트가 존재하지 않는 경우에는 비트 레지스터링 레이어의 수율에 의존하여 총 메모리 셀의 수율이 결정될 것이다. 즉, 메모리 레이어에서의 비트 수율이 100%이고 비트 레지스터링 레이어의 수율이 20%라면, 총 메모리 셀의 수율은 20%로 되고, 비트 레지스터링 레이어의 수율이 60%라면, 총 메모리 셀의 수율은 60%로 된다.
도 7 및 도 8은 도 5B의 비트 레지스터링 레이어에서의 비트 레지스터의 일례를 개략적으로 보인 사시도이다.
먼저, 도 7을 참조하면, 상부 금속층(H1) 및 하부 금속층(L1)이 절연층(I1)에 의해 절연되어져 있는 안티 퓨즈 구조의 비트 레지스터가 도시되어져 있다.
상기 비트 레지스터에 대응되는 메모리 셀이 양호 상태인 경우에는 절연층 (I1)에 의해 절연 상태가 유지되도록 하고, 상기 비트 레지스터에 대응되는 메모리 셀이 불량 상태인 경우에는 상부 금속층(H1)에 과전류를 흘려 절연층(I1)이 파괴되도록 하여 상부 금속층(H1)과 하부 금속층(L1)이 전기적으로 연결되도록 한다.
반대로, 상기 비트 레지스터에 대응되는 메모리 셀이 양호 상태인 경우에 상부 금속층(H1)에 과전류를 흘려 절연층(I1)이 파괴되도록 하여 상부 금속층(H1)과 하부 금속층(L1)이 전기적으로 연결되도록 하고, 상기 비트 레지스터에 대응되는 메모리 셀이 불량 상태인 경우에는 절연층(I1)에 의해 절연 상태가 유지되도록 할 수도 있다.
상기 비트 레지스터는 양호 상태일 수도 있고 불량 상태일 수도 있다. 예를 들어, 상기 비트 레지스터의 제조시 절연층(I1)이 손상되어 대응되는 메모리 셀의 상태에 무관하게 상기 비트 레지스터가 항상 연결 상태로 되어 있을 수 있다. 그리하여, 상기 메모리 셀이 불량 상태인 경우인데도 대응되는 비트 레지스터는 의도하지 않은 상태로 될 수 있다. 따라서, 이러한 오류를 감소시키기 위해 상기 비트 레지스터 자체가 불량 상태인 경우에는 대응되는 메모리 셀이 불량 상태인 경우에 비트 레지스터에 기록되어야 하는 데이터와 동일한 값을 갖도록 하는 것이 바람직하다. 따라서, 대응되는 메모리 셀이 양호 상태인 경우에 비트 레지스터가 절연 상태로 유지되도록 하고, 대응되는 메모리 셀이 불량 상태인 경우에 연결 상태가 되도록 하는 구조가 바람직하다.
다음으로, 도 8을 참조하면, 상부 금속층(H1) 및 하부 금속층(L1)이 퓨즈(F1)에 의해 연결되어져 있는 퓨즈 구조의 비트 레지스터가 도시되어져 있다.
상기 비트 레지스터에 대응되는 메모리 셀이 양호 상태인 경우에는 퓨즈(F1)에 의해 연결 상태가 유지되도록 하고, 상기 비트 레지스터에 대응되는 메모리 셀이 불량 상태인 경우에는 상부 금속층(H1)에 과전류를 흘려 퓨즈(F1)가 절단되도록 하여 상부 금속층(H1)과 하부 금속층(L1)이 전기적으로 분리되는 절연 상태가 되도록 한다.
반대로, 상기 비트 레지스터에 대응되는 메모리 셀이 양호 상태인 경우에 상부 금속층(H1)에 과전류를 흘려 퓨즈(F1)가 절단되도록 하여 상부 금속층(H1)과 하부 금속층(L1)이 전기적으로 분리되도록 하고, 상기 비트 레지스터에 대응되는 메모리 셀이 불량 상태인 경우에는 퓨즈(F1)에 의해 연결 상태가 유지되도록 할 수도 있다.
마찬가지로, 상기 메모리 셀이 불량 상태인 경우인데도 대응되는 비트 레지스터는 의도하지 않은 상태(예를 들면, 상기 비트 레지스터의 퓨즈(F1)가 세팅 전에 이미 절단되어져 있는 상태)로 될 수 있으므로, 이러한 오류를 감소시키기 위해, 대응되는 메모리 셀이 양호 상태인 경우에 비트 레지스터가 연결 상태로 유지되도록 하고, 대응되는 메모리 셀이 불량 상태인 경우에 절연 상태가 되도록 하는 구조가 바람직하다.
이와 같이, 상기 메모리 셀 각각이 양호 상태인지 불량 상태를 테스트한 후, 그 테스트 결과가 상기 메모리 셀 각각에 대응되는 비트 레지스터에 프로그래밍됨으로써, 반도체 메모리 장치의 파워 업(power-up)시 상기 비트 레지스터가 먼저 억세스되어, 대응되는 메모리 셀의 억세스 여부가 결정된다.
그리하여, 본 발명은 불량 비트가 많음으로 인해 종래의 리던던시 회로를 사용하여 결함 구제하는 것이 용이하지 않은 문제점을 개선할 수 있다. 특히, 불량 비트 발생률이 높은 분자 메모리 등의 나노미터 스케일의 메모리 장치에 적용될 수 있다.
그리고, 상기 비트 레지스터링 레이어는 상기 메모리 레이어와는 다른 제조법에 의해 제조될 수도 있고, 상기 메모리 레이어와 동일한 제조법에 의해 제조될 수도 있다. 즉, 상기 메모리 레이어가 분자 메모리 제조법에 의해 제조된 경우, 상기 비트 레지스터링 레이어는 분자 메모리 제조법과는 다른 제조법에 의해 제조될 수도 있고 상기 메모리 레이어와 동일한 분자 메모리 제조법에 의해 제조될 수도 있다.
도 9A는 본 발명의 다른 실시예에 따른 비트 레지스터링 레이어를 갖는 반도체 메모리 장치의 구성의 일부를 나타내는 도면이고, 도 9B는 도 9A에서의 비트 레지스터링 레이어 유닛의 개략 사시도이다. 상기 비트 레지스터링 레이어는 두 개의 비트 레지스터링 레이어 유닛(bit registering layer unit)을 구비한다.
도 5A 내지 도 5B에서 보여진 반도체 메모리 장치는 비트 레지스터링 레이어의 비트 레지스터의 수와 메모리 레이어의 메모리 셀의 수의 비가 1:1인 경우이고, 도 9A에서 보여지는 반도체 메모리 장치는 비트 레지스터링 레이어의 비트 레지스터의 수와 메모리 레이어의 메모리 셀의 수의 비가 2:1인 경우이다.
도 9A 내지 도 9B를 참조하면, 반도체 메모리 장치는 데이터를 저장하기 위한 메모리 셀들을 갖는 메모리 레이어(300), 및 상기 메모리 셀들 각각에 대응되 며, 대응되는 메모리 셀의 불량 또는 양호 상태에 따라 서로 다른 상태로 되는 복수 개의 비트 레지스터를 포함하는 두 개의 비트 레지스터링 레이어 유닛(110, 120)을 구비한다. 상기 비트 레지스터링 레이어 유닛들(110, 120) 및 메모리 레이어(300) 각각은 층간 절연막(115, 125)에 의해 절연되어져 있다.
상기 비트 레지스터는 대응되는 메모리 셀이 불량 상태인 경우 제1 상태로 되고 대응되는 메모리 셀이 양호 상태인 경우 제2 상태로 되어, 상기 반도체 메모리 장치의 동작시 상기 제1 상태에서는 상기 비트 레지스터에 대응되는 메모리 셀에 억세스하지 않는 것이 바람직하다. 상기 제1 상태는 비트 레지스터에 0(이 경우, 상기 제2 상태는 비트 레지스터에 1이 기록되는 상태) 또는 1(이 경우, 상기 제2 상태는 비트 레지스터에 0이 기록되는 상태)이 기록되는 상태이다.
상기 비트 레지스터링 레이어 유닛(110, 120) 각각의 구조는 도 5B에서의 비트 레지스터링 레이어(100)와 대체로 동일하므로 비트 레지스터링 레이어 유닛(110, 120) 각각에 대한 설명은 생략한다. 그리고, 참조부호 L11, L12, L21, L22는 비트 레지스터링 레이어 유닛에서의 하부 금속층을 나타내고, 참조부호 H11, H12, H21, H22는 상부 금속층을 나타낸다.
메모리 레이어(300)에서의 하나의 메모리 셀에 대응되는 비트 레지스터는 두 개의 비트 레지스터링 레이어 유닛(110, 120) 각각에 존재하므로, 두 개의 비트 레지스터가 하나의 메모리 셀에 대응된다. 그리하여, 동일 메모리 셀에 대응되는 비트 레지스터들 중 하나가 불량 상태이고 나머지가 양호 상태이며 대응되는 메모리 셀이 양호 상태인 경우, 상기 반도체 메모리 장치의 동작시 상기 메모리 셀이 억세 스된다.
예를 들면, 메모리 레이어(300)에서의 메모리 셀에 대응되는 비트 레지스터 중 하나가 불량 상태인 경우라도 상기 메모리 셀에 대응되는 비트 레지스터 중 나머지 하나가 양호 상태인 경우에는, 상기 메모리 셀의 양호 또는 불량 상태를 나타내는 정보를 양호 상태인 비트 레지스터에 기록할 수 있게 된다.
도 10은 도 9A에서의 반도체 메모리 장치의 비트 레지스터링 레이어 유닛에서의 유효 비트에 따른 총 메모리 비트의 수율을 나타내는 그래프이다.
도 10을 참조하면, 두 개의 비트 레지스터링 레이어 유닛의 수율의 변화에 따른 총 메모리 셀의 수율이 메모리 레이어에서의 비트 수율(40%, 60%, 80%, 100%)별로 구별되어 도시되어져 있다. 그리고, 점선으로 도시된 것은 상기 비트 레지스터링 레이어 유닛이 하나인 경우, 즉 도 5A에 도시된 반도체 메모리 장치의 경우의 그래프이다.
예를 들어, 메모리 레이어에서의 비트 수율이 40%인 경우에 총 메모리 셀의 수율이 40%이어야 이상적이지만(이 경우 비트 레지스터링 레이어 유닛의 수율은 100%임), 비트 레지스터링 레이어 유닛의 수율도 함께 고려되어야 하므로 비트 레지스터링 레이어 유닛의 수율이 80%라면, 총 메모리 셀의 수율은 거의 40%에 가깝다. 이는 비트 레지스터링 레이어 유닛이 하나인 경우, 대략 30%인 것과 비교 할 경우 확연히 개선됨을 알 수 있다.
메모리 레이어에서의 비트 수율이 60%, 80% 및 100%인 경우에도 상기와 같이 설명될 수 있다.
상기 비트 레지스터링 레이어 유닛이 두 개인 경우를 예를 들어 설명하였지만, 상기 비트 레지스터링 레이어 유닛은 세 개 또는 그 이상이 될 수도 있다. 그런 경우, 총 메모리 셀의 수율은 더욱더 이상적인 값에 가까워질 것이다.
도 11 내지 도 13은 본 발명의 일 실시예에 따른 반도체 메모리 장치의 구동 방법을 설명하기 위한 흐름도이다.
본 발명의 일 실시예에 따른 반도체 메모리 장치의 구동 방법은 메모리 셀들 각각의 양호 또는 불량 상태를 나타내는 정보를 기록하기 위한 비트 레지스터에 기록된 값을 리드(read)하는 단계(S110, S210)와 상기 리드하는 단계에서 리드한 값에 따라 상기 비트 레지스터에 대응되는 메모리 셀이 양호 상태인 경우에는 상기 메모리 셀에 억세스하고, 상기 비트 레지스터에 대응되는 메모리 셀이 불량 상태인 경우에는 다음의 비트 레지스터에 기록된 값을 리드하는 단계(S130, S230)를 갖는다.
나아가, 상기 메모리 셀들 각각의 양호 또는 불량 상태를 테스트하는 단계(S10) 및 상기 비트 레지스터에 상기 테스트의 결과를 기록하는 비트 레지스터 세팅 단계(S30)를 더 갖는 것이 바람직하다.
도 11을 참조하면, 상기 비트 레지스터에 메모리 셀들 각각의 테스트의 결과를 기록하는 비트 레지스터 세팅 과정이 이하와 같이 설명된다.
먼저, 메모리 셀들 각각의 양호 또는 불량 상태를 비트 단위로 테스트하고(S10), 테스트된 메모리 셀이 불량 비트 즉 불량 상태의 메모리 셀인지 양호 상태의 메모리 셀인지를 판단(S20)한 후, 불량 상태의 메모리 셀인 경우에는 대응되는 비트 레지스터에 데이터 0을 기록한다. 테스트된 메모리 셀이 양호 상태인 경우에는 그 메모리 셀에 대응되는 비트 레지스터의 초기 상태가 그대로 유지된다. 이 경우, 그 메모리 셀에 대응되는 비트 레지스터의 초기 상태는 데이터 0과는 구별되는 데이터(예를 들면, 데이터 1)를 나타내는 상태인 것이 바람직하다. 나아가, 테스트된 메모리 셀이 양호 상태인 경우에는 불량 상태인 경우와 구별되는 데이터 1을 대응되는 비트 레지스터에 기록할 수도 있다.
테스트된 메모리 셀이 불량 상태의 메모리 셀인 경우에 대응되는 비트 레지스터에 데이터 0을 기록하는 방법을 예를 들어 설명하였지만, 대응되는 비트 레지스터에 데이터 1을 기록할 수도 있다. 이 경우, 그 메모리 셀에 대응되는 비트 레지스터의 초기 상태는 데이터 1과는 구별되는 데이터(예를 들면, 데이터 0)를 나타내는 상태인 것이 바람직하다. 마찬가지로, 테스트된 메모리 셀이 양호 상태인 경우에는 불량 상태인 경우와 구별되는 데이터 0을 대응되는 비트 레지스터에 기록할 수도 있다.
상기 비트 레지스터 세팅 과정은 전 메모리 셀에 대해 반복적으로 수행되는 것이 바람직하다. 그리하여, 전 메모리 셀들 각각에 대응되는 비트 레지스터에 테스트 결과를 나타내는 정보가 기록된다. 앞서 설명된 바와 같이 두 개 이상의 비트 레지스터링 레이어가 구비되는 경우에는 메모리 셀들 각각에 대응되는 비트 레지스터는 두 개 이상일 수 있다.
나아가, 상기 테스트의 결과에 무관하게 대응되는 비트 레지스터가 불량 상태인 경우에는 상기 비트 레지스터에 대응되는 메모리 셀이 불량 상태인 경우의 비 트 레지스터의 상태와 동일한 상태로 되도록 하는 단계가 더 포함될 수도 있다. 그리하여, 비트 레지스터 자체가 불량 상태이면서 대응되는 메모리 셀이 불량 상태인 경우에 그 메모리 셀은 억세스되지 않도록 할 수 있다.
도 12를 참조하면, 도 11의 비트 레지스터 세팅을 거친 반도체 메모리 장치의 메모리 셀에 데이터를 라이트(write)하는 과정이 이하와 같이 설명된다.
먼저, 대응되는 비트 레지스터에 기록된 데이터를 리드(read)하여(S110), 기록된 데이터가 1인지 0인지를 판단한 후(S120), 기록된 데이터가 0인 경우에는 그 메모리 셀에 데이터를 라이트하지 않고 다음의 비트 레지스터로 이동한다(S130). 만약, 기록된 데이터가 1인 경우에는 그 메모리 셀에 데이터를 라이트한다(S140). 이러한 과정이 상기 반도체 메모리 장치로 입력되는 데이터 비트 수만큼 반복 수행되어짐으로써, 메모리 셀에 입력 데이터를 라이트하는 과정이 완료된다.
도 13을 참조하면, 도 11의 비트 레지스터 세팅을 거친 반도체 메모리 장치의 메모리 셀로부터 데이터를 리드(read)하는 과정이 이하와 같이 설명된다.
먼저, 대응되는 비트 레지스터에 기록된 데이터를 리드(read)하여(S120), 기록된 데이터가 1인지 0인지를 판단한 후(S220), 기록된 데이터가 0인 경우에는 그 메모리 셀로부터 데이터를 리드하지 않고 다음의 비트 레지스터로 이동한다(S230). 만약, 기록된 데이터가 1인 경우에는 그 메모리 셀로부터 데이터를 리드한다(S240). 이러한 과정이 상기 반도체 메모리 장치로부터 리드하고자 하는 데이터 비트 수만큼 반복 수행되어짐으로써, 메모리 셀로부터 데이터를 리드하는 과정이 완료된다.
상술한 바와 같이, 본 발명의 비트 레지스터링 레이어는 불량 비트의 발생률이 매우 높은 반도체 메모리 장치, 예를 들면, 분자 메모리, 카본 나노튜브 메모리, 원자 메모리, 싱글 일렉트론 메모리, 특히 화학적(chemical)으로 바텀-업(bottom-up) 방식으로 제조되는 메모리 등의 나노미터 스케일의 메모리 장치 등에 다양하게 적용되어 그들의 수율을 더욱 증가시킬 수 있다.
본 발명의 실시예에 따른 비트 레지스터링 레이어를 갖는 반도체 메모리 장치 및 그의 구동 방법은 상기 실시예에 한정되지 않고, 본 발명의 기본 원리를 벗어나지 않는 범위에서 다양하게 설계되고, 응용될 수 있음은 본 발명이 속하는 기술분야에서 통상의 지식을 가지는 자에게는 자명한 사실이라 할 것이다.
상술한 바와 같이 본 발명은 비트 레지스터링 레이어를 구비한 반도체 메모리 장치를 제공함으로써, 불량 비트가 많은 경우에 있어서 종래의 리던던시 회로를 사용하여 결함 구제하는 것이 용이하지 않은 문제점을 개선하는 효과를 갖는다.
또한, 본 발명은 불량 비트의 발생률이 매우 높은 반도체 메모리 장치, 예를 들면, 분자 메모리, 카본 나노튜브 메모리, 원자 메모리, 싱글 일렉트론 메모리, 특히 화학적(chemical)으로 바텀-업(bottom-up) 방식으로 제조되는 메모리 등의 나노미터 스케일의 메모리 장치에 있어서의 수율을 증가시킬 수 있는 효과를 갖는다.

Claims (20)

  1. 데이터를 저장하기 위한 복수 개의 메모리 셀들을 갖는 반도체 메모리 장치에 있어서:
    상기 메모리 셀들 각각의 양호 또는 불량 상태를 나타내는 정보를 기록하기 위한 비트 레지스터링 레이어를 구비함을 특징으로 하는 반도체 메모리 장치.
  2. 제1항에 있어서,
    상기 비트 레지스터링 레이어는 상기 메모리 셀들 각각에 대응되는 복수 개의 비트 레지스터를 구비함을 특징으로 하는 반도체 메모리 장치.
  3. 제2항에 있어서,
    상기 비트 레지스터에는 대응되는 메모리 셀이 불량 상태인 경우에 데이터 0이 기록되는 것을 특징으로 하는 반도체 메모리 장치.
  4. 제3항에 있어서,
    상기 비트 레지스터는 퓨즈 구조로 형성되는 것을 특징으로 하는 반도체 메 모리 장치.
  5. 제2항에 있어서,
    상기 비트 레지스터에는 대응되는 메모리 셀이 불량 상태인 경우에는 데이터 1이 기록되는 것을 특징으로 하는 반도체 메모리 장치.
  6. 제5항에 있어서,
    상기 비트 레지스터는 안티 퓨즈 구조로 형성되는 것을 특징으로 하는 반도체 메모리 장치.
  7. 반도체 메모리 장치에 있어서:
    데이터를 저장하기 위한 메모리 셀들을 갖는 메모리 레이어; 및
    상기 메모리 셀들 각각의 양호 또는 불량 상태를 나타내는 정보를 기록하기 위한 적어도 하나 이상의 비트 레지스터링 레이어 유닛을 구비함을 특징으로 하는 반도체 메모리 장치.
  8. 제7항에 있어서,
    상기 비트 레지스터링 레이어 유닛은 상기 메모리 셀들 각각에 대응되는 복수 개의 비트 레지스터를 구비함을 특징으로 하는 반도체 메모리 장치.
  9. 제8항에 있어서,
    상기 비트 레지스터는 대응되는 메모리 셀이 불량 상태인 경우 그 메모리 셀에 억세스하지 않도록 하기 위한 정보를 기록하여, 상기 반도체 메모리 장치의 동작시, 불량 메모리 셀은 억세스되지 않는 것을 특징으로 하는 반도체 메모리 장치.
  10. 제9항에 있어서,
    상기 비트 레지스터는 원타임 프로그래머블 메모리인 것을 특징으로 하는 반도체 메모리 장치.
  11. 제7항에 있어서,
    상기 비트 레지스터링 레이어 유닛은 상기 메모리 레이어의 상부에 스택되는 구조로 형성되는 것을 특징으로 하는 반도체 메모리 장치.
  12. 반도체 메모리 장치에 있어서:
    데이터를 저장하기 위한 복수 개의 메모리 셀들을 갖는 메모리 레이어; 및
    상기 메모리 셀들 각각에 대응되며 대응되는 메모리 셀의 불량 또는 양호 상태에 따라 서로 다른 상태로 되는 복수 개의 비트 레지스터를 포함하는 비트 레지스터링 레이어 유닛을 적어도 하나 이상 구비함을 특징으로 하는 반도체 메모리 장치.
  13. 제12항에 있어서,
    상기 비트 레지스터는 대응되는 메모리 셀이 불량 상태인 경우 제1 상태로 되고 대응되는 메모리 셀이 양호 상태인 경우 제2 상태로 되어, 상기 반도체 메모리 장치의 동작시 상기 제1 상태에서 상기 비트 레지스터에 대응되는 메모리 셀이 억세스되지 않는 것을 특징으로 하는 반도체 메모리 장치.
  14. 제13항에 있어서,
    상기 비트 레지스터는 불량 상태인 경우에 상기 제1 상태로 되는 것을 특징으로 하는 반도체 메모리 장치.
  15. 제12항에 있어서,
    상기 비트 레지스터링 레이어 유닛이 두 개 이상인 경우 동일 메모리 셀에 대응되는 비트 레지스터들 중 적어도 하나 이상의 비트 레지스터가 양호 상태이며, 대응되는 메모리 셀이 양호 상태인 경우에는 상기 반도체 메모리 장치의 동작시 상기 메모리 셀이 억세스되는 것을 특징으로 하는 반도체 메모리 장치.
  16. 제12항에 있어서,
    상기 반도체 메모리 장치는 나노미터 스케일 메모리 장치인 것을 특징으로 하는 반도체 메모리 장치.
  17. 데이터를 저장하기 위한 복수 개의 메모리 셀들을 갖는 반도체 메모리 장치의 구동 방법에 있어서:
    상기 메모리 셀들 각각의 양호 또는 불량 상태를 나타내는 정보를 기록하기 위한 비트 레지스터에 기록된 값을 리드하는 단계; 및
    상기 리드하는 단계에서 리드한 값에 따라 상기 비트 레지스터에 대응되는 메모리 셀이 양호 상태인 경우에는 상기 메모리 셀에 억세스하고, 상기 비트 레지스터에 대응되는 메모리 셀이 불량 상태인 경우에는 다음의 비트 레지스터에 기록 된 값을 리드하는 단계를 갖는 것을 특징으로 하는 반도체 메모리 장치의 구동 방법.
  18. 제17항에 있어서,
    상기 메모리 셀들 각각의 양호 또는 불량 상태를 테스트하는 단계를 더 갖는 것을 특징으로 하는 반도체 메모리 장치의 구동 방법.
  19. 제18항에 있어서,
    상기 비트 레지스터에 상기 테스트의 결과를 기록하는 비트 레지스터 세팅 단계를 더 갖는 것을 특징으로 하는 반도체 메모리 장치의 구동 방법.
  20. 제19항에 있어서,
    상기 테스트의 결과에 무관하게 상기 비트 레지스터가 불량 상태인 경우, 상기 비트 레지스터의 상태는 상기 비트 레지스터에 대응되는 메모리 셀이 불량 상태인 경우의 상기 비트 레지스터의 상태와 동일한 상태가 되도록 하는 단계를 더 갖는 것을 특징으로 하는 반도체 메모리 장치의 구동 방법.
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