KR100655068B1

KR100655068B1 - semiconductor device having advanced signal line layout

Info

Publication number: KR100655068B1
Application number: KR1020000053910A
Authority: KR
Inventors: 강태경; 박철성
Original assignee: 삼성전자주식회사
Priority date: 2000-09-14
Filing date: 2000-09-14
Publication date: 2006-12-08
Also published as: KR20020021201A

Abstract

셋업/홀드 윈도우 및 스큐를 개선하는 신호라인 배치구조를 가지는 반도체 장치는, 동일한 종류의 복수의 신호라인을 반도체 기판상의 신호제공부와 신호수신부 사이에 배치할 경우에 상기 신호제공부와 신호수신부사이를 잇는 길이가 가장긴 신호라인의 폭을 가장 크게 하고 가장 짧은 신호라인의 폭을 가장 작게 배치한 구조를 가지는 것에 의해 셋업/홀드 윈도우 및 스큐가 개선되어 동작 스피드가 향상된다.
A semiconductor device having a signal line arrangement structure that improves setup / hold window and skew is provided between the signal providing unit and the signal receiving unit when a plurality of signal lines of the same type are arranged between the signal providing unit and the signal receiving unit on the semiconductor substrate. By setting the width of the longest signal line with the largest length and the smallest width of the shortest signal line, the setup / hold window and skew are improved to improve the operation speed.

반도체 장치, 동작 스피드, 신호라인 배치구조, 셋업/홀드 윈도우, 스큐Semiconductor devices, operating speed, signal line layout, setup / hold window, skew

Description

Semiconductor device having advanced signal line layout that improves setup / hold window and skew

도 1 및 도 2는 통상적(컨벤셔널)인 반도체 장치의 신호라인들의 배치를 보인 도면들1 and 2 illustrate layout of signal lines of a conventional (conventional) semiconductor device.

도 3은 본 발명의 일 실시 예에 따른 반도체 장치의 신호라인의 배치를 보인 도면
3 illustrates an arrangement of signal lines of a semiconductor device according to an embodiment of the present disclosure.

본 발명은 반도체 장치의 신호라인 배치에 관한 것으로, 특히 셋업/홀드 윈도우 및 스큐를 개선하는 신호라인 배치구조에 관한 것이다. BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to signal line arrangements in semiconductor devices, and more particularly, to signal line arrangement structures that improve setup / hold windows and skew.

컴퓨터, 통신 및 산업부문에 이용되는 전자적 시스템이 대용량화 및 고도화됨에 따라 보다 저장능력이 크면서 고속동작기능을 갖는 메모리 등과 같은 반도체 장치가 필요하게 된다. 따라서, 그러한 시스템에 사용되는 반도체 장치는 보다 높은 집적율 및 스케일 다운을 위하여 보다 축소된 디자인 룰에 의해 제조되어진다. 보다 고속동작을 가지는 반도체 장치에서 셋업/홀드 윈도우(set up/hold window)도 또한 점점 좁아지고 있는 실정이다. 셋업/홀드가 빠른 경우에 동작스피드가 향상되어 제품의 성능이 개선되나, 지나치게 빠른 경우에는 동작페일을 유발할 수 있기 때문에 설계 단계부터 충분한 마진을 확보하는 것도 중요하다. 그러한 셋업/홀드 윈도우를 좁히기 위해 다양한 시도들이 본 분야에서 행해지고 있다. 그러한 시도들 중의 하나는 반도체 기판상에서 각 기능블록 및 신호라인의 배치를 고려하는 것이다. As electronic systems used in computers, telecommunications, and industrial sectors become larger and more advanced, semiconductor devices, such as memories having greater storage capacity and high-speed operation functions, are needed. Thus, semiconductor devices used in such systems are manufactured with smaller design rules for higher integration rates and scale down. In a semiconductor device having higher speed operation, the set up / hold window is also getting narrower. If the setup / hold is fast, the operation speed is improved to improve the performance of the product, but if it is too fast, it may cause the operation failure, so it is also important to have sufficient margin from the design stage. Various attempts have been made in the art to narrow such setup / hold windows. One such attempt is to consider the placement of each functional block and signal line on a semiconductor substrate.

그러나, 동일한 종류의 신호라인들의 길이는 각 기능블록의 형성위치에 기인하여 각기 다르게 되므로 신호들간에는 스큐(skew)가 발생한다. 따라서, 종래에는 도 1에 도시된 바와 같이 가장 긴 거리에 있는 신호라인의 길이에 맞추어 나머지 신호라인들을 연장하여 배치하였다. However, since the lengths of the signal lines of the same type are different due to the formation positions of the respective functional blocks, skew occurs between the signals. Therefore, conventionally, as shown in FIG. 1, the remaining signal lines are extended to be aligned with the length of the signal line at the longest distance.

통상적(컨벤셔널)인 반도체 장치의 신호라인들의 배치를 보인 도 1 및 도 2를 참조하면, 동일한 종류의 복수의 신호라인(L1,L2,Ln)이 반도체 기판상에 형성된 신호제공부(10)와 신호수신부(20)사이에 배치된 것이 보여진다. 여기서, 상기 신호제공부(10)와 신호수신부(20)의 각 유닛들(10-1, 10-2, 10-n, 20-1, 20-2, 20-n)의 공간적 배치에 기인하여 신호라인(L1)의 길이가 가장 길고, 신호라인(Ln)의 길이가 가장 짧다. 따라서, 종래에는 각 신호라인들 간의 RC딜레이에 의해 신호스큐가 발생하는 것을 최소화하기 위해, 각 신호라인들의 폭은 도 2와 같이 동일하게 하되, 신호라인들(L2,Ln)을 지그재그 형태로 꺾어서 연장부(BP2,BPn)을 형성해준다. 여기서, 상기 신호라인은 어드레스 신호, 콘트롤 신호를 전송하는 기능을 하거나 메모 리 셀의 데이터를 전송하는 기능을 한다. Referring to FIGS. 1 and 2 showing the arrangement of signal lines of a conventional (conventional) semiconductor device, a signal providing unit 10 in which a plurality of signal lines L1, L2, and Ln of the same type are formed on a semiconductor substrate. It is shown that disposed between and the signal receiving unit 20. Here, due to the spatial arrangement of the units 10-1, 10-2, 10-n, 20-1, 20-2, 20-n of the signal providing unit 10 and the signal receiving unit 20, The length of the signal line L1 is longest and the length of the signal line Ln is shortest. Accordingly, in order to minimize the occurrence of signal skew due to RC delay between the signal lines, the widths of the signal lines are the same as shown in FIG. 2, but the signal lines L2 and Ln are zigzag-shaped. It forms an extension part (BP2, BPn). Here, the signal line functions to transmit an address signal and a control signal or to transmit data of a memory cell.

따라서, 상기한 바와 같은 종래의 기술은 신호라인들의 폭은 동일하게 두고서, 가장 긴 거리에 있는 신호라인의 길이에 맞추어 나머지 신호라인들을 연장배치하는 기술인 바, 셋업/홀드 윈도우 및 스큐를 개선하는데 제한이 뒤따라 동작 스피드를 향상시키는데 한계가 있다. Therefore, the conventional technique as described above is a technique of extending the remaining signal lines in accordance with the length of the signal line at the longest distance while keeping the width of the signal lines the same. This is followed by a limitation in improving the operating speed.

따라서, 반도체 장치가 보다 고속으로 동작할 수 있는 신호라인 배치구조를 충분히 제공하지 못하는 문제가 있다.
Therefore, there is a problem in that the semiconductor device does not provide a sufficient signal line arrangement structure capable of operating at a higher speed.

따라서, 본 발명의 목적은 상기한 문제를 해소할 수 있는 배치구조를 가지는 반도체 장치를 제공함에 있다. Accordingly, it is an object of the present invention to provide a semiconductor device having an arrangement structure capable of solving the above problems.

본 발명의 다른 목적은 기존과 동일한 칩 사이즈일 경우에 셋업/홀드 윈도우 및 스큐를 획기적으로 개선할 수 있는 신호라인 배치구조를 가지는 반도체 장치를 제공함에 있다. Another object of the present invention is to provide a semiconductor device having a signal line arrangement structure that can significantly improve setup / hold window and skew when the chip size is the same as before.

본 발명의 또 다른 목적은 반도체 장치의 고속동작을 최대로 보장할 수 있는 요인을 제공하는 반도체 장치의 신호라인 배치구조를 제공함에 있다.It is still another object of the present invention to provide a signal line arrangement of a semiconductor device that provides a factor capable of maximally guaranteeing high speed operation of the semiconductor device.

상기한 목적들 및 타의 목적을 달성하기 위한 본 발명에 따라, 셋업/홀드 윈도우 및 스큐를 개선하는 신호라인 배치구조를 가지는 반도체 장치는, 동일한 종류의 복수의 신호라인을 반도체 기판상의 신호제공부와 신호수신부 사이에 배치할 경우에 상기 신호제공부와 신호수신부사이를 잇는 길이가 가장긴 신호라인의 폭을 가장 크게 하고 가장 짧은 신호라인의 폭을 가장 작게 배치한 구조를 가지는 것을 특징으로 한다.
According to the present invention for achieving the above and other objects, a semiconductor device having a signal line arrangement structure that improves setup / hold window and skew, comprises a plurality of signal lines of the same type and a signal providing portion on a semiconductor substrate. When disposed between the signal receiver, it has a structure in which the width of the longest signal line between the signal providing unit and the signal receiver is the largest and the width of the shortest signal line is the smallest.

상기한 본 발명의 목적들 및 타의 목적들, 특징, 그리고 이점들은, 첨부된 도면들을 참조하여 이하에서 기술되는 본 발명의 상세하고 바람직한 실시예의 설명에 의해 보다 명확해질 것이다. 도면들 내에서 서로 동일 내지 유사한 부분들은 설명 및 이해의 편의상 동일 내지 유사한 참조부호들로 기재됨을 주목하여야 한다. The above and other objects, features, and advantages of the present invention will become more apparent from the following detailed description of the preferred embodiments of the present invention described below with reference to the accompanying drawings. It should be noted that in the drawings, the same or similar parts to each other are described with the same or similar reference numerals for convenience of description and understanding.

도 3은 본 발명의 일 실시예에 따른 반도체 장치의 신호라인 배치를 보인 평면도이다. 도 3을 참조하면, 동일한 종류의 복수의 신호라인을 반도체 기판상의 신호제공부와 신호수신부 사이에 배치할 경우에 상기 신호제공부와 신호수신부사이를 잇는 길이가 가장 긴 신호라인의 폭을 가장 크게 하고 가장 짧은 신호라인의 폭을 가장 작게 배치한 구조가 보여진다. 도 3에서 보여지는 라인간의 이격 거리(G1,G2,G3)는 도 2의 이격 거리(G1,G2,G3)와 각기 동일하며, 필요시 이격 거리를 다르게 할 수 있다. 즉, 각각의 신호라인들 사이에 다른 종류의 신호라인 혹은 파워라인을 더 배치하여 신호라인간의 스페이스를 상이하게도 할 수 있는 것이다. 도 3에서, 라인(L1)의 길이는 라인들(L2, L3)에 비해 가장 길면서 가장 큰 라인 폭을 가짐을 알 수 있다. 3 is a plan view illustrating a signal line arrangement of a semiconductor device in accordance with an embodiment of the present invention. Referring to FIG. 3, when a plurality of signal lines of the same type are arranged between a signal providing unit and a signal receiving unit on a semiconductor substrate, the width of the longest signal line between the signal providing unit and the signal receiving unit is greatest. And the shortest signal line width is shown. The separation distances G1, G2, and G3 between the lines shown in FIG. 3 are the same as the separation distances G1, G2, and G3 of FIG. 2, and may be different from each other if necessary. That is, another type of signal line or power line may be further disposed between each signal line to make the space between the signal lines different. In FIG. 3, it can be seen that the length of the line L1 is the longest and the largest line width in comparison with the lines L2 and L3.

결국, 도 3과 같은 배치구조는 절연막의 상부에 배선을 이룰 금속층을 데포지션한 후 포토레지스트를 덮고 행하는 포토리소그래피 및 식각공정의 수행에 의해 달성될 수 있다. 상기 신호라인은 티타늄 계열의 금속, 구리 또는 알루미늄 계열의 금속성분을 포함하거나, 알루미늄 또는 텡스텐 합금선일 수 있다. 다르게는 텅스텐 다마신 공정에 의해 형성되는 라인일 수 있다. As a result, the arrangement structure as shown in FIG. 3 can be achieved by performing photolithography and etching processes that deposit a metal layer to be wired on the insulating film and then cover the photoresist. The signal line may include a titanium-based metal, copper, or aluminum-based metal component, or may be an aluminum or tungsten alloy wire. Alternatively it may be a line formed by a tungsten damascene process.

상기한 바와 같이 동일한 종류의 신호라인들을 배치시 소요 거리에 따라 라인의 폭을 서로 다르게 한 배치 구조에 의하면, 셋업/홀드 윈도우 및 스큐를 개선하면서도 동작의 스피드를 더욱 개선할 수 있게 된다. As described above, according to the arrangement structure in which the line widths are different depending on the distance required when arranging the same type of signal lines, it is possible to further improve the speed of operation while improving setup / hold window and skew.

상기한 바와 같이, 본 발명은 도면을 기준으로 예를 들어 기술되었지만 이에 한정되지 않으며 발명의 기술적 사상을 벗어나지 않는 범위 내에서 본 발명이 속하는 기술분야에서 통상의 지식을 갖는 자에 의해 다양한 변화와 변경이 가능함은 물론이다. 예를 들어, 신호 라인들의 분리 개수나 패턴형태 등을 사안에 따라 변경시킬 수 있음은 물론이다.
As described above, the present invention has been described by way of example only with reference to the drawings, but is not limited thereto, and various changes and modifications by those skilled in the art to which the present invention pertains may be made without departing from the technical spirit of the present invention. Of course this is possible. For example, the number of separation of signal lines, the pattern form, and the like can be changed according to a case.

상술한 바와 같이, 동일한 종류의 복수의 신호라인을 반도체 기판상의 신호제공부와 신호수신부 사이에 배치할 경우에 상기 신호제공부와 신호수신부사이를 잇는 길이가 가장 긴 신호라인의 폭을 가장 크게 하고 가장 짧은 신호라인의 폭을 가장 작게 배치한 구조를 가지는 본 발명에 따르면, 셋업/홀드 윈도우 및 스큐가 개선되어 동작 스피드를 향상시키는 효과가 있다.

As described above, when a plurality of signal lines of the same type are disposed between the signal providing portion and the signal receiving portion on the semiconductor substrate, the width of the longest signal line between the signal providing portion and the signal receiving portion is maximized. According to the present invention having a structure in which the width of the shortest signal line is arranged to be the smallest, the setup / hold window and skew are improved, thereby improving the operation speed.

Claims

In the case where a plurality of signal lines of the same type are disposed between the signal providing unit and the signal receiving unit on the semiconductor substrate, the longest signal connecting the signal providing unit and the signal receiving unit for the improvement of setup / hold window and skew. And a signal line arrangement structure in which the width of the line is made largest and the width of the shortest signal line is arranged smallest.

The semiconductor device of claim 1, wherein the signal line is a line for transmitting data of a memory cell.

The semiconductor device of claim 1, wherein the signal line is a line for transmitting an address signal.

The semiconductor device according to claim 1, wherein different types of signal lines or power lines are arranged between the signal lines to make spaces between the signal lines different.