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KR100654339B1 - 비휘발성 반도체 소자 및 그 제조 방법 - Google Patents

비휘발성 반도체 소자 및 그 제조 방법 Download PDF

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KR100654339B1
KR100654339B1 KR1020040072189A KR20040072189A KR100654339B1 KR 100654339 B1 KR100654339 B1 KR 100654339B1 KR 1020040072189 A KR1020040072189 A KR 1020040072189A KR 20040072189 A KR20040072189 A KR 20040072189A KR 100654339 B1 KR100654339 B1 KR 100654339B1
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substrate
semiconductor device
semiconductor
gate
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윤승범
한정욱
강성택
양승진
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삼성전자주식회사
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Publication date
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Abstract

비휘발성 반도체 소자가 제공된다. 기판 상에 일 방향으로 연장되어 형성되고 기판의 주면(主面) 및 연장 방향과 수직인 단면이 소정의 곡률을 가진 도형인 반도체 바디, 도형의 둘레를 따라 반도체 바디 내에 일부 형성된 채널 영역, 채널 영역 상에 위치하는 터널링 절연막, 터널링 절연막 상에 위치하고 채널 영역과 전기적으로 절연된 플로팅 게이트, 플로팅 게이트 상에 위치하는 게이트간 절연막, 게이트간 절연막 상에 위치하고 플로팅 게이트와 전기적으로 절연된 컨트롤 게이트, 컨트롤 게이트의 양측에 정렬되어 반도체 바디 내에 형성된 소스/드레인 영역을 포함한다. 또한, 비휘발성 반도체 소자의 제조 방법이 제공된다.
비휘발성 반도체 소자, 전계 집중 현상, 선택적 에피택셜 성장, 언더컷, 어닐링

Description

비휘발성 반도체 소자 및 그 제조 방법{Nonvolatile semiconductor device and method of fabricating the same}
도 1은 본 발명의 제1 실시예에 따른 비휘발성 반도체 소자의 구조를 나타낸 사시도이다.
도 2는 도 1의 Ⅱ-Ⅱ′를 따라 절단한 단면도이다.
도 3은 도 1의 Ⅲ-Ⅲ′를 따라 절단한 단면도이다.
도 4는 본 발명의 일 실시예와 트리-게이트 구조를 비교한 도면이다.
도 5는 본 발명의 제2 실시예에 따른 비휘발성 반도체 소자의 구조를 나타낸 단면도이다.
도 6는 본 발명의 제3 실시예에 따른 비휘발성 반도체 소자의 구조를 나타낸 단면도이다.
도 7는 본 발명의 제4 실시예에 따른 비휘발성 반도체 소자의 구조를 나타낸 단면도이다.
도 8a 내지 도 8i는 본 발명의 제2 실시예에 따른 비휘발성 반도체 소자의 제조 방법을 공정 순서에 따라 도시한 단면도들이다.
도 9a 내지 도 9d는 본 발명의 제3 실시예에 따른 비휘발성 반도체 소자의 제조 방법을 공정 순서에 따라 도시한 단면도들이다.
도 10a 내지 도 10f는 본 발명의 제4 실시예에 따른 비휘발성 반도체 소자의 제조 방법을 공정 순서에 따라 도시한 단면도들이다.
(도면의 주요부분에 대한 부호의 설명)
10 : 기판 12 : 소자 분리 영역
20 : 반도체 바디 21, 22 : 소스/드레인 영역
25 : 터널링 절연막 30 : 플로팅 게이트
35 : 게이트간 절연막 40 : 컨트롤 게이트
본 발명은 비휘발성 반도체 소자 및 그 제조 방법에 관한 것으로, 보다 상세하게는 전계 집중 현상을 방지하고, 전기적 특성이 향상된 비휘발성 반도체 소자 및 그 제조 방법에 관한 것이다.
비휘발성 반도체 소자의 고속화, 고기능화 및 저소비 전력화를 구현하기 위하여, 우수한 구동 능력을 유지하면서 그 사이즈를 축소(shrinkage)시키려는 노력이 계속되고 있다.
반도체 소자의 밀도를 높이기 위한 스케일링(scailing) 기술 중 하나로서, SOI(silicon-on-insulator) 웨이퍼 상에 핀(fin) 형상의 실리콘 바디(body)를 형성하고 실리콘 바디의 표면 위에 게이트를 형성하는 멀티-게이트(multi-gate) 트랜지스터가 제안되었다. (예를 들면, Fu-Liang Yang et al., "35nm CMOS FinFETs", Symposium on VLSI Technology Digest of Technical Papers, pp. 104-105, 2002; 및 B. S. Doyle et al., "High Performance Fully-Depleted Tri-Gate CMOS Transistors", IEEE Electron Device Letters, Vol. 24, No. 4, April, 2003, pp. 263-365)
이러한 멀티 게이트(multi-gate) 트랜지스터 구조를 비휘발성 반도체 소자에 적용할 경우, 3차원의 채널을 이용함으로써 스케일링시 매우 유리하다. 또한, 완전 공핍형 SOI 구조를 채용함으로써 게이트 길이를 증가시키지 않고도 서브쓰레숄드(subthreshold) 특성 및 전류 제어 능력을 향상시킬 수 있다. 뿐만 아니라, 드레인 전압에 의해 채널 영역의 전위가 영향을 받는 SCE(short channel effect)를 효과적으로 억제할 수 있다. 특히, 트리-게이트(tri-gate) 구조는 3면에 형성되는 채널을 이용하므로 채널 영역 형성을 위한 반도체 바디의 폭(width) 및 높이(height)에 있어서 설계상의 허용 범위가 큰 장점이 있다.
그러나, 트리-게이트(tri-gate) 구조는 반도체 바디를 구성하는 3면 모두에 전계가 고르게 분포하지 않고 코너(corner)에 전계가 집중된다. 즉, 반도체 바디는 반도체층을 건식 식각하여 단면 형태가 직사각형 형태로 형성된다. 이와 같은 형태의 반도체 바디는 직사각형 단면의 코너 부분에 전계가 집중되어 코너 부분에서의 쓰레숄드 전압(Vth)이 낮아진다. 따라서, 이 부분에서는 다른 부분에서 보다 채널이 먼저 형성되어 스위칭 특성이 열화된다.
또한, 반도체 바디 상에 산화막, 폴리 실리콘 막, 질화막 등을 형성할 때 {100}, {110}면간의 막질 형성 속도가 다르다. 따라서, 이러한 막질 형성 속도의 차이로 인해 비휘발성 반도체 소자의 특성에 있어 심각한 불균일(un-uniformity)가 발생한다.
한편, 다면의 채널을 이용할 수 있는 반도체 바디를 건식 식각을 통해 만드는 경우, 건식 식각 중에 발생하는 플라즈마에 의한 손상으로 반도체 바디 위에 형성되는 절연막 내에 전하들이 발생될 가능성이 높다. 또한, 반도체 바디 표면의 러프니스(roughness)가 열화되어 캐리어 이동도를 감소시킨다.
본 발명이 이루고자 하는 기술적 과제는, 전계 집중 현상을 방지하고 전기적 특성이 향상된 비휘발성 반도체 소자를 제공하는 데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는, 전계 집중 현상을 방지하고 전기적 특성이 향상된 비휘발성 반도체 소자의 제조 방법을 제공하는 데 있다.
본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 비휘발성 반도체 소자는 기판 상에 일 방향으로 연장되어 형성되고 기판의 주면(主面) 및 연장 방향과 수직인 단면이 소정의 곡률을 가진 도형인 반도체 바디, 도형의 둘레를 따라 반도체 바디 내에 일부 형성된 채널 영역, 채널 영역 상에 위치하는 터널링 절연막, 터널링 절연막 상에 위치하고 채널 영역과 전기적으로 절연된 플로팅 게이 트, 플로팅 게이트 상에 위치하는 게이트간 절연막, 게이트간 절연막 상에 위치하고 플로팅 게이트와 전기적으로 절연된 컨트롤 게이트, 컨트롤 게이트의 양측에 정렬되어 반도체 바디 내에 형성된 소스/드레인 영역을 포함한다.
상기 기술적 과제를 달성하기 위한 본 발명의 다른 실시예에 따른 비휘발성 반도체 소자는 기판 상에 형성된 산화막 핀 상부에 일 방향으로 연장되어 형성되고 기판의 주면 및 연장 방향과 수직인 단면이 소정의 곡률을 가진 도형인 반도체 바디, 도형의 둘레를 따라 반도체 바디 내에 일부 형성된 채널 영역, 채널 영역 상에 위치하는 터널링 절연막, 터널링 절연막 및 산화막 핀의 측벽 상에 위치하고 채널 영역과 전기적으로 절연된 플로팅 게이트, 플로팅 게이트 상에 위치하는 게이트간 절연막, 게이트간 절연막 및 기판의 상부를 따라 위치하고 플로팅 게이트와 전기적으로 절연된 컨트롤 게이트, 컨트롤 게이트의 양측에 정렬되어 반도체 바디 내에 형성된 소스/드레인 영역을 포함한다.
상기 다른 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 비휘발성 반도체 소자의 제조 방법은 기판 상에 일 방향으로 신장되어 형성되고 기판의 주면(主面) 및 연장 방향과 수직인 단면이 소정의 곡률을 가진 도형인 반도체 바디를 형성하는 단계, 반도체 바디 상에 터널링 절연막을 형성하는 단계, 터널링 절연막 상에 반도체 바디와 전기적으로 절연된 플로팅 게이트를 형성하는 단계, 플로팅 게이트 상에 게이트간 절연막을 형성하는 단계, 게이트간 절연막 상에 플로팅 게이트와 전기적으로 절연된 컨트롤 게이트를 형성하는 단계, 컨트롤 게이트의 양측에 정렬되어 반도체 바디 내에 소스/드레인 영역을 형성하는 단계를 포함한다.
상기 다른 기술적 과제를 달성하기 위한 본 발명의 다른 실시예에 따른 비휘발성 반도체 소자의 제조 방법은 기판 상에 형성된 산화막 핀 상부에 일 방향으로 신장되어 형성되고 기판의 주면 및 연장 방향과 수직인 단면이 소정의 곡률을 가진 도형인 반도체 바디를 형성하는 단계, 반도체 바디 상에 터널링 절연막을 형성하는 단계, 반도체 바디 및 산화막 핀의 측벽 상에 반도체 바디와 전기적으로 절연된 플로팅 게이트를 형성하는 단계, 플로팅 게이트 상에 게이트간 절연막을 형성하는 단계, 게이트간 절연막 및 기판의 상부를 따라 플로팅 게이트와 전기적으로 절연된 컨트롤 게이트를 형성하는 단계, 컨트롤 게이트의 양측에 정렬되어 반도체 바디 내에 소스/드레인 영역을 형성하는 단계를 포함한다.
본 발명의 기타 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참고하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전체에 걸쳐 동일 참고 부호는 동일 구성 요소를 지칭한다.
본 발명에 따른 비휘발성 반도체 소자는 플래쉬(FLASH), EPROM, EEPROM 등의 고집적 반도체 소자, MEMS(Micro Electro Mechanical System) 소자, 광전자(optoelectronic) 소자, 디스플레이 소자(display device) 등에 적용될 수 있다.
도 1은 본 발명의 제1 실시예에 따른 비휘발성 반도체 소자의 구조를 나타낸 사시도이다. 도 2는 도 1의 ⅡⅡ′를 따라 절단한 단면도이다. 도 3은 도 1의 ⅢⅢ′를 따라 절단한 단면도이다.
도 1 내지 도 3을 참고하면, 본 발명에 일 실시예에 따른 비휘발성 반도체 소자는 기판(10), 반도체 바디(20), 터널링 절연막(25), 플로팅 게이트(30), 게이트간 절연막(35), 컨트롤 게이트(40), 소스/드레인 영역(21, 22)을 포함한다.
기판(10)상에 반도체 바디(20)가 일 방향으로 연장되어(elongate) 형성된다. 보다 자세하게는 반도체 바디(20)는 소자 분리 영역(12)에 의하여 한정되는 반도체 핀(14), 예를 들면 실리콘 핀 위에 형성된다. 소자 분리 영역(12)은 반도체 바디(20)의 하부의 양측에 위치하고, 반도체 바디(20)의 영역을 한정하는 역할을 한다.
기판(10)은 Si, Ge, SiGe, GaP, GaAs, SiC, SiGeC, InAs 및 InP로 이루어지는 군에서 선택되는 하나 이상의 반도체 재료로 이루어질 수 있다. 또한, SOI 기판을 사용하여도 무방하다. 특히, SOI 기판을 사용할 경우 DIBL(Drain Induced Barrier Lowering) 특성을 향상시키는데 유리하다. SOI 기판으로는 접합법 또는 SIMOX법에 의해 형성된 기판 어느 것이라도 가능하다. 도 1 및 도 3에서는 기판(10)으로서 주면(主面, main surface)의 결정면이 {100}인 벌크(bulk) Si 웨이퍼를 예시한다.
반도체 바디(20)는 기판(10) 상에 연장 방향(29)으로 형성된다. 특히, 기판(10)의 주면 및 연장 방향(29)과 수직인 단면(이하, ‘단면’이라 함.)이 소정의 곡률을 가진 도형이다. 본 발명의 일 실시예에서는 도 1을 ⅡⅡ′의 평면으로 잘린 단면이다. 단면이 원형, 반원형, 타원형 등 소정의 곡률을 가진 도형이라면, 본 발명이 속하는 기술 분야의 당업자의 인식 범위 내에서 변형 가능하다. 또한, 단면의 곡률은 단면 전체에서 일정하지 않고 불규칙할 수도 있다. 제조 방법에 따라 다소의 형태적 차이가 있을 수 있으나, 바람직하게는 원형이다.
반도체 바디(20)는 선택적 애피택셜 성장 및 어닐링 공정을 거쳐서 제조될 수 있다. 또한, 기존의 3면에 채널이 형성되는 구조(트리-게이트 구조)에서 언더컷 공정 및 어닐링 공정을 거쳐서 제조될 수 있다. 각각의 경우 반도체 바디(20)의 단면 형상은 다를 수 있으나, 단면의 둘레는 소정의 곡률을 가지는 곡면이 된다. 보다 자세히 설명하면, 선택적 애피택셜 성장 및 어닐링 공정을 통해서 반도체 바디를 형성할 경우, 반도체 바디의 상부는 단면의 둘레가 곡면이 되나, 하부는 소자 분리 영역(12) 사이에 위치하며 소자 분리 영역(12) 사이의 일부를 채우는 반도체 핀(14) 상부에 형성된다.
반도체 바디(20)의 단면이 소정의 곡률로 가진 도형이 되도록 기판(10) 상에 위치시키면, 코너(corner)가 존재하지 않기 때문에 전계가 어느 한 곳에 집중되지 않는다. 따라서, 반도체 바디(20)의 일 부분에서 쓰레숄드 전압(Vth)이 낮아지는 효과가 발생되지 않는다.
또한, 반도체 바디(20) 상에 산화막, 폴리 실리콘 막, 질화막 등을 형성할 경우 막질 형성 속도 차이로 인한 특성상의 불균일이 발생하지 않는다.
또한, 본 발명의 일 실시예에 따른 반도체 바디(20)의 두께(silicon body thickness; Tsb)와 컨트롤 게이트의 길이(Lg)의 길이를 비교할 때, 거의 Tsb는 Lg 보다 작으면 된다(Tsb<Lg). 기존의 더블 게이트(double gate) 형태의 반도체의 경우에는 Tsb<(2Lg/3) 정도이고, 초박막 반도체 바디 SOI(ultra-thin-body SOI)의 경우에는 Tsb<(Lg/3) 정도이다. Tsb가 두꺼워질수록, 더 나은 게이트의 조절(gate control)이 가능하다. 따라서, 본 발명의 일 실시예에 따른 비휘발성 반도체 소자는 게이트 조절이 탁월하다.
뿐만 아니라, 동일한 반도체 바디(20)의 두께(Tsb)의 경우, 더 넓은 채널 영역을 형성할 수 있다. 도 4는 본 발명의 일 실시예와 트리-게이트 구조를 비교한 도면이다. 본 발명의 일 실시예로서는 단면이 원형인 경우로 한다.
트리-게이트 구조의 경우에는 양 측면(sidewall)과 기판의 주면과 평행한 상면에 채널 영역이 생긴다. 측면의 높이를 hs, 상면의 너비를 w라 한다. 반면, 본 발명의 일 실시예의 경우 단면의 원둘레에 채널 영역이 생긴다. 반도체 바디(20)의 길이(length; l)가 일정하다고 가정하면, 채널 영역의 단면 길이는 트리-게이트는 w+2hs = w+2w = 3w, 본 발명의 일 실시예의 경우는 2π(w/2) = πw 이다. 따라서, 본 발명의 일 실시예의 경우 더 넓은 채널 영역이 형성된다. 기판(10)과 반도체 바디(20)가 연결되는 반도체 바디(20)의 하부면에 채널이 형성되지 않더라도, 비슷한 정도의 채널 영역이 생김을 알 수 있다.
반도체 바디(20)는 Si, Ge, Si1-xGex(0<x<1), Si1-xCx(0<x<1) 또는 Si1-x-yGexCy(0<x<1, 0<y<1), GaAs, InSb, GaP, 또는 이들의 조합으로 구성될 수 있다. 전기적 특성을 향상시키기 위해서 반도체 바디(20)는 이상적인 단결정막(single crystalline film)을 사용하는 것이 바람직하다. LCD(Liquid Crystal Display)와 같이 상대적으로 엄격한 사양을 요구하지 않는 소자의 경우에는 다결정막(polycrystalline film)을 사용할 수도 있다.
반도체 바디(20)는 형성하고자 하는 비휘발성 반도체 소자의 채널 타입에 따라 캐리어의 이동도를 향상시킬 수 있도록 재료를 선택한다. 예를 들면, 기판(10)으로서 Si 웨이퍼를 사용한 경우, 캐리어 즉 전자의 이동도를 향상시키기 위하여 반도체 바디(20)를 Si, Si0.99C0.01 등으로 구성할 수 있다. 또한, 기판(10)으로서 SiGe 기판을 사용한 경우, 반도체 바디(20)를 Si, Si0.99C0.01, SiGe 등으로 구성할 수 있다. 또한, 반도체 바디(20)를 SiGe로 구성하는 경우에는 SiGe 기판의 Ge 농도보다 낮은 Ge 함량을 가지는 SiGe를 반도체 바디(20)로 구성하는 것이 바람직하다.
또한, 반도체 바디(20)는 도면에는 표시하지 않았으나 서로 다른 다수 개의 반도체 층으로 이루어질 수도 있다. 다수 개의 반도체층은 각각 Si, Ge, Si1-xGex(0<x<1), Si1-xCx(0<x<1) 또는 Si1-x-yGe xCy(0<x<1, 0<y<1), GaAs, InSb, GaP, 또는 이들의 조합으로 이루어질 수 있다. 예를 들어, 2개의 반도체층이 형성되어 있는 경우, SiGe 기판(10) 상에 반도체 바디(20)의 제1 반도체층은 SiGe층으로 구성하고, 제2 반도체층은 제1 반도체층의 상부에 Si층으로 구성할 수 있다. 이 경우에는 반도체 바디(20)의 내부에 형성되는 소스/드레인 영역(21, 22)도 밴드갭이 서로 다른 다수 개의 반도체층으로 이루어진다.
터널링 절연막(25)은 반도체 바디(20)의 상부에 형성되어 즉, 반도체 바디 (20)의 원둘레 부분을 둘러싸도록 형성된다. 반도체 바디(20)와 플로팅 게이트(30) 사이를 전기적으로 절연하고, 전원이 공급되지 않더라도 캐리어가 새어나가지 않도록 전기적으로 고립시켜 정보를 유지할 수 있도록 한다.
터널링 절연막(25)은 SiO2, SiON, Si3N4, GexOyN z, GexSiyOz, 또는 고유전율 물질 등이 사용될 수 있다. 또는 이들의 조합물, 예를 들면 상기 예시된 물질들 중에서 선택된 2종 이상의 물질이 차례로 적층된 구조로 이루어질 수 있다.
여기서, 산화막은 1000 내지 1100℃ 온도에서 O2 가스를 이용한 건식 산화, 1000 내지 1100℃ 온도에서 수증기 분위기를 사용하는 습식 산화, O2 가스와 HCl 가스의 혼합 가스를 사용하는 HCl 산화, O2 가스와 C2H3Cl3 가스의 혼합 가스를 사용하는 산화, O2 가스와 C2H2Cl2 가스의 혼합 가스를 사용하는 산화 등으로 형성한다.
또한, 고유전율 물질은 HfO2, ZrO2, Al2O3, Ta2O 5, 하프늄 실리케이트, 지르코늄 실리케이트 또는 이들의 조합막 등을 원자층 증착법으로 형성한다. 두께가 감소할수록 유전 상수(k) 값이 높은 물질을 사용할 필요가 있다.
터널링 절연막(25)은 5 내지 100Å의 두께를 가지도록 형성된다. 바람직하게는 5 내지 50 Å 두께를 가진다.
플로팅 게이트(30)는 터널링 절연막(25) 상부에 형성되고, 캐리어를 트랩(trap)하여 정보를 저장하는 역할을 한다. 즉, 터널링 절연막(25)의 원둘레 부분을 둘러싸도록 형성된다.
플로팅 게이트(30)는 n+ 폴리 실리콘, p+ 폴리 실리콘, 일함수를 바꿀 수 있는 SiGe, 금속 물질 등을 사용한다. 최근에는 주로 질화막(Si3N4)를 사용하며, 특별히 터널링 절연막-플로팅 게이트-게이트간 절연막을 산화막(oxide, SiO2)-질화막(nitride, Si3N4)-산화막(oxide, SiO2)를 사용하는 구조를 SONOS라 한다.
플로팅 게이트(30)는 보통 100 내지 300Å의 두께로 형성되며, 질화막(Si3N4)를 사용할 경우에는 10 내지 200Å의 두께로 형성한다.
게이트간 절연막(35)은 플로팅 게이트(30)의 상부에 형성되고, 즉, 플로팅 게이트(30)의 원둘레 부분을 둘러싸도록 형성된다. 플로팅 게이트(30)와 컨트롤 게이트(40) 사이를 전기적으로 절연한다.
게이트간 절연막(35)은 터널링 절연막(25)과 같이 SiO2, SiON, Si3N4, Ge xOyNz 또는 GexSiyOz 또는 고유전율 물질 등이 사용될 수 있다. 형성 방법 또한 습식 산화, HCl 산화, 혼합 가스를 사용하는 산화 방법 등을 사용할 수 있다.
다만, 터널링 절연막(25)보다는 다소 두껍게 형성되는 것이 일반적이며, 10 내지 500Å의 두께를 가진다. 바람직하게는 두께는 5 내지 100Å이다.
컨트롤 게이트(40)는 게이트간 절연막(35)의 상부에 형성된다. 컨트롤 게이트(40)는 게이트간 절연막(35)의 원둘레를 둘러싸도록 형성되고, 특히 반도체 바디(20)의 연장 방향(29)과는 직교하도록 연장된다. 특히, 반도체 바디(20)의 단면 도형의 둘레를 둘러싸도록 형성된다.
컨트롤 게이트(40)는 도전성 폴리실리콘막, W, Pt, 또는 Al과 같은 금속막, TiN과 같은 금속 질화물막, 또는 Co, Ni, Ti, Hf, Pt와 같은 내화성 금속(refractory metal)으로부터 얻어지는 금속 실리사이드막, 또는 이들의 조합막으로 이루어질 수 있다. 또는, 컨트롤 게이트(40)는 도전성 폴리실리콘막과 금속 실리사이드막을 차례대로 적층하여 형성하거나, 도전성 폴리실리콘막과 금속막을 차례대로 적층하여 형성할 수도 있다.
현재 널리 사용되고 있는 도전성 폴리실리콘막은 SiH2Cl2와 PH3 가스를 사용하여 LPCVD로 형성한다. 컨트롤 게이트(40)는 반도체 바디(20), 플로팅 게이트(30) 등이 적층된 구조의 단차에 따라 컨포말(conformal)하게 형성하는 것이 일반적이다.
컨트롤 게이트(40)의 조절에 의해, 반도체 바디 내에 단면이 소정의 곡률을 가진 도형의 둘레를 따라 채널 영역이 형성된다. 비휘발성 반도체 소자의 게이트 폭(gate width)은 소정의 곡률을 가진 도형의 둘레 길이와 같다.
도 1에 도시된 바와 같이, 반도체 바디(20)에서 컨트롤 게이트(40)의 양측에 정렬되어 소스/드레인 영역(21, 22)이 형성된다. 소스/드레인 영역(21, 22)은 반도체 바디(20)의 내부에 형성되는 것으로서 단일 조성의 반도체층으로 이루어진다. 소스/드레인 영역(44)은 형성하고자 하는 비휘발성 반도체 소자의 타입에 따라 n형 또는 p형의 불순물로 도핑되어 있다. 또한, 얕게 이온 주입된 저농도 이온주입영역(Lightly Dopoed Drain; LDD)과 깊게 이온 주입된 고농도 이온주입영역을 포함할 수도 있다. 그리고, 컨트롤 게이트(40)의 양 측벽에는 스페이서(도면 미도시)가 형성될 수 있다.
도 5는 본 발명의 제2 실시예에 따른 비휘발성 반도체 소자의 구조를 나타낸 단면도이다.
도 5를 참고하면, 제2 실시예는 제1 실시예와 대체로 동일하나, 기판(10)과 반도체 바디(20)와의 사이에 블로킹 절연막(60)이 형성되어 있는 것이 다르다. 도 5에 있어서 제1 실시예에서와 동일한 참고 부호는 동일 부재를 나타내며, 이들에 대한 상세한 설명은 생략한다.
블로킹 절연막(60)은 기판(10)과 반도체 바디(20)와의 사이에 형성되어, 기판(10)과 반도체 바디(20) 사이의 접촉 면적을 한정한다. 본 발명의 제2 실시예에서는 블로킹 절연막(60)이 소자분리 영역(12)의 측벽에 형성되고 스페이서의 형태를 가지나, 이에 한정되는 것은 아니다. 블로킹 절연막(60)은 실리콘 질화막, 실리콘 산화막, 또는 이들이 조합으로 이루어질 수 있다.
도 6는 본 발명의 제3 실시예에 따른 비휘발성 반도체 소자의 구조를 나타낸 단면도이다.
도 6을 참고하면, 제3 실시예는 제1 실시예와 대체로 동일하나, 반도체 바디(20)를 벌크 실리콘 기판(10) 상에 형성하지 않고 SOI(silicon-on-insulator) 기판 상에 형성하는 것이 다르다. 도 6에 있어서 제1 실시예에서와 동일한 참고 부호는 동일 부재를 나타내며, 이들에 대한 상세한 설명은 생략한다.
제3 실시예의 반도체 바디(20)는 SOI 기판의 매몰 산화막(buried oxide film)(12a) 상부에 형성된 실리콘 핀(fin)(14a)과, 실리콘 핀(14a) 위에 선택적 에피택셜 성장 방법에 의하여 형성된 반도체층(20a)을 포함한다.
따라서, 반도체 바디(20)의 일부에 형성되는 소스/드레인 영역(도1의 21, 22)도 역시 매몰 산화막(12a) 위에 형성된 실리콘 핀(14a)과, 상기 실리콘 핀(14a) 위에 선택적 에피택셜 성장된 반도체층(20a)에 형성된다. 반도체층(20a)은 Si, Ge, Si1-xGex(0<x<1), Si1-xCx(0<x<1) 또는 Si 1-x-yGexCy (0<x<1, 0<y<1), GaAs, InSb, GaP 또는 이들의 조합으로 형성될 수 있으나, 이에 제한되지 않는다.
도 7는 본 발명의 제4 실시예에 따른 비휘발성 반도체 소자의 구조를 나타낸 단면도이다.
도 7을 참고하면, 제4 실시예는 SOI 기판 상에 반도체 바디(20)를 형성한다. 또한, 반도체 바디(20)의 단면 형상은 제1 내지 제3 실시예와 달리 거의 원형에 가깝다. 따라서, 제1 내지 제3 실시예보다 형성된 채널 영역의 단면 길이가 더 길다. 즉, 제4 실시예는 반도체 바디(20)의 하부면(20l)이 컨트롤 게이트(40)의 조절을 받을 수 있도록 외부로 노출되어, 하부면의 길이만큼 채널 영역이 증가된다. 반도체 바디(20)의 단면 도형은 원형 또는 타원형일 수 있다. 또한, 공정의 컨디션에 따라 곡률이 단면 전체에 걸쳐 일정하지 않을 수 있다.
제4 실시예의 반도체 바디(20)는 선택적 에피택셜 성장시켜 제조하지 않고, 언더컷(undercut) 및 어닐링(annealing) 공정 등을 통해서 이루어진다. 특히, 반도체 바디(20) 하부의 매몰 산화막(Buried Oxide film; BOX; 12a)을 습식 식각하여, 매몰 산화막(12a)에 산화막 핀(12b)이 형성된다. 따라서, 산화막 핀(12b) 상부에 반도체 바디(20)가 형성된다.
또한, 터널링 절연막(25)은 반도체 바디(20)를 둘러싸고, 바람직하게는 산화막 핀(12b)의 양 측벽 상에도 형성된다. 플로팅 게이트(30) 및/또는 게이트간 절연막(35)은 산화막 핀(12b)의 양 측벽 상에 형성될 수도 있고, 산화막 핀(12b)의 양 측벽 및 매몰 산화막(12a)의 상부(12c)의 일부 상에 형성될 수 있다. 컨트롤 게이트(40)는 플로팅 게이트(30) 및 매몰 산화막(12a)의 상부(12c)를 따라 위치하고, 플로팅 게이트(30)과 게이트간 절연막(35)을 이용하여 절연되어 있다. 컨트롤 게이트(40)은 반도체 바디(20)의 단면의 도형의 둘레를 둘러싸는 형상으로 형성된다.
상기한 바와 같은 본 발명의 제1 실시예 내지 제4 실시예에 따른 비휘발성 반도체 소자에 있어서, 기판(10) 및 연장 방향(29)과 수직인 반도체 바디(20)의 단면은 소정의 곡률을 가진 도형의 형상이다. 따라서, 코너에서의 전계 집중을 분산시킬 수 있고 반도체 바디(20)의 표면에 형성되는 터널링 절연막(25)의 품질이 향상되어 반도체 소자의 전기적 특성이 향상된다.
도 8a 내지 도 8i는 본 발명의 제2 실시예에 따른 비휘발성 반도체 소자의 제조 방법을 공정 순서에 따라 도시한 단면도이다. 본 발명의 제1 실시예에 따른 비휘발성 반도체 소자의 제조 방법은 제2 실시예에 따른 비휘발성 반도체 소자의 공정 순서에서 블로킹 절연막 형성 단계만 제외하면 되므로, 제2 실시예의 제조 방법으로 대신한다.
도 8a를 참고하면, 기판(100)을 준비한다. 기판(100)은 Si, Ge, SiGe, GaP, GaAs, SiC, SiGeC, InAs 또는 InP로 이루어진 군에서 선택되는 하나 이상의 반도체 재료로 이루어질 수 있다. 기판(100)은 상면이 {100} 결정면을 가지는 실리콘 기판으로 이루어질 수 있다.
기판(100) 위에 패드 산화막(102)과, 실리콘 질화막(104)을 차례로 형성하여 하드 마스크층(105)을 형성하고, 실리콘 질화막(104) 위에 반도체 바디(120)를 정의하는 포토레지스트 패턴(106)을 형성한다.
도 8b를 참고하면, 포토레지스트 패턴(106)을 식각 마스크로 하여 실리콘 질화막(104) 및 패드 산화막(102)을 차례로 식각한다. 그 결과 패드 산화막 패턴(102a) 및 실리콘 질화막 패턴(104a)으로 이루어지는 하드 마스크 패턴(105a)이 형성된다. 포토레지스트 패턴(106)을 제거하면, 하드 마스크 패턴(105a)의 주위의 기판(100) 상면이 노출된다.
도 8c를 참고하면, 하드 마스크 패턴(105a)을 식각 마스크로 하여 노출된 기판(100) 상면을 식각한다. 그 결과 트렌치(T)가 형성되어 기판(100) 상에 반도체 핀(110)이 형성되게 된다. 반도체 핀(110)은 트렌치(T)에 의하여 한정된다. 트렌치(T)는 약 3000 ∼ 4000Å의 깊이로 형성될 수 있다.
도 8d를 참고하면, 트렌치(T) 내에 절연 물질, 예를 들면 산화물을 채워 반도체 핀(110) 주위에 소자분리 영역(112)을 형성한다.
도 8e를 참고하면, 실리콘 질화막 패턴(104a) 및 패드 산화막 패턴(102a)을 제거한다. 이를 위하여 습식 식각 방법을 이용할 수 있다. 그 결과, 기판(100)의 상면에서는 반도체 핀(110)의 상면이 노출된다.
도 8f를 참고하면, 반도체 핀(110)의 상면의 일부를 덮는 블로킹(blocking) 절연막(116)을 형성한다. 블로킹 절연막(116)은 실리콘 질화막, 실리콘 산화막 또는 이들의 조합으로 이루어질 수 있다.
블로킹 절연막(116)은 소자분리 영역(112)의 측벽에 형성되는 스페이서의 형태로 형성될 수 있다. 이와 같은 스페이서 형태의 상기 블로킹 절연막(116)은 먼저 반도체 핀(110)의 상면이 노출된 결과물 전면에 절연 물질을 증착한다. 이를 에치백하면 소자분리 영역(112)의 측벽에 스페이서 형태의 블로킹 절연막(116)이 남는다.
그 결과, 반도체 핀(110)의 상면은 블로킹 절연막(116)에 의하여 한정되는 좁은 폭의 영역만이 외부에 노출된다. 형성하고자 하는 소자의 스케일링 정도를 고려하여, 상기 블로킹 절연막(116)을 통하여 노출되는 반도체 핀(110)의 면적을 블로킹 절연막(116)의 폭으로 조절한다. 경우에 따라, 블로킹 절연막(116) 형성 단계는 생략될 수 있다. 본 발명의 제1 실시예는 블로킹 절연막(116) 형성 단계를 생략한 결과이다.
도 8g를 참고하면, 우선 반도체 핀(110)이 노출되어 있는 기판(100)을 RCA 세정법 등을 이용하여 세정하여 표면의 불순물을 제거한다. 반도체 핀(110)의 노출된 좁은 폭의 영역을 시드층으로 이용하여 약 500 내지 900℃의 온도 하에서 기판(100) 위에 반도체층을 선택적 에피택셜 성장시켜 반도체 바디(120)를 형성한다.
반도체 바디(120)의 표면은 기판(100)의 주면(主面)에 대하여 수직인 양 측벽(122)과, 기판(100)의 주면에 평행한 상면(124)과, 양 측벽(122)과 상면(124)과 의 사이에 각각 연장되어 있는 경사면(126)을 포함한다. 양 측벽(122), 상면(124) 및 경사면(126)은 각각 서로 다른 방향을 향하고 있다.
반도체 바디(120)를 형성하기 위하여 예를 들면, MBE(molecular beam epitaxi), UHV-CVD(ultra high vacuum chemical vapor deposition), RPCVD(reduced pressure chemical vapor deposition) 또는 RTCVD(rapid thermal chemical vapor deposition)와 같은 선택적 에피택셜 성장 기술을 이용할 수 있다. 설명의 편의상 본 발명의 일 실시예에서는 RPCVD 방법을 이용한다.
반도체 바디(120)는 Si, Ge, Si1-xGex(0<x<1), Si1-xCx(0<x<1) 또는 Si1-x-yGexCy(0<x<1, 0<y<1), GaAs, InSb, GaP 또는 이들의 조합으로 구성될 수 있다.
선택적 에피택셜 성장 방법에 의하여 반도체 바디(120)를 형성하는 데 있어서, Si 소스(source)로서 Si2H6, SiH4, SiH2Cl2, SiHCl3, SiCl4 등을 사용할 수 있다. Ge 소스로서 GeH4 를 사용할 수 있다. C 소스로서 C2H6, CH3SiH 3 등을 사용할 수 있다.
선택적 에피택셜 성장 특성을 향상시키기 위하여 소스 가스에 HCl 또는 Cl2 와 같은 가스를 첨가할 수 있다. 소스 가스에 HCl 또는 Cl2 가스를 첨가하면 산화막 또는 질화막이 있는 영역에서는 에피택셜 성장층이 형성되지 않고 반도체층, 예를 들면 Si층이 드러난 영역에서만 에피택셜 성장층이 형성되는 선택적 에피택셜 성장이 가능하다.
자세히 설명하면, Si 층의 반도체 바디(120)를 형성하는 경우 온도는 700 내지 900℃, 압력은 10 내지 20Torr에서 결정 성장을 진행한다. 이 때, 소스 가스 SiH2Cl2를 100 내지 200 sccm으로 공급한다. 여기에 HCl을 0 내지 100sccm, B2 H6을 0 내지 100 sccm, PH3을 0 내지 100 sccm으로 첨가할 수 있다. 이 때, 캐리어 가스로서 H2를 10 내지 35 slm으로 공급할 수 있다.
Si층을 형성하는 데 있어서 결정 성장 온도를 800℃ 이하로 하면 상기 반도체 바디(120)의 경사면(126)에서 {111}결정면이 우세하게 형성되고, 결정 성장 온도를 800℃ 이상으로 하면 상기 반도체 바디의 경사면(126)에서 {311}결정면이 우세하게 형성된다.
따라서, {111}결정면을 가지는 경사면(126)을 형성하기 위하여는 상기 Si층 성장 온도를 약 700 내지 800℃로 한다. {311}결정면을 가지는 경사면(126)을 형성하기 위하여는 Si층 성장 온도를 약 800 내지 900℃로 한다. {111}결정면 형성을 위해서는 780℃, {311} 결정면 형성을 위해서는 850℃인 것이 바람직하다.
Si1-xGex층의 반도체 바디(120)를 형성하는 경우, 온도는 500 내지 750 ℃, 압력은 10 내지 20 Torr에서 결정 성장을 진행한다. 이 때, 소스 가스 SiH2Cl2 를 100 내지 200sccm으로, GeH4를 50 내지 200 sccm으로 공급한다. 여기에 HCl을 0 내지 100 sccm으로, B2H6을 0 내지 100 sccm, PH3을 0 내지 100 sccm으로 첨가할 수 있다. 이 때, 캐리어 가스로서 H2를 10 내지 35 slm으로 공급할 수 있다.
Si1-xCx층의 반도체 바디(120)를 형성하는 경우, 온도는 650 내지 850℃, 압력은 10 내지 20 Torr에서 결정 성장을 진행한다. 이 때, 소스 가스 SiH2Cl2를 100 내지 200 sccm으로, CH3SiH3를 5 내지 50 sccm으로 공급한다. 여기에 HCl을 0 내지 100 sccm으로, B2H6를 0 내지 100 sccm으로, PH3을 0 내지 100 sccm으로 첨가할 수 있다. 이 때, 캐리어 가스로서 H2를 10 내지 35 slm으로 공급할 수 있다.
또한, 본 실시예에서는 반도체 바디(120)의 경사면(126)이 일 방향의 면으로 형성된 경우에 대하여만 설명하였으나, 이에 한정되지 않는다. 즉, 상기 경사면(126)이 서로 다른 결정면을 가지는 2 방향의 면으로 이루어지도록 반도체 바디(120)를 형성할 수도 있다. 즉, 경사면이 일 방향으로 형성된 경우라면 반도체 바디(120)는 전체적으로 서로 다른 방향을 향하는 5개의 면이 형성되고, 경사면이 2 방향으로 형성된다면 반도체 바디는 전체적으로 7개의 면이 형성된다.
위에서 언급한 바와 같은 선택적 애피택셜 성장 방법을 이용하면, 5개의 면에 채널이 형성되는 반도체 바디(120)는 기판(100)의 주면에 대하여 수직인 양 측벽(122), 상기 기판의 주면과 평행한 상면(124), 양 측벽(122)과 상면(124)과의 사이에 각각 연장되어 있고, {111}결정면 또는 {311}결정면으로 이루어지는 경사면(126)을 포함한다. 또한, 도면에는 표시하지 않았으나 7개의 면에 채널이 형성되는 반도체 바디는 기판의 주면에 대하여 수직인 양 측벽, 기판의 주면과 평행한 상면, {111}결정면으로 이루어지는 제1 경사면, {311}결정면으로 이루어지는 제2 경사면 을 포함한다.
도 8h를 참고하면, 도 8g의 결과물에 어닐링 공정을 통해서 반도체 바디(120)를 라운드(round)지게 하여, 전체적으로 소정의 곡률을 가지는 도형의 단면인 반도체 바디(120a)를 형성되도록 한다. 바람직하게는, H2 분위기 하에서 약 850 내지 950℃의 온도 하에서 어닐링 공정을 한다.
도 8g에서 반도체 바디(120)의 경사면이 많을수록 단면이 소정의 곡률을 가지는 도형을 형성하는 데 유리하다. 또한, 어닐링 공정 후에 반도체 바디(120a)의 하부를 언더컷할 수도 있다. 이 경우, 반도체 바디(120a)의 단면이 좀 더 원형에 가까운 도형이 형성된다.
또한, 본 실시예에서는 반도체 바디(120a)가 단일 조성의 반도체층으로 이루어지는 경우에 대하여만 설명하였으나, 본 발명은 이에 한정되지 않는다. 즉, 반도체 바디(120a)는 서로 다른 밴드갭을 가지는 복수의 반도체층으로 형성될 수도 있다.
예를 들면, 반도체 바디(120a)를 형성하기 위하여 반도체 핀(110) 위에 SiGe층을 선택적 에피택셜 성장 방법에 의하여 먼저 형성한다. 그 위에 Si층을 성장시키고, 어닐링 공정을 실시한다. 단면이 소정의 곡률을 가지는 도형 내에 형성된 채널이 두 종류의 반도체층 사이의 헤테로 경계면에 매몰 채널(buried channel)로서 형성된다.
도 8i를 참고하면, 필요에 따라 반도체 바디(120a) 내에 불순물을 이온주입 하여 Vth 조절을 위한 채널 도핑을 행한다. 그 후, 반도체 바디(120a)의 표면 위에 터널링 절연막(125)을 형성한다. 터널링 절연막(125)은 반도체 바디(120a)의 표면으로부터 습식 산화, HCl 산화, 혼합 가스를 사용하는 산화 방법에 의하여 원하는 막질을 성장시켜 얻어질 수 있다. 또는, 터널링 절연막(125)을 형성하기 위하여 CVD 또는 ALD(atomic layer deposition) 방법을 이용할 수도 있다. 예를 들면, 터널링 절연막(125)은 SiO2, SiON, Si3N4, GexOyN z 또는 GexSiyOz 로 이루어질 수도 있고, HfO2, ZrO2, Al2O3, Ta2O5, 하프늄 실리케이트, 지르고늄 실리케이트 또는 이들의 조합막과 같은 고유전율 물질로 이루어질 수도 있다. 또한, 터널링 절연막(125)은 예시된 막질들 중에서 2종 이상의 선택된 물질을 복수 층으로 적층하여 구성될 수도 있다.
그 후, 플로팅 게이트(130)를 터널링 절연막(125) 상부에 형성한다. 주로 CVD, ALD 방법을 사용할 수 있다. 플로팅 게이트(130)는 n+ 폴리 실리콘, p+ 폴리 실리콘, 일함수를 바꿀 수 있는 SiGe, 금속 물질 등을 사용할 수 있다. 또한, SONOS 구조의 경우에는 질화막(Si3N4)을 적층하고, 이 경우 질화법(Nitridation)을 주로 사용한다.
게이트간 절연막(135)를 플로팅 게이트(130)의 상부에 형성한다. 터널링 절연막(125)과 동일한 방법으로 형성한다. 또한, 터널링 절연막(125)보다 다소 두께가 두꺼운 것이 일반적이다.
그 후, 게이트간 절연막(135) 위에 도전층을 형성하고, 이를 패터닝하여 컨 트롤 게이트(140)를 형성한다. 컨트롤 게이트(140)는 도전성 폴리실리콘막, 금속막, 금속 질화물막 또는 금속 실리사이드막 또는 이들의 조합막으로 이루어질 수 있다. 주로 LPCVD 방법을 통해서 플로팅 게이트(130) 등이 적층된 구조의 단차에 따라 컨포말하게 형성한다.
마지막으로, 통상의 방법에 의하여 컨트롤 게이트(140)의 측벽에 스페이서(도면 미도시)를 형성하고, 소스/드레인 형성을 위한 이온 주입 공정 및 어닐링 공정을 행한다.
필요에 따라서는 통상의 방법으로 샐리사이드(salicide) 공정을 하여 컨트롤 게이트(130) 및 소스/드레인 영역의 상면에 WSix, CoSix, TiSix 등의 금속 실리사이드층을 형성할 수도 있다.
도 9a 내지 도 9d는 본 발명의 제3 실시예에 따른 비휘발성 반도체 소자의 제조 방법을 공정 순서에 따라 도시한 단면도이다.
도 9a 내지 도 9d을 참고하여 설명하는 본 발명의 제3 실시예에 따른 반도체 소자의 제조 방법은 도 8a 내지 도 8i를 참고하여 설명한 제2 실시예와 대체로 동일하다. 제2 실시예와 다른 점은 반도체 바디(120)를 벌크 기판 상에 형성하지 않고 SOI 기판 위에 형성한 것이다. 도 9a 내지 도 9d에 있어서 제2 실시예에서와 동일한 참조 부호는 동일 부재를 나타내며, 이들에 대한 상세한 설명은 생략한다.
도 9a를 참고하면, 실리콘 기판(200), 매몰 산화막(210) 및 실리콘 층이 차례로 적층된 SOI 기판을 준비한다. SOI 기판은 SIMOX 공정에 의하여 형성된 것을 사용할 수 있다. 매몰 산화막(210)은 약 1000 내지 1500Å의 두께를 가진다.
실리콘층을 패터닝하여 형성하고자 하는 소자의 스케일링 정도에 따라 적당한 폭을 가지는 실리콘 핀(212)을 형성한다. 우선, 실리콘층의 상면으로부터 소정의 두께에 해당하는 부분을 산화 공정 및 습식 식각 공정을 거쳐 제거하여 실리콘층의 두께를 낮춘다. 실리콘층 상부에 약 0.3 내지 40nm의 미세 폭을 가지는 포토레지스트 패턴(도면 미도시)을 형성하고, 이를 이용하여 실리콘층을 패터닝하여 미세 크기의 실리콘 핀(212)을 형성한다.
도 9b를 참고하면, 실리콘 핀(212)을 시드층으로 이용하여 선택적 에피택셜 성장 방법에 의하여 실리콘 핀(212) 위에 반도체층(214)을 형성한다. 반도체층(214)을 형성하기 위한 방법은 도 8g에서와 동일하다.
도 9c를 참고하면, 다수 개의 경사면을 가지는 반도체층(214)을 H2 분위기 하에서 850 내지 950℃의 온도 하에서 어닐링 공정을 한다. 소정의 곡률을 가지는 도형의 단면을 가지는 반도체층(214a)을 형성하게 된다. 실리콘 핀(212) 및 어닐링 공정을 통해서 형성된 반도체층(214a)는 채널 영역이 형성될 반도체 바디(220a)가 된다.
도 9d를 참고하면, 도 8i에서 설명한 바와 같이 설명한 바와 같이 반도체 바디(220a)에 Vth 조절을 위한 채널 도핑을 할 수 있다. 반도체 바디(220a) 상에 터널링 절연막(225), 플로팅 게이트(230), 게이트간 절연막(235), 컨트롤 게이트(240)를 형성하고, 소스/드레인 영역을 형성한다.
도 10a 내지 도 10f는 본 발명의 제4 실시예에 따른 비휘발성 반도체 소자의 제조 방법을 공정 순서에 따라 도시한 단면도이다.
도 10a를 참고하면, 산화막(도면 미도시)을 성장시킨 반도체층(도면 미도시)을 패터닝(patterning)하여 반도체 바디(320)를 형성한다. 즉, 산화막(도면 미도시)이 성장된 반도체층(도면 미도시) 상에 하드마스크(hard mask)용 절연막을 증착하고, 우선 포토레지스트(photo resist)를 이용하여 하드마스크용 절연막을 식각하여 패터닝한다. 그리고, 하드마스크용 절연막을 식각마스크로 사용하여, 반도체층(230)을 식각하여 산화막 패턴(321) 및 반도체 바디(320)을 형성할 수 있다.
다른 방법으로는, 하드마스크용 절연막을 사용하지 않고, 직접 포토레지스트를 산화막(도면 미도시)을 성장시킨 반도체층(도면 미도시) 상에 직접 도포하여 사진공정을 수행한 후 반도체층(도면 미도시)을 건식식각하여 산화막 패턴(321) 및 반도체 바디(320)을 형성할 수도 있다. 그 후, 잔존하는 포토레지스트 패턴은 에싱(ashing) 및 스트립(stripe) 공정으로 제거할 수 있다.
식각 방법을 이용하는 경우 반도체 바디(320)의 하부에 언더컷(undercut)이 발생한다. 특히, 반응성 이온 식각(reactive ion etching; RIE)의 경우, 에칭 시간이나 공급되는 가스의 유량을 조절하여 언더컷되는 경사진 측벽의 각도를 조절할 수 있다.
물론, 도면에는 표시하지 않았으나 반도체 바디(320)의 하부에 언더컷을 하기 위한 별도의 공정을 거칠 수도 있다. 즉, 건식 식각, 습식 식각 등을 이용하여 반도체 바디(320)의 하부에 언더컷을 형성할 수 있다.
도 10b를 참고하면, 습식 식각 과정 중 반도체 바디(320)의 측벽을 보호하기 위해 산화 방법을 이용하여 희생막(sacrificial oxide, 322)을 성장시킨다.
도 10c를 참고하면, 습식 식각 방식으로 전면 식각을 한다. 전면 식각을 통해서, 산화막 패턴(321), 희생막(322), 매몰 산화막(310)의 일부가 식각된다. 특히, 반도체 바디(320)의 하부에 산화막 핀(311)이 형성된다.
도 10d를 참고하면, 수소(H2) 분위기에서 어닐링을 실시하여 반도체 바디(320)의 상부 에지를 라운딩시킨다. 바람직하게는 수소 어닐링은 900℃ 이하의 온도에서 20 Torr이하의 압력으로 약 1 내지 3분동안 실시한다.
또는, 반응성 이온 식각(RIE) 방식의 건식 식각 설비를 이용하여 결과물에 대한 전면 건식 식각을 실시한다. 스퍼터링의 특성상 반도체 바디(320)의 날카로운 코너에 이온들이 집중되므로, 코너가 침식(erosion)되어 에지가 라운딩된다.
또는, 습식 식각 방식으로 결과물에 대한 전면 식각을 실시한다. 습식 식각 방식의 특성상 반도체 바디(320)의 에지에는 3차원적인 식각이 일어난다. 따라서, 반도체 바디(320)의 상면이나 측벽에 비해 식각량이 많아지므로, 에지가 라운딩된다.
도 10e를 참고하면, 수소(H2) 분위기에서 어닐링을 실시하여 반도체 바디(320a)를 단면이 전체적으로 소정의 곡률을 갖는 도형의 형상이 되도록 한다. 바람직하게는 850 내지 950℃의 온도에서 실시한다.
도 10f를 참고하면, 도 8i에서 설명한 바와 같이 설명한 바와 같이 반도체 바디(320b)에 Vth 조절을 위한 채널 도핑을 할 수 있다. 반도체 바디(320b) 상에 터널링 절연막(325), 플로팅 게이트(330), 게이트간 절연막(335), 컨트롤 게이트(340)를 형성하고, 소스/드레인 영역을 형성한다.
반도체 바디(320b)는 산화막 핀(311) 상부에 위치하고, 터널링 절연막(325)은 반도체 바디(320b) 및 산화막 핀(311)의 측벽의 일부를 덮는다. 또한, 플로팅 게이트(330) 및/또는 게이트간 절연막(335)은 산화막 핀(311)의 양 측벽 상에 형성될 수도 있고, 산화막 핀(311)의 양 측벽 및 매몰 산화막의 상부의 일부 상에 형성될 수 있다.
따라서, 반도체 바디의 단면이 소정의 곡률을 갖는 형태이므로, 코너에서의 전계 집중을 방지할 수 있으며 깨끗한 결정면을 채널 영역으로 이용할 수 있다. 또한, 깨끗한 반도체 바디의 표면 상에 터널링 절연막(125, 225, 325)을 형성함으로써 터널링 절연막 내에서의 불순물 함량이 현저히 낮아진다. 또한, 비휘발성 반도체 소자의 전기적 특성의 향상을 가져온다.
이상 첨부된 도면을 참고하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
상기한 바와 같은 비휘발성 반도체 소자 및 그 제조 방법에 따르면 다음과 같은 효과가 하나 혹은 그 이상 있다.
첫째, 반도체 바디의 단면이 소정의 곡률을 갖는 형태이므로, 코너에서의 전계 집중 현상을 방지할 수 있다.
둘째, 서브쓰레숄드 특성 및 전류 제어 능력을 향상시킬 수 있다.
셋째, 선택적 에피택셜 성장 기술을 이용하므로 3차원의 활성 영역을 형성하는 것이 가능하고, 깨끗한 결정면을 채널 영역으로 사용할 수 있다.
넷째, 깨끗한 반도체 바디 표면 상에 터널링 절연막을 형성하여, 절연막 내부의 불순물 함량이 현저히 낮아진다.
다섯째, 채널 영역의 길이가 증가하여, 비휘발성 반도체 소자의 전기적 특성 향상에 도움을 준다.

Claims (41)

  1. 기판;
    상기 기판 상에 형성되고, 소정 방향으로 연장된 반도체 바디로, 상기 연장 방향과 수직인 단면이 소정 곡률을 가진 도형인 반도체 바디;
    상기 도형의 둘레를 따라 상기 반도체 바디 내에 일부 형성된 채널 영역;
    상기 채널 영역 상에 위치하는 터널링 절연막;
    상기 터널링 절연막 상에 위치하고, 상기 채널 영역과 전기적으로 절연된 플로팅 게이트;
    상기 플로팅 게이트 상에 위치하는 게이트간 절연막;
    상기 게이트간 절연막 상에 위치하고, 상기 플로팅 게이트와 전기적으로 절연된 컨트롤 게이트; 및
    상기 컨트롤 게이트의 양측에 정렬되어 상기 반도체 바디 내에 형성된 소스/드레인 영역을 포함하는 비휘발성 반도체 소자.
  2. 제 1항에 있어서, 상기 반도체 바디의 상기 단면은 반원형, 원형 및 타원형 중 하나인 비휘발성 반도체 소자.
  3. 제 1항에 있어서, 상기 반도체 바디의 상기 단면의 상기 곡률은 일정하지 않은 비휘발성 반도체 소자.
  4. 제 1항에 있어서, 상기 기판은 벌크 형태인 비휘발성 반도체 소자.
  5. 제 4항에 있어서, 상기 비휘발성 반도체 소자는 상기 반도체 바디의 하부의 양측에 위치하여, 상기 반도체 바디 영역을 한정하는 소자 분리 영역을 더 포함하는 비휘발성 반도체 소자.
  6. 제 5항에 있어서, 상기 반도체 바디는 상기 소자 분리 영역 사이에 위치하며 상기 소자 분리 영역 사이의 일부를 채우는 반도체 핀 상부에 형성되는 비휘발성 반도체 소자.
  7. 제 1항에 있어서, 상기 기판은 SOI 형태인 비휘발성 반도체 소자.
  8. 제 7항에 있어서, 상기 반도체 바디는 SOI 기판의 매몰 산화막 상부에 위치하는 비휘발성 반도체 소자.
  9. 제 8항에 있어서, 상기 반도체 바디는 상기 가판 상에 형성된 실리콘 핀과 상기 실리콘 핀 위에 선택적 에피택셜 성장된 반도체층으로 이루어진 비휘발성 반도체 소자.
  10. 제 1항에 있어서, 상기 기판은 Si, Ge, SiGe, GaAs, SiC, SiGeC, InAs, InP 또는 이들의 조합으로 이루어지는 반도체 기판인 비휘발성 반도체 소자.
  11. 제 1항에 있어서, 상기 반도체 바디는 Si, Ge, Si1-xGex(0<x<1), Si1-x Cx (0<x<1), Si1-x-yGexCy(0<x<1, 0<y<1), GaAs, InSb, GaP 또는 이들의 조합으로 이루어지는 비휘발성 반도체 소자.
  12. 제 1항에 있어서, 상기 반도체 바디는 밴드갭이 서로 다른 다수 개의 반도체층으로 이루어진 비휘발성 반도체 소자.
  13. 제 1항에 있어서, 상기 플로팅 게이트는 n+ 폴리 실리콘, p+ 폴리 실리콘, 일함수를 바꿀 수 있는 SiGe, 금속 물질 또는 이들의 조합으로 이루어지는 비휘발성 반도체 소자.
  14. 제 1항에 있어서, 상기 터널링 절연막은 산화막, 상기 플로팅 게이트는 질화막(Si3N4), 상기 게이트간 절연막은 산화막인 비휘발성 반도체 소자.
  15. 제 1항에 있어서, 상기 비휘발성 반도체 소자는 상기 기판과 상기 반도체 바디와의 사이에 형성되어 상기 기판과 상기 반도체 바디 사이의 접촉 면적을 한정하는 블로킹 절연막을 더 포함하는 비휘발성 반도체 소자.
  16. 제 15항에 있어서, 상기 블로킹 절연막은 상기 소자 분리 영역의 측벽을 덮는 스페이서의 형태로 형성되는 비휘발성 반도체 소자.
  17. 제 1항에 있어서, 상기 컨트롤 게이트는 상기 반도체 바디의 상기 도형의 둘레를 둘러싸는 비휘발성 반도체 소자.
  18. 기판;
    상기 기판 상에 형성된 산화막 핀;
    상기 산화막 핀 상부에 형성되고, 소정 방향으로 연장된 반도체 바디로, 상기 연장 방향과 수직인 단면이 소정 곡률을 가진 도형인 반도체 바디;
    상기 도형의 둘레를 따라 상기 반도체 바디 내에 일부 형성된 채널 영역;
    상기 채널 영역 상에 위치하는 터널링 절연막;
    상기 터널링 절연막 및 상기 산화막 핀의 측벽 상에 위치하고, 상기 채널 영역과 전기적으로 절연된 플로팅 게이트;
    상기 플로팅 게이트 상에 위치하는 게이트간 절연막;
    상기 게이트간 절연막 및 기판의 상부를 따라 위치하고, 상기 플로팅 게이트와 전기적으로 절연된 컨트롤 게이트; 및
    상기 컨트롤 게이트의 양측에 정렬되어 상기 반도체 바디 내에 형성된 소스/드레인 영역을 포함하는 비휘발성 반도체 소자.
  19. 제 18항에 있어서, 상기 반도체 바디의 상기 단면은 원형 또는 타원형인 비휘발성 반도체 소자.
  20. 제 18항에 있어서, 상기 반도체 바디의 상기 단면의 상기 곡률은 일정하지 않은 비휘발성 반도체 소자.
  21. 제 18항에 있어서, 상기 기판은 SOI 형태인 비휘발성 반도체 소자.
  22. 제 21항에 있어서, 상기 산화막 핀은 SOI 기판의 매몰 산화막을 식각하여 형성된 비휘발성 반도체 소자.
  23. 제 18항에 있어서, 상기 플로팅 게이트는 n+ 폴리 실리콘, p+ 폴리 실리콘, 일함수를 바꿀 수 있는 SiGe, 금속 물질 및 질화막(Si3N4) 중 하나 이상으로 이루어지는 비휘발성 반도체 소자.
  24. 제 18항에 있어서, 상기 터널링 절연막은 산화막, 상기 플로팅 게이트는 질화막(Si3N4), 상기 게이트간 절연막은 산화막인 비휘발성 반도체 소자.
  25. 제 18항에 있어서, 상기 컨트롤 게이트는 상기 반도체 바디의 상기 도형의 둘레를 둘러싸는 비휘발성 반도체 소자.
  26. (a) 기판 상에 반도체 바디를 형성하는 단계로, 상기 반도체 바디는 소정 방향으로 연장되도록 형성하고, 상기 연장 방향과 수직인 단면은 소정 곡률을 가진 도형인 반도체 바디를 형성하는 단계;
    (b) 상기 반도체 바디 상에 터널링 절연막을 형성하는 단계;
    (c) 상기 터널링 절연막 상에, 상기 반도체 바디와 전기적으로 절연된 플로팅 게이트를 형성하는 단계;
    (d) 상기 플로팅 게이트 상에 게이트간 절연막을 형성하는 단계;
    (e) 상기 게이트간 절연막 상에, 상기 플로팅 게이트와 전기적으로 절연된 컨트롤 게이트를 형성하는 단계; 및
    (f) 상기 컨트롤 게이트의 양측에 정렬되어 상기 반도체 바디 내에 소스/드레인 영역을 형성하는 단계를 포함하는 비휘발성 반도체 소자의 제조 방법.
  27. 제 26항에 있어서, 상기 반도체 바디를 형성하는 단계는
    기판 상에 형성된 반도체 핀을 시드층으로 하여, 상기 기판 상에 반도체층을 선택적 에피택셜 성장시켜 다면 채널이 형성되는 반도체 바디를 형성하는 단계; 및
    상기 다면 채널이 형성되는 반도체 바디를 어닐링하여 상기 기판의 주면 및 상기 연장 방향과 수직인 단면이 소정의 곡률을 가진 도형인 반도체 바디를 형성하는 단계를 포함하는 비휘발성 반도체 소자의 제조 방법.
  28. 제 27항에 있어서, 상기 어닐링 단계는 수소 환경에서 이루어 지는 비휘발성 반도체 소자의 제조 방법.
  29. 제 27항에 있어서, 상기 어닐링 단계의 온도는 850 내지 950℃인 비휘발성 반도체 소자의 제조 방법.
  30. 제 27항에 있어서, 상기 다면 채널이 형성되는 반도체 바디는 서로 다른 방향을 향하는 5개 또는 7개의 면을 포함하는 비휘발성 반도체 소자의 제조 방법.
  31. 제 30항에 있어서, 상기 5개의 면에 채널이 형성되는 반도체 바디는
    상기 기판의 주면에 대하여 수직인 제 1면,
    상기 기판의 주면과 평행한 제 2면,
    {111}결정면 또는 {311}결정면으로 이루어지는 제 3면을 포함하는 비휘발성 반도체 소자의 제조 방법.
  32. 제 30항에 있어서, 상기 7개의 면에 채널이 형성되는 반도체 바디는
    상기 기판의 주면에 대하여 수직인 제 1면,
    상기 기판의 주면과 평행한 제 2면,
    {111}결정면으로 이루어지는 제3면,
    {311}결정면으로 이루어지는 제 4면을 포함하는 비휘발성 반도체 소자의 제조 방법.
  33. 제 27항에 있어서,
    상기 반도체 핀을 형성하기 위하여 상기 기판의 일부를 식각하여 상기 반도체 핀을 한정하는 트렌치를 형성하는 단계; 및
    상기 트렌치 내에 절연 물질을 채워 반도체 핀 주위에 소자 분리 영역을 형성하는 단계를 더 포함하는 비휘발성 반도체 소자의 제조 방법.
  34. 제 27항에 있어서, 상기 반도체 바디를 형성하기 전에 상기 반도체 핀의 상면을 일부 덮는 블로킹 절연막을 형성하는 단계를 더 포함하는 비휘발성 반도체 소자의 제조 방법.
  35. (a) 기판 상에 산화막 핀을 형성하는 단계;
    (b) 상기 산화막 핀 상에 반도체 바디를 형성하는 단계로, 상기 반도체 바디는 소정 방향으로 연장되도록 형성하고, 상기 연장 방향과 수직인 단면은 소정 곡률을 가진 도형인 반도체 바디를 형성하는 단계;
    (c) 상기 반도체 바디 상에 터널링 절연막을 형성하는 단계;
    (d) 상기 반도체 바디 및 상기 산화막 핀의 측벽 상에, 상기 반도체 바디와 전기적으로 절연된 플로팅 게이트를 형성하는 단계;
    (e) 상기 플로팅 게이트 상에 게이트간 절연막을 형성하는 단계;
    (f) 상기 게이트간 절연막 및 기판의 상부를 따라, 상기 플로팅 게이트와 전기적으로 절연된 컨트롤 게이트를 형성하는 단계; 및
    (g) 상기 컨트롤 게이트의 양측에 정렬되어 상기 반도체 바디 내에 소스/드레인 영역을 형성하는 단계를 포함하는 비휘발성 반도체 소자의 제조 방법.
  36. 제 35항에 있어서, 상기 반도체 바디를 형성하는 단계는
    3개의 면에 채널이 형성되는 반도체 바디의 하부를 언더컷하는 단계;
    상기 언더컷된 반도체 바디의 상부의 모서리를 라운딩하는 단계;
    상기 라운딩된 반도체 바디를 어닐링하는 단계를 포함하는 비휘발성 반도체 소자의 제조 방법.
  37. 제 36항에 있어서, 상기 반도체 바디의 상부의 모서리를 라운딩 하기 전에, 언더컷된 반도체 바디의 측벽 및 언더컷 영역에 산화막을 형성하는 단계를 더 포함하는 비휘발성 반도체 소자의 제조 방법.
  38. 제 36항에 있어서, 상기 반도체 바디의 상부의 모서리는 건식 식각, 습식 식각 및 어닐링 중 하나 이상의 방법으로 라운딩하는 비휘발성 반도체 소자의 제조 방법.
  39. 제 36항에 있어서, 상기 어닐링 단계는 수소 환경에서 이루어 지는 비휘발성 반도체 소자의 제조 방법.
  40. 제 36항에 있어서, 상기 어닐링 단계의 온도는 850 내지 950℃인 비휘발성 반도체 소자의 제조 방법.
  41. 제 35항에 있어서, 상기 산화막 핀은 SOI 기판의 매몰 산화막을 습식 식각하여 형성하는 비휘발성 반도체 소자의 제조 방법.
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