KR100641104B1 - Surface conduction electron emitting device and manufacturing method thereof - Google Patents
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Abstract
Description
도 1은 종래 전계방출 소자의 일반적인 구조를 보이는 평면도 및 단면도.1 is a plan view and a cross-sectional view showing a general structure of a conventional field emission device.
도 2는 종래 표면 전도형 전계방출 소자의 기본 동작 원리를 보이는 단면도.Figure 2 is a cross-sectional view showing the principle of operation of the conventional surface conduction field emission device.
도 3은 본 발명 일 실시예의 단면도 및 평면도.3 is a cross-sectional view and a plan view of an embodiment of the present invention.
도 4는 본 발명 일 실시예의 도전막 형성 과정을 보인 수순 단면도.Figure 4 is a cross-sectional view showing a conductive film forming process of an embodiment of the present invention.
도 5는 본 발명 다른 실시예의 도전막 형성 과정을 보인 수순 단면도.Figure 5 is a cross-sectional view showing a process of forming a conductive film of another embodiment of the present invention.
도 6은 본 발명 일 실시예를 이용하여 형성한 구조물의 현미경 사진.Figure 6 is a micrograph of the structure formed using an embodiment of the present invention.
*도면의 주요 부분에 대한 부호의 설명** Description of the symbols for the main parts of the drawings *
101: 기판 102: 전극101: substrate 102: electrode
103: 도전막 104: 활성층103: conductive film 104: active layer
201: 상판 기판 202: 형광체201: top substrate 202: phosphor
203: 애노드 전극 301: 전극203: anode electrode 301: electrode
302: 기판 303, 304: 도전막302:
305: 식각 영역 401: 기판305: etching region 401: substrate
402: 전극 403: 제 1도전막402: electrode 403: first conductive film
404: 제 2도전막404: second conductive film
본 발명은 표면 전도형 전자방출 소자 및 그 제조 방법에 관한 것으로, 특히 통전 포밍공정에서 불규칙하게 형성되는 포밍갭을 지정한 위치 및 영역 내에서만 형성되도록 식각 공정을 통해 포밍갭이 형성될 영역의 도전막 두께를 줄여 통전 포밍시 해당 영역 내에서만 포밍갭이 형성되도록 한 표면 전도형 전자방출 소자 및 그 제조 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a surface conduction electron-emitting device and a method of manufacturing the same. In particular, a conductive film of a region in which a forming gap is to be formed through an etching process is formed so as to form a forming gap irregularly formed in an energizing forming process only within a designated position and region. The present invention relates to a surface conduction electron-emitting device and a method of manufacturing the same, in which a forming gap is formed only in a corresponding region during energizing forming by reducing thickness.
정보통신 기술의 급속한 발달과 다양화되는 정보의 시각화 요구에 따라 전자 디스플레이의 수요는 더욱 증가하고, 요구되는 디스플레이 모습 또한 다양해 지고 있다. 그 예로 휴대형 정보기기와 같이 이동성이 강조되는 환경에서는 무게, 부피 및 소비전력이 작은 디스플레이가 요구되며, 대중을 위한 정보 전달매체로 사용되는 경우에는 시야각이 넓은 대화면의 디스플레이 특성이 요구된다. 또한, 이와 같은 요구를 만족시켜 나가기 위해 전자 디스플레이는 대형화, 저가격화, 고성능화, 고정세화, 박형화, 경량화 등의 조건이 필수적이어서, 이러한 요구사항을 만족시키기 위해서는 기존의 CRT를 대체할 수 있는 가볍고 얇은 평판 디스플레이 장치의 개발이 절실히 필요하게 되었다. 이러한 다양한 표시 소자의 요구에 따라 최근에는 전계방출(field emission)을 이용한 소자가 디스플레이 분야에 적용되면서, 크기 및 전력 소모를 감소시키면서도 높은 해상도를 제공할 수 있는 박막 디스플레이의 개발이 활발해지고 있다.Due to the rapid development of information and communication technology and the demand for the visualization of diversified information, the demand for electronic displays is increasing and the required display appearance is also diversified. For example, in an environment where mobility is emphasized such as a portable information device, a display having a small weight, volume, and power consumption is required, and when used as an information transmission medium for the public, display characteristics of a large viewing angle are required. In addition, in order to satisfy such demands, electronic displays require conditions such as large size, low price, high performance, high definition, thinness, and light weight, so that light and thin that can replace the existing CRT are required to satisfy these requirements. There is an urgent need for the development of flat panel display devices. Recently, as the needs of various display devices have been applied to display fields, devices using field emission have been actively developed for thin film displays that can provide high resolution while reducing size and power consumption.
상기 전계방출 소자는 현재 개발 혹은 양산중인 평판 디스플레이들(LCD와 PDP, VFD등)의 단점을 모두 극복한 차세대 정보 통신용 평판 디스플레이로 주목을 받고 있다. 전계방출 소자 디스플레이는 전극 구조가 간단하고, CRT와 같은 원리로 고속동작이 가능하며, 무한대의 칼라, 무한대의 그레이 스케일, 높은 휘도, 높은 비디오(video rate) 속도 등 디스플레이가 가져야 할 장점들을 고루 갖추고 있다. The field emission device is attracting attention as a next-generation flat panel display for overcoming all the disadvantages of flat panel displays (LCD, PDP, VFD, etc.) currently being developed or produced. The field emission device display has a simple electrode structure, high-speed operation based on the same principle as the CRT, and has the advantages that the display has such as infinite color, infinite gray scale, high luminance, and high video rate. have.
기존의 전계방출 소자의 구성 방식으로는 실리콘이나 몰리브덴 팁형상을 이용하는 고전적인 스핀트(Spindt) 방식으로부터 두 금속 사이에 절연층을 끼운 MIM(Metal-Insulator-Metal)방식, 절연체 대신 나노실리콘을 이용한 BSD(Ballistic ),그리고 에미터로서 탄소 나노튜브를 사용하는 CNT-FED가 있다.Conventional field emission devices are composed of a conventional spindt method using silicon or molybdenum tip shapes, a metal-insulator-metal (MIM) method in which an insulating layer is sandwiched between two metals, and nanosilicon instead of an insulator. BSD (Ballistic) and CNT-FED using carbon nanotubes as emitters.
최근에는 이와는 다른 방식의 전자 방출 방식으로서 표면전도형 전자방출(Surface Conduction electron Emission : SCE)방식이 알려지고 있으며, 이를 이용한 표면전도형 전자방출 디스플레이, 일명 SED(Surface Conduction Electron Emission Display)가 개발되어 시연되기도 하였다.Recently, a surface conduction electron emission (SCE) method is known as a different method of electron emission, and a surface conduction electron emission display, also known as a surface conduction electron emission display (SED), has been developed using the same. It was also demonstrated.
상기 SCE 방식은 원래 1965년 엠.아이.엘리슨(M.I. Elison)에 의해 SnO2박막에서 발견된 것으로(Radio Eng. Electron Phys.1965), 기판상의 작은 영역으로 형성된 박막의 표면에 대해 평행하게 전류를 흘림으로써 전자 방출이 일어나는 현상을 이용한 것이다. 이 현상은 이후 Au박막(G. Ditter, Thin Solid Films’ Vol.9, p.317,1972), In2O3/SnO2 박막(M. Hartwell, IEEE Trans. ED Conf, p.519, 1975), 혹은 탄소 박막(Hisashi Araki, Vol.26, No.1, p.22, 1983)등 여러 물질에서 관찰 되었다.The SCE method was originally discovered in SnO 2 thin films by M. Elison in 1965 (Radio Eng. Electron Phys. 1965), and applied current in parallel to the surface of the thin film formed into small areas on the substrate. It uses the phenomenon that electron emission occurs by shedding. This phenomenon was later referred to as Au thin film (G. Ditter, Thin Solid Films' Vol. 9, p.317,1972), In 2 O 3 / SnO 2 thin film (M. Hartwell, IEEE Trans.ED Conf, p.519, 1975 ), Or carbon films (Hisashi Araki, Vol. 26, No. 1, p. 22, 1983).
도 1은 전형적인 SCE소자의 구조를 보인 평면도 및 단면도로서, 기판(101)상에 일정한 간격을 두고 금속(Pt, Ag) 혹은 투명전극(ITO)으로 패턴된 전극(102)을 각각 캐소드 및 게이트 전극으로 형성하고, 두 전극(102) 사이에는 Au등의 금속이나 PdO등의 산화물로 구성된 도전막(103)을 형성한다. FIG. 1 is a plan view and a cross-sectional view of a typical SCE device, in which cathodes and gate electrodes are formed on a
상기 도전막(103)에 통전 포밍(electronic forming)이라고 하는 통전 공정을 실시하여 전자방출영역(포밍갭(forming gap))을 형성한다. 통전 포밍 공정은 상기 두 전극(102)에 일정한 직류 전압 펄스를 인가하여, 상기 전극(102)보다 더 큰 저항을 가진 도전막(103)에 전류를 흐르게 함으로써, 상기 저항이 큰 도전막(103)이 국부적으로 파괴, 변형 혹은 변질됨으로써 전기적으로 고저항의 상태를 만드는 것이다. 구조적으로 보면 도전막상에 매우 좁은(~수십나노) 크랙(crack)이 형성되며, 이를 전기적으로는 보면 고저항(~1MΩ) 영역이 만들어지는 것이다. An energization process called electronic forming is performed on the
SCE소자의 두 전극(102) 양단에 펄스형의 전압을 인가면, 캐소드 전극(음극)에서 게이트 전극(양극)쪽으로 전류가 흐르게 된다. 표면전도전자 방출현상은 이렇게 두 전극상의 도전막에 전류가 흐르게 되면서 전자가 방출되는 현상을 의미하는데 이 때 방출되는 방출전류(Ie)는 도전막을 따라 직접 흐르는 전도전류(If)에 비하여 매우 작다. 소자의 효율이란 전도전류에 대한 방출전류의 비로 정해지며, 따라서 좋은 효율을 갖기 위해서는 방출전류를 높이고 전도전류를 최소화하여야 한다. 전도전류를 최소화하기 위해서는 도전막상의 저항을 높여야 하며, 방출전류를 높이기 위해서는 도전막상에 높은 전기장이 걸리도록 날카로운 형상을 구성하여야 한다. 이러한 이유로 통전 포밍을 행하게 되면 도전막상에 일정한 간격의 갭이 형성되어, 부분적으로 매우 높은 저항을 가진 틈(fissure)이 형성되어 전도 전류를 최소화할 수 있고, 또한 틈의 모서리 부분에 전기장이 집중됨에 따라 모서리부분에서 전자가 쉽게 방출될 수 있어 방출전류를 높일 수 있다. 이러한 이유로 인하여 포밍 공정은 소자 제작의 필수적인 부분이며 SCE소자의 특성을 좌우하는 핵심적인 공정이라 할 수 있다.When a pulsed voltage is applied across the two
상기 설명한 바와 같이 포밍공정은 도전막이 형성된 기판 상의 양 전극에 펄스 전압을 인가하여 주울열에 의하여 도전막의 변형을 발생시키는 방법을 사용하고 있기 때문에 도전막에서 특별히 저항이 높은 부분에 집중적으로 크랙이 발생하기 때문에, 포밍 위치를 정의하기가 쉽지 않고 또한 균일한 포밍 형태를 만들기도 어렵다. 포밍 위치가 달라지면 방출되는 전자빔의 위치가 변하게 되고 또한 불규칙한 포밍 형태가 만들어질 경우 전자 방출 특성에 변화가 생기기 쉬워, 디스플레이에 응용할 경우 균일성(uniformity)에 악화되게 된다.As described above, the forming process uses a method of generating a deformation of the conductive film by Joule heat by applying a pulse voltage to both electrodes on the substrate on which the conductive film is formed. Because of this, it is difficult to define the forming position and make a uniform forming shape. When the forming position is changed, the position of the emitted electron beam is changed, and when the irregular forming form is made, the electron emission characteristics are easily changed, and when applied to the display, the uniformity is deteriorated.
상기와 같은 포밍 공정이 완료된 후에는 활성화(Activation) 단계를 통해 형성된 포밍갭의 모서리 부근에 카본이나 반도체 물질등의 전자방출이 잘 되는 물질을 결합시킨 활성화부(104)를 형성해 소자의 방출특성을 향상시킨다. 이는 유기물 기체 분위기하에서 통전과정과 유사한 방법으로 펄스 전압을 인가하여 갭사이에서 기체의 분해가 발생하도록 함으로써 갭 인근에 카본 필름을 입히는 과정을 취한다. 이 활성화 단계를 거치면서 방출 전자의 수가 급격히 증가하게 되어 전자 방출원 소자로 기능하게 된다.After the above-mentioned forming process is completed, the
도 2는 SCE소자를 이용한 디스플레이(SED)의 기본적인 구조를 나타낸 것으로, 상기 설명한 소자가 배치된 하판과 방출된 전자에 의해 가시광을 발생시키는 상판으로 이루어져 있다. FIG. 2 shows a basic structure of a display (SED) using an SCE element, and includes a lower plate on which the above-described element is disposed and an upper plate generating visible light by emitted electrons.
상기 상판은 유리나 석영등의 기판(201)위에 RGB형광체 패턴(202)이 형성되고, 그 상부에 애노드(혹은 금속백(metal back)이라 하기도 함) 전극(203)이 배치된다. 상기 두 기판은 별도의 스페이서(spacer)로 이격되어 지탱되며 내부는 고진공을 유지하여 전자빔이 기체 등에 의해 충돌되는 것을 막는다. 하판의 두 전극에 전압이 인가되면 한 쪽 전극(cathode)으로부터 도전막(103)의 갭상 모서리(104)에서 전자 터널링(tunneling) 현상에 의하여 전자가 방출되어 다른 쪽 전극(gate)으로 향하게 되며, 이 현상은 전기장에 의한 전자 방출(Field emission)현상으로 알려져 있다. SCE에서는 이러한 일반적인 터널링 현상에 부가적으로 갭 사이의 작은 입자들에 의한 충돌 (scattering)등이 결합되어 나타난다고 알려져 있으며, 이 터널링과 충돌을 반복한 전자들 중의 일부가 게이트 전극상의 다중충돌 (multi scattering) 현상을 거쳐, 매우 높은 상판의 애노드 전극(203)의 전계에 이끌려 상판으로 가속되어 형광체와 충돌하여 전자 발광(Electro-Luminescence)현상에 의해 가시광을 발출하게 된다. In the upper plate, an
따라서, 상기 종래의 SCE 및 이를 이용한 디스플레이의 가장 시급하고 치명적인 문제점은 낮은 균일성이며, 이렇게 개별 소자들의 특성 편차를 발생시키는 원인은 불규칙한 포밍갭의 형성이 된다. 즉, 다수의 SCE소자의 도전막을 균일한 형태와 위치에서 포밍할 수 있는 공정의 개선이 절대적으로 요구된다.Therefore, the most urgent and fatal problem of the conventional SCE and the display using the same is low uniformity, and the cause of the characteristic variation of the individual elements is the formation of an irregular forming gap. That is, the improvement of the process which can form the conductive film of many SCE elements in a uniform form and position is absolutely required.
상기한 바와 같이 종래의 표면 전도형 전자방출 소자는 하판 전극 사이에 도전막을 형성한 후 통전 포밍을 실시하여 전극 사이의 도전막에 포밍갭을 형성하므로, 임의의 위치에 임의의 구조로 포밍갭이 형성되어 디스플레이 패널을 구현하기 어려울 정도로 소자간 특성 편차가 심한 치명적인 문제점이 있었다.As described above, in the conventional surface conduction electron-emitting device, a conductive film is formed between the lower electrodes and then energized and formed to form a forming gap in the conductive film between the electrodes. There was a fatal problem that is severe enough to form a characteristic variation between the elements so that it is difficult to implement a display panel.
상기와 같은 문제점을 감안한 본 발명은 기판 상에 형성된 전극 사이에 단층 혹은 복층의 도전막을 형성하고 상기 도전막의 일부를 식각하여 포밍갭이 형성될 영역을 정의한 후 통전 포밍을 실시하는 것으로, 식각에 의해 두께가 줄어든 도전막 영역 내에서만 포밍갭이 형성되도록 하여 모든 소자의 포밍갭을 원하는 위치와 형태로 형성함으로써 소자간 편차를 줄이도록 한 표면 전도형 전자방출 소자 및 그 제조 방법을 제공하는데 그 목적이 있다. In view of the above problems, the present invention forms a single layer or a plurality of conductive layers between electrodes formed on a substrate, and forms a conductive gap after defining a region in which a forming gap is formed by etching a portion of the conductive layer. The purpose of the present invention is to provide a surface conduction electron-emitting device and a method for manufacturing the same, in which a forming gap is formed only in a conductive film region having a reduced thickness, thereby forming a forming gap of all devices in a desired position and shape to reduce variations between devices. have.
상기와 같은 목적을 달성하기위한 본 발명은, 한쌍의 전극이 형성된 기판과; 상기 전극들 사이에 전극들과 연결되면서 적어도 한층 이상 배치되며, 포밍갭을 포함하는 영역이 두께 방향으로 일부 제거된 도전막과; 상기 제거된 영역의 도전막에 형성된 포밍갭을 포함하는 것을 특징으로 한다.The present invention for achieving the above object is a substrate with a pair of electrodes formed; A conductive film disposed between at least one of the electrodes while being connected to the electrodes, wherein a region including a forming gap is partially removed in a thickness direction; And a forming gap formed in the conductive film of the removed region.
상기 도전막은 포밍갭이 형성될 영역을 정의하기 위한 제거 영역이 형성된 제 1도전막과; 상기 제 1도전막 상부에 형성되며 상기 제 1도전막의 제거 영역에 위치한 부분에 포밍갭이 형성된 제 2도전막을 포함하는 것을 특징으로 한다.The conductive layer may include a first conductive layer having a removal region for defining a region in which a forming gap is to be formed; And a second conductive film formed over the first conductive film and having a forming gap formed at a portion of the first conductive film in a region where the first conductive film is disposed.
상기 도전막은 전극 사이에 배치되며 포밍갭이 형성된 제 1도전막과; 상기 제 1도전막 상부에 형성되며 상기 제 1도전막의 포밍갭이 형성된 영역을 포함하는 영역이 두께방향으로 일부 제거된 제 2도전막을 포함하는 것을 특징으로 한다.The conductive film is disposed between the electrodes and has a forming gap formed therein; A region formed on the first conductive layer and including a region in which a forming gap of the first conductive layer is formed may include a second conductive layer partially removed in a thickness direction.
또한, 본 발명은 기판 상에 한쌍의 전극을 형성하는 단계와; 상기 전극들을 전기적으로 연결하기 위해 적어도 한층의 도전막을 형성하면서 소정 순서의 도전막이 형성되면 포밍갭이 형성될 부분을 포함한 영역을 두께 방향으로 적어도 일부 제거하는 단계와; 상기 전극에 전압을 인가하여 상기 일부가 제거된 도전막 영역 내에 포밍갭을 형성하는 단계를 포함하는 것을 특징으로 한다. In addition, the present invention comprises the steps of forming a pair of electrodes on the substrate; Forming at least one conductive film to electrically connect the electrodes, and removing at least a portion of the region including a portion in which a forming gap is to be formed in a thickness direction when the conductive films are formed in a predetermined order; And forming a forming gap in the conductive film region from which the portion is removed by applying a voltage to the electrode.
상기 도전막을 형성하는 단계 중 포밍갭을 형성할 부분을 포함한 영역을 두께 방향으로 적어도 일부 제거하는 단계는 도전막 패턴 및 제거 영역 패턴이 형성된 마스크를 이용하여 증착 단계에서 제거 영역을 포함한 도전막 패턴을 직접 증착하는 단계를 포함하는 것을 특징으로 한다.In the forming of the conductive film, removing at least a portion of the region including a portion to form the forming gap in the thickness direction may include removing the conductive film pattern including the removal region in the deposition step by using a mask on which the conductive film pattern and the removal region pattern are formed. And directly depositing.
상기와 같은 본 발명을 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다.When described in detail with reference to the accompanying drawings, the present invention as follows.
도 3a 내지 도 3b는 본 발명 일 실시예의 단면도 및 평면도로서, 도시한 바와 같이 기판(302) 상에 형성된 전극들(301) 사이를 전기적으로 연결하는 도전막을 2개층(303, 304)으로 형성한 경우이며, 이때 포밍갭이 형성될 영역을 정의하기 위해 상부 도전막(303)의 일부를 제거하여 도랑(groove)(305)을 형성한 구조이다. 3A to 3B are cross-sectional views and a plan view of an embodiment of the present invention, in which two
즉, 도 3a에 도시한 바와 같이 캐소드 및 게이트로 사용될 전극(301)을 형성하고, 상기 전극들을 전기적으로 연결하면서 통전 포밍에 의해 크랙이 생길 정도의 두께로 적절한 도전막(304)을 형성한다. 그리고, 그 상부에 다시 포밍 영역을 지정 하기 위한 목적으로 새로운 도전막(303)을 형성한 후, 전극(301)과 평행하게 식각하여 도랑(305)을 형성하면, 상기 도랑이 형성된 영역의 도전막(304)은 전체 도전막에서 두께가 가장 얇은 부분이 되고, 전기적으로 저항이 가장 큰 부분이 되어, 통전 포밍 공정시, 해당 부분에만 크랙(crack) 즉 포밍갭이 형성되게 된다. 따라서, 식각이나 다른 방식으로 일부 영역이 제거(305)된 도전막을 형성할 때, 상기 제거된 영역의 크기가 통전 포밍에 의해 형성되는 포밍갭에 비해 넓지만, 이는 도전막(303)을 패터닝하는 기술의 발전에 따라 점차 좁아질 수 있으며, 다양한 응용 기술에 의해 현실적으로 더욱 좁게 만들 수도 있다. 이와 같이 포밍갭이 형성될 영역을 정의한 구조는 도 3b를 통해 더 정확하게 확인할 수 있다.That is, as shown in FIG. 3A, an
상기 실시예는 본 발명의 다양한 응용들 중에서 한가지 구조를 보인 것에 불과하며, 다양한 응용들에 대한 구체적은 내용들은 도 4내지 도 5를 참조하면서 설명하도록 한다.The above embodiment shows only one structure among various applications of the present invention, and specific contents of the various applications will be described with reference to FIGS. 4 to 5.
도 4는 본 발명 일 실시예의 제조 과정을 보인 수순 단면도들로서, 복수의 도전막을 형성하는 방법들 중 하나이다. 4 is a cross-sectional view illustrating a manufacturing process of an embodiment of the present invention and is one of methods of forming a plurality of conductive films.
먼저, 도 4a에 도시한 바와 같이 기판(401) 상부에 캐소드 전극 및 게이트 전극으로 사용될 전극 패턴(402)을 형성한다. 이는 진공 증착, 스크린 프린팅, 잉크젯 인쇄 등의 방법을 이용하여 성막된 후 패터닝되며, 전극의 저항성분을 낮추기 위해 Ag 페이스트 등을 스크린 프린팅법으로 후막인쇄하여 배선 저항을 낮추기도 한다. 이때 전극은 Pt를 주로 사용하고, 스퍼터링이나 이-빔 증착법으로 증착한 후 포토 리소그래피법에 의한 패터닝과 식각을 통해 전극 패턴을 미리 형성해 둔다. 그 후 각 전극을 연결하기 위해 Ag 페이스트를 후막인쇄 기법으로 인쇄한 후 역시 노광, 현상 과정을 거쳐서 전극 패턴을 완성한다. 후막인쇄된 전극 배선은 두께가 수마이크로미터로서, 매우 낮은 저항을 가지게 된다. 따라서, 대형 디스플레이 기판에 적용할 수 있는 방식이며, 소형 디스플레이나 개별 소자로 사용하는 경우라면 단일 금속 공정으로 형성될 수도 있다.First, as shown in FIG. 4A, an
그리고, 도 4b에 도시한 바와 같이 상기 형성된 전극들(402) 사이를 제 1도전막(403)을 이용하여 전기적으로 연결한다. 상기 제 1도전막(403)은 잉크젯 프린팅을 이용한 직접 인쇄법이나 진공증착, 스핀코팅 등을 실시한 후 포토리소그래피법에 의해 패터닝하는 방법이 주로 사용된다. 하지만, 쉐도우 마스크를 이용하여 진공증착 중에 직접 패터닝을 실시하는 방법이나 기타 전기화학적 증착이나 스프레이법 등을 통해 형성되기도 한다. 상기 1차로 형성된 제 1도전막(403)은 공정에 따라서 추가적으로 열처리되기도 하는데, 특히 도전막으로 주로 사용되는 PdO의 경우 Pd를 증착한 후 산소 분위기에서 열처리하여 PdO로 산화하는 공정이 사용된다.As shown in FIG. 4B, the formed
그리고, 도 4c에 도시한 바와 같이 상기 제 1도전막(403) 상부에 전극(403)과 수평한 제거 영역을 가지는 제 2도전막(404)을 형성한다. 상기 제 2도전막(404) 역시 제 1도전막(403)과 같은 방식으로 형성될 수 있으며, 상기 일정 영역의 제거는 도전막(404)을 성막한 후 단순 식각, 물리적인 연마, 블레이드를 이용한 절삭등을 통해 실시할 수 있으며, 이러한 물리적인 방법에 의한 제거를 통해 해당 영역의 제 2도전막(404)이 완전히 제거될 수 있다. 만일 상기 제거 과정을 통해 제 2도전막(404)의 일부를 제거할 경우, 원하는 영역의 모든 제 2도전막(404)이 완전히 제 거되지 못하고 불완전하게 제거될 수 있으나, 본원 발명에서는 완전/불완전 제거 여부는 무관하다. 다시 말해서, 본 발명은 전체 도전막 중 일부 영역의 두께를 낮추어 해당 영역의 저항을 높일 수 있도록 하는 것이 목적이므로 도랑 형성의 완전성 여부는 본 발명의 구현과는 상관이 없다. 오히려, 불완전한 제거를 통해 제거되는 영역의 폭을 더욱 좁힐 수 있어 포밍갭이 형성될 영역을 더욱 정밀하고 세밀하게 조절할 수도 있다.As shown in FIG. 4C, a second
또한, 상기와 같이 제 2도전막(404)을 성막한 후 패터닝하는 방식과 달리 마스크를 이용하여 증착과 동시에 패터닝이 되도록 한다면, 상기 도전막 형상 뿐만 아니라 도전막 상에 형성되는 제거 영역까지 마스크에 정의함으로써 증착과 동시에 제거 영역을 가진 도전막 패턴을 형성할 수도 있다. 또한, 마스크를 이용한 증착에서 발생되는 쉐도우 효과를 의도적으로 사용한다면 제거 영역을 더욱 좁게 한정할 수도 있으므로, 식각이 어려운 소재를 이용하여 제거 영역을 가진 도전막을 형성할 경우에도 본 발명을 적용할 수 있게 된다. In addition, unlike the method of forming and patterning the second
도 5는 본 발명 다른 실시예에 따른 구조를 제조하기 위한 수순 단면도들로서, 이번에는 제 1도전막(403)에 제거 영역을 형성한 후 그 상부에 제 2도전막(404)을 형성하는 방식으로 포밍갭이 형성될 도랑 영역을 정의하는 것이다.5 is a procedure cross-sectional view for manufacturing a structure according to another embodiment of the present invention, in which a removal region is formed in the first
먼저, 도 5a와 같이 기판(401) 상에 전극들(402)을 형성하고, 도 5b에 도시한 바와 같이 전극(403)과 수평한 제거 영역을 포함한 제 1도전막(403)을 앞서 설명했던 다양한 방식을 이용하여 형성한다. 그리고 도 5c에 도시한 바와 같이 상기 제 1도전막(403) 상부에 제 2도전막(404)을 형성하여, 상기 제 1도전막(403)에 형 성된 제거 영역 상에 형성되는 제 2도전막(404) 부분의 저항이 가장 크도록(전체 두께가 가장 얇도록) 형성한다. 이는 단순히 상기 도 4에 도시한 수순에서 제거 영역이 포함된 도전막의 형성 순서만을 바꾼 것으로, 이렇게 순서를 변경하더라도 본 발명의 목적에는 모두 부합하게 된다.First, as shown in FIG. 5A, the
이후, 상기와 같이 형성된 도전막(403, 404)에 전압을 가하여 통전 포밍을 실시하면, 제거 영역이 형성된 부분에 위치한 도전막에서만 크랙이 발생하여 포밍갭이 형성된다. 따라서, 상기 도전막들의 가장 얇은 부분의 두께는 통전 포밍에 의해 크랙이 발생할 수 있는 두께 이내가 되도록 해야 한다.Subsequently, when energization is performed by applying a voltage to the
그리고, 도 4내지 도 5에 도시한 바와 같이 2개(403, 404) 혹은 그 이상의 도전막들을 개별 형성하는 경우 각 도전막의 형성이 끝난 후 열처리를 실시할 수 있으며, 복수의 도전막들을 형성한 후 전체적으로 추가적인 열처리를 실시하여 도전막들 사이의 접합 저항을 낮추고 경도를 높여 통전 포밍 형성시 날카로운 모서리를 가진 크랙이 형성되기 쉽도록 할 수 있다.4 to 5, in the case of forming two or more
비록, 도 4내지 도 5는 복수의 도전막을 적층하며, 그 중 한 도전막의 소정 영역을 제거하는 방식을 이용했으나, 원하는 영역의 도전막 두께를 임의적으로 낮추어 해당 영역에만 포밍갭이 형성되도록 하면 되므로 단일 도전막을 형성한 후 포밍갭이 형성되도록 정의하고자 하는 영역만 두께 방향으로 일부 제거하면 동일한 효과를 얻을 수 있다. 따라서, 일부 영역을 제거하기 쉬운 재질의 도전막을 사용할 경우 이와 같은 방법을 사용할 수 있다. 한편, 도전막의 재질에 따라서는 식각이나 연마가 어려운 경우도 있으므로, 이러한 경우에는 앞서 설명했던 실시예들처럼 복 수의 도전막들로 이루어진 구조를 적용하는 것이 바람직하다. Although FIGS. 4 to 5 stack a plurality of conductive films and use a method of removing a predetermined region of one of the conductive films, a forming gap may be formed only in a corresponding region by arbitrarily lowering the thickness of the conductive film in a desired region. After forming a single conductive layer, the same effect may be obtained when only a portion of the region to be defined to form the forming gap is removed in the thickness direction. Therefore, this method can be used when using a conductive film made of a material which is easy to remove some regions. On the other hand, since etching or polishing may be difficult depending on the material of the conductive film, in this case, it is preferable to apply a structure composed of a plurality of conductive films as in the above-described embodiments.
도 6은 본원 발명의 실질적인 결과를 보인 현미경 사진으로서, 물리적 혹은 화학적인 기법으로 정의한 영역 내에서만 포밍갭이 거의 직선으로 형성된 것을 확인할 수 있을 것이다. Figure 6 is a micrograph showing the practical results of the present invention, it can be seen that the forming gap is formed in a straight line only within the region defined by physical or chemical techniques.
상기한 바와 같이 본 발명 표면 전도형 전자방출 소자 및 그 제조 방법은 기판 상에 형성된 전극 사이에 단층 혹은 복층의 도전막을 형성하고 상기 도전막의 일부를 식각하여 포밍갭이 형성될 영역을 정의한 후 통전 포밍을 실시함으로써, 제거 영역에 의해 두께가 줄어든 도전막 영역 내에서만 포밍갭이 형성되도록 하여 모든 소자의 포밍갭을 원하는 위치와 형태로 형성함과 아울러 포밍갭 위치의 정밀도를 높이고 소자간 특성 편차를 크게 줄일 수 있도록 하는 효과가 있으며, 이러한 소자를 디스플레이 패널에 적용하는 경우 표시 영상의 품질과 수율을 극적으로 향상시킬 수 있는 뛰어난 효과가 있다. As described above, the surface conduction electron-emitting device of the present invention and a method of manufacturing the same are formed by forming a single layer or a plurality of conductive layers between electrodes formed on a substrate and etching a portion of the conductive layer to define a region in which a forming gap is to be formed. The forming gap is formed only in the conductive film region where the thickness is reduced by the removal region, thereby forming the forming gaps of all the elements in a desired position and shape, increasing the precision of the forming gap position, and greatly increasing the characteristic variation between the elements. When the device is applied to a display panel, there is an excellent effect of dramatically improving the quality and yield of the display image.
Claims (11)
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KR1020050065962A KR100641104B1 (en) | 2005-07-20 | 2005-07-20 | Surface conduction electron emitting device and manufacturing method thereof |
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Family Applications (1)
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KR1020050065962A KR100641104B1 (en) | 2005-07-20 | 2005-07-20 | Surface conduction electron emitting device and manufacturing method thereof |
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2005
- 2005-07-20 KR KR1020050065962A patent/KR100641104B1/en not_active IP Right Cessation
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