KR100649579B1

KR100649579B1 - 적층형 캐패시터 및 적층형 캐패시터 어레이

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Publication number: KR100649579B1
Application number: KR1020040102611A
Authority: KR
Inventors: 박상수; 박동석; 이병화; 박민철; 이현주; 권민경; 정해석; 심창훈; 한승헌
Original assignee: 삼성전기주식회사
Priority date: 2004-12-07
Filing date: 2004-12-07
Publication date: 2006-11-28
Anticipated expiration: 2024-12-07
Also published as: CN100527299C; CN1787136A; US7035079B1; KR20060063436A; JP2006165514A

Abstract

본 발명은 적층형 캐패시터 및 적층형 캐패시터 어레이에 관한 것으로서, 복수개의 유전체층이 적층되어 형성된 캐패시터 본체와, 상기 복수개의 유전체층 상에 각각 형성된 복수개의 제1 및 제2 내부전극과, 상기 캐패시터 본체의 상면 및 하면 중 적어도 한 면에 형성된 적어도 하나의 제1 및 제2 외부단자와, 상기 캐패시터 본체의 적층방향으로 형성되어 상기 제1 및 제2 외부단자에 각각 연결된 적어도 하나의 제1 및 제2 도전성 비아홀을 포함하며, 상기 복수개의 유전체층 각각에 적어도 하나의 제1 및 제2 내부전극이 서로 분리되도록 형성되며, 상기 제1 및 제2 내부전극은 일 유전체층을 사이에 두고 서로 중첩되도록 배치되고, 상기 제1 및 제2 내부전극은 각각 다른 유전체층 상에 형성된 제1 및 제2 내부전극과 중첩되는 위치에 적어도 하나의 인출부를 가지며, 상기 적어도 하나의 제1 도전성 비아홀은, 상기 제2 내부전극과는 전기적으로 절연되면서, 상기 제1 내부전극의 인출부를 통해 형성되며, 상기 적어도 하나의 제2 도전성 비아홀은, 상기 제1 내부전극과는 전기적으로 절연되면서, 상기 제2 내부전극의 인출부를 통해 형성된 것을 특징으로 하는 적층형 캐패시터를 제공한다. 또한, 본 발명은 상기한 캐패시터구조를 복수개로 포함한 적층형 캐패시터 어레이를 제공한다.

적층형 캐패시터(Multi-Layered Chip Capacitor), 등가직렬인덕턴스(ESL), 디커플링 캐패시터(decoupling capacitor)

Description

적층형 캐패시터 및 적층형 캐패시터 어레이{MULTILAYERED CHIP CAPACITOR AND CAPACITOR ARRAY}

도1a 및 도1b는 각각 종래의 일예에 따른 적층형 캐패시터를 나타내는 분해사시도 및 개략사시도이다.

도2a 및 도2b는 각각 종래의 일예에 따른 적층형 캐패시터 어레이를 나타내는 분해사시도 및 개략사시도이다.

도3a 및 도3b는 본 발명의 일실시형태에 따른 적층형 캐패시터를 나타내는 분해사시도 및 개략사시도이다.

도3c는 도3a의 적층형 캐패시터에서 ESL 저감효과를 설명하기 위한 개략도이다.

도4a 내지 도4c는 각각 본 발명의 다른 실시형태에 따른 적층형 캐패시터에 채용된 내부전극구조와 도전성 비아홀의 배치를 나타낸다.

도5a 내지 도5c는 각각 본 발명의 또 다른 실시형태에 따른 적층형 캐패시터에 채용된 내부전극구조와 도전성 비아홀의 배치를 나타낸다.

도6은 본 발명의 일 실시형태에 따른 적층형 캐패시터 어레이에 채용되는 내부전극구조를 나타낸다.

도7은 본 발명의 다른 실시형태에 따른 적층형 캐패시터 어레이에 채용되는 내부전극구조를 나타낸다.

<도면의 주요부분에 대한 부호설명>

30,40: 적층형 캐패시터 31,41: 캐패시터 본체

32,42: 제1 내부전극 32',42', 33',43': 인출부

33,43: 제2 내부전극 32",42", 33",43": 오목부

34,44: 제1 도전성 비아홀 35,45: 제2 도전성 비아홀

36,46: 제1 외부단자 37,47: 제2 외부단자

본 발명은 적층형 캐패시터에 관한 것으로서, 보다 상세하게 고주파 회로에서 디커플링 캐패시터(decoupling capacitor)에 적합한 등가직렬인덕턴스성분(ESL)을 저감시킬 수 있는 적층형 캐패시터 구조와, 이를 이용한 적층형 캐패시터 어레이에 관한 것이다.

일반적으로, 적층형 칩 캐패시터(MLCC)는 복수개의 유전체층 사이에 내부전극이 삽입된 구조를 갖는다. 이러한 MLCC는 소형이면서도 고용량이 보장되고 실장이 용이하다는 장점으로 인하여 다양한 전자장치의 부품으로서 널리 사용되며, 특 히 LSI 등의 전원회로에서 반도체칩과 전원 사이에 접속된 디커플링 캐패시터로 적극적으로 사용되고 있다.

디커플링 캐패시터용 MLCC는 급격한 전류변동을 억제하고 전원회로의 안정화를 위해서, 보다 낮은 등가직렬인덕턴스(ESL)값을 갖는 것이 요구된다. 이러한 요구는 최근 전자장치의 고주파화와 고전류화의 경향에 따라 보다 증가되고 있는 실정이다.

일반적으로, 종래의 등가직렬인덕턴스를 낮추는 방안으로서, 미국특허 5,880,925에는 새로운 리드의 배열구조를 채용하는 방안이 제안되고 있다. 이러한 형태의 일예로서, 다른 극성을 갖는 제1 및 제2 내부전극에서 인접한 리드가 서로 교대로 배열된 적층형 캐패시터가 도1a 및 1b에 도시되어 있다.

도1a를 참조하면, 종래의 적층형 캐패시터(10)는 복수의 유전체층(11a,11b) 각각에 제1 및 제2 내부전극(12,13)이 교대로 형성된 구조를 갖는다. 상기 제1 및 제2 내부전극(12,13)의 대향하는 두변에는 각각 2개의 리드(14,15)가 마련된다.

도1a에 도시된 내부전극(12,13)이 형성된 유전체층(11a,11b)은 적층되어 도1b와 같이 캐패시터본체(11)를 형성하고, 추가적으로 각 리드(14,15)에 연결된 외부단자(16,17)를 형성하여 적층형 칩 캐패시터(10)로 완성된다.

여기서, 상기 제1 내부전극(12)의 리드(14)는 상기 제2 내부전극(13)의 인접한 리드(15)와 교대로 배치되기 때문에, 인접한 내부전극(12,13)에서 전류방향이 화살표로 표시된 바와 같이 서로 반대방향으로 형성된다. 따라서, 각 내부전극(12 또는 13)에 발생된 기생인덕턴스성분이 다른 인접한 내부전극(13 또는 12)에서 발 생되는 성분과 부분적으로 상쇄되어 저 ESL특성을 구현할 수 있다.

하지만, 종래의 적층형 캐패시터에서는 내부전극 내에서 전류흐름을 상쇄시키는데만 관심을 두고 있다. 즉, 내부전극의 리드 또는 내부전극의 구조자체를 변경하여 ESL를 저감하는 방식만을 채택하고 있으며, 보다 우수한 ESL저감효과를 위해 적층형 캐패시터의 전체 구조를 변경하는 방안까지는 이르지 못하고 있다.

한편으로는, 최근 부품의 소형화 등에 대한 요구에 의해, 동일하거나 상이한 정전용량을 갖는 2개이상의 캐패시터를 하나의 칩으로 구현된 어레이가 요구되고 있으나, 상기한 종래 방안에서는 다수의 리드가 요구되나, 외부면적의 제한으로 인해 적절한 방안으로 인식되지 못하고 있다.

도2a 및 도2b는 종래의 적층형 캐패시터 어레이구조를 나타낸다.

도2a에 도시된 바와 같이, 종래의 적층형 캐패시터 어레이는 복수의 유전체층(21a,21b) 각각에 2개의 제1 내부전극(22a,22b)과 2개의 제2 내부전극(23a,23b)이 형성된다. 상기 제1 및 제2 내부전극(22a,22b,23a,23b)는 일변으로부터 인출된 리드(24a,24b,25a,25b)를 갖는다. 도2a에 도시된 제1 및 제2 내부전극(22a,22b,23a,23b)이 형성된 유전체층(21a,21b)은 적층되어 도2b와 같이 캐패시터본체(21)를 구성하고, 각 리드(24a,24b,25a,25b)에 연결된 외부단자(26a,26b,27a,27b)를 형성하여 적층형 캐패시터(20)로 완성된다.

이와 같은 구조에서, 일영역의 제1 및 제2 내부전극(22a,23a)과 다른 영역의 제1 및 제2 내부전극(22b,23b)은 독립적으로 캐패시터 전극으로서 작용한다.

하지만, 도2a 및 도2b에 설명된 바와 같이, 종래의 적층형 캐패시터 어레이(20)는 각 캐패시터부가 수평적 배열됨으로써, 3개 또는 그 이상의 캐패시터를 구성할 때에 소형화가 어렵다는 단점이 있다.

또한, 디커플링 캐패시터로 적용하기 위해서 등가직렬인덕턴스(ESL)를 저감시키는 방안이 요구되나, 상기한 미국특허 5,880,925호에서 제안된 ESL저감을 위한 리드구조를 채용하는데 외부면적의 제한으로 인한 어려움이 있다. 즉, 도2a에 도시된 적층형 캐패시터 어레이에서 일 내부전극의 한변에서 리드를 2배로 증가시키는 경우에, 캐패시터의 갯수에 따라 그 곱으로 리드 수가 증가하지만, 실제 제한된 외부면적에서 증가된 리드를 적절히 형성하기 어렵다.

따라서, 당기술분야에서는 적층형 캐패시터의 자체구조를 변경함으로써 ESL를 보다 효과적으로 감소시킬 수 있으며, 나아가 적층형 캐패시터 어레이 구조에도 보다 효과적으로 채용될 수 있는 새로운 적층형 캐패시터가 요구되고 있다.

본 발명은 상술한 종래기술의 문제점을 해결하기 위한 것으로서, 그 목적은 동일한 유전체층 상에 제1 및 제2 내부전극이 분리되도록 형성하는 동시에 인접한 다른 유전체상의 제1 및 제2 내부전극의 서로 중첩되도록 배치하고, 상기 제1 및 제2 내부전극을 적층방향으로 형성된 도전성 비아홀을 통해 캐패시터본체의 상면 또는 하면에 마련된 외부단자에 연결함으로써 ESL저감효과를 향상시킬 수 있는 적 층형 캐패시터를 제공하는데 있다.

본 발명의 다른 목적은 상기 적층형 캐패시터구조를 적어도 하나의 캐패시터부로서 채용한 복수개의 캐패시터부를 갖는 적층형 캐패시터 어레이를 제공하는데 있다.

상기한 기술적 과제를 달성하기 위해서, 본 발명은,

복수개의 유전체층이 적층되어 형성된 캐패시터 본체와, 상기 복수개의 유전체층 상에 각각 형성된 복수개의 제1 및 제2 내부전극과, 상기 캐패시터 본체의 상면 및 하면 중 적어도 한 면에 형성된 적어도 하나의 제1 및 제2 외부단자와, 상기 캐패시터 본체의 적층방향으로 형성되어 상기 제1 및 제2 외부단자에 각각 연결된 적어도 하나의 제1 및 제2 도전성 비아홀을 포함하며,

상기 복수개의 유전체층 각각에 적어도 하나의 제1 및 제2 내부전극이 서로 분리되도록 형성되며, 상기 제1 및 제2 내부전극은 일 유전체층을 사이에 두고 서로 중첩되도록 배치되고, 상기 제1 및 제2 내부전극은 각각 다른 유전체층 상에 형성된 제1 및 제2 내부전극과 중첩되는 위치에 적어도 하나의 인출부를 가지며, 상기 적어도 하나의 제1 도전성 비아홀은, 상기 제2 내부전극과는 전기적으로 절연되면서, 상기 제1 내부전극의 인출부를 통해 형성되며, 상기 적어도 하나의 제2 도전성 비아홀은, 상기 제1 내부전극과는 전기적으로 절연되면서, 상기 제2 내부전극의 인출부를 통해 형성된 것을 특징으로 하는 적층형 캐패시터를 제공한다.

본 발명의 일 실시형태에서, 상기 복수개의 유전체층 각각에 하나의 제1 내부전극과 하나의 제2 내부전극이 형성되며, 상기 적어도 하나의 인출부는 동일한 유전체층 상의 인접한 다른 내부전극을 향해 연장되고, 상기 제1 및 제2 내부전극은 각각 상기 인접한 다른 내부전극의 인출부와 대응하는 영역에는 그 인출부와 이격되도록 오목부를 가질 수 있다.

본 발명에 다른 실시형태에서는, 상기 제1 및 제2 내부전극 중 적어도 하나는 각 유전체층에 복수개로 형성되며, 이 경우에 동일한 유전체 상에서 교대로 배치되는 것이 바람직하다. 보다 바람직하게는 동일한 유전체층 상에 형성된 복수개의 제1 및 제2 내부전극은 일방향을 따라 교대로 배치된다.

바람직하게, 상기 적어도 하나의 인출부는 상기 제1 및 제2 내부전극의 적어도 한변에 형성되며, 상기 제1 및 제2 내부전극은 각각 상기 적어도 하나의 인출부와 대향하는 변영역에 적어도 하나의 오목부를 갖는다.

이 경우에, 보다 간소한 외부단자배열을 얻기 위해서, 동일한 유전체층 상에 형성된 제1 및 제2 내부전극은 동일한 패턴형상을 가질 수 있다.

또한, 상기 제1 및 제2 내부전극은 각각 동일한 유전체층 상의 인접한 다른 내부전극과 인접한 변에 적어도 하나의 인출부와 적어도 하나의 오목부를 가질 수 있다. 이 경우에, 각 인출부에 형성될 다른 극성의 도전성 비아홀이 보다 인접하여 배치되도록, 상기 제1 및 제2 내부전극의 인접한 변에 형성된 적어도 하나의 인출 부와 적어도 하나의 오목부는 교대로 배치된 것이 바람직하다.

나아가, 본 발명은 상기한 적층형 캐패시터를 포함한 적층형 캐패시터 어레이를 제공한다. 본 발명에 따른 적층형 캐패시터 어레이는,

복수개의 유전체층이 적층되어 형성된 캐패시터 본체와, 상기 복수개의 유전체층 상에서 분리된 복수개의 영역에 각각 형성된 복수개의 캐패시터부를 포함하는 적층형 캐패시터 어레이에 있어서, 상기 복수개의 캐패시터부는 각각, 상기 복수개의 유전체층의 일영역에 형성된 복수개의 제1 및 제2 내부전극과, 상기 캐패시터 본체의 상면 및 하면 중 적어도 한 면에 형성된 적어도 하나의 제1 및 제2 외부단자과, 상기 캐패시터 본체의 적층방향으로 형성되어 상기 제1 및 제2 외부단자에 각각 연결된 적어도 하나의 제1 및 제2 도전성 비아홀을 포함하며, 상기 복수개의 유전체층 각각에 적어도 하나의 제1 및 제2 내부전극이 서로 분리되도록 형성되며, 상기 제1 및 제2 내부전극은 일 유전체층을 사이에 두고 서로 중첩되도록 배치되고, 상기 제1 및 제2 내부전극은 각각 다른 유전체층 상에 형성된 제1 및 제2 내부전극과 중첩되는 위치에 적어도 하나의 인출부를 가지며, 상기 적어도 하나의 제1 도전성 비아홀은, 상기 제2 내부전극과는 전기적으로 절연되면서, 상기 제1 내부전극의 인출부를 통해 형성되며, 상기 적어도 하나의 제2 도전성 비아홀은, 상기 제1 내부전극과는 전기적으로 절연되면서, 상기 제2 내부전극의 인출부를 통해 형성된 것을 특징으로 한다.

이하, 첨부된 도면을 참조하여 본 발명의 다양한 실시형태를 설명하기로 한다.

도3a 및 도3b를 참조하면, 본 실시형태에 따른 적층형 캐패시터(30)는 캐패시터 본체를 구성할 복수개의 유전체층(31a,31b)과, 상기 유전체층(31a,31b)에 각각 형성된 복수개의 제1 및 제2 내부전극(32,33)을 포함한다. 상기 제1 내부전극(32)과 제2 내부전극(33)은 서로 소정의 간격으로 서로 분리되도록 하나의 유전체층(31a 또는 31b)에 함께 형성되며, 특정 유전체층(31a 또는 31b)을 사이에 두고 제1 및 제2 내부전극(32,33)이 서로 중첩되도록 배치된다. 즉, 일 유전체층(31a 또는 31b)에 형성된 제1 및 제2 내부전극(32,33)은 각각 인접한 다른 유전체층(31b 또는 31a)에 형성된 제2 및 제1 내부전극(33,32)과는 중첩된 위치에 배열된다.

또한, 상기 제1 및 제2 내부전극(32,33)은 볼록하게 돌출된 인출부(32',33')를 가지며, 상기 인출부(32',33')는 다른 유전체층(31a 또는 31b) 상에 동일한 극성의 내부전극(32,33)의 인출부(32',33')와 서로 중첩되면서 다른 극성을 갖는 내부전극의 인출부(33',32')와는 중첩되지 않도록 배치된다. 이러한 배열을 보다 효과적으로 구현하기 위해서, 상기 제1 및 제2 내부전극(32,33)은 각각 다른 내부전극(33,32)의 인출부(33',32')와 이격되도록 오목부(32",33")를 갖는 것이 바람직하다.

또한, 본 실시형태와 같이, 상기 인출부(32',33')는 각각 동일한 유전체층(31a,31b) 상에 다른 내부전극(33,32)을 향해 연장되도록 형성될 수 있다. 상기 인출부(32',33')를 통해 제1 및 제2 도전성 비아홀(34,35)이 형성되어 다른 유전체층(31a,31b) 상에 형성된 제1 및 제2 내부전극(32,33)은 서로 연결된다. 보다 구체적으로, 상기 제1 도전성 비아홀(34)은 제2 내부전극(33)과는 전기적으로 절연되면서, 각 유전체층(31a,31b) 상의 제1 내부전극(32)을 서로 연결시키며, 상기 제2 도전성 비아홀(35)은 제1 내부전극(32)과는 전기적으로 절연되면서, 각 유전체층(31a,31b) 상의 제2 내부전극(33)을 서로 연결시킨다.

여기서, 상기 인출부(32',33')는 상기 오목부(32",33")와 함께 제1 및 제2 도전성 비아홀(34,35)에 이용한 동일한 극성의 내부전극(32,33)간의 연결을 효과적으로 실현할 수 있도록 제공된다.

이와 같이, 본 적층형 캐패시터(30)는, 동일한 유전체층(31a,31b) 상에 제1 및 제2 내부전극(32,33)을 공존시키면서 인접한 유전체층(31b,31a) 간에는 서로 교차하도록 배치시키고, 제1 및 제2 도전성 비아홀(34,35)을 통해 동일한 극성의 내부전극(32,33)을 서로 연결시킴으로써, 복수의 단위 캐패시터(제1 및 제2 내부전극(32,33)에 의해 정의된 캐패시턴스성분)가 하나의 캐패시터로 작동되도록 병렬로 연결시킬 수 있다.

도3b는 도3a에 도시된 유전체층(31a,31b)을 적층하여 완성된 적층형 캐패시 터(30)의 외부사시도이다.

도3a와 함께, 도3b를 참조하면, 상기 복수개의 유전체층(31a,31b)이 적층된 캐패시터 본체(31)의 상면에는 제1 및 제2 도전성 비아홀(34,35)과 연결된 제1 및 제2 외부단자(36,37)가 형성된다. 도2b에서 캐패시터본체(31)의 하면은 도시되지 않았으나, 하면에도 상면와 유사하게 제1 및 제2 외부단자가 제1 및 제2 도전성 비아홀(34,35)과 연결되도록 형성될 수 있다.

상술된 적층형 캐패시터에서는, 제1 외부단자(36)와 제2 외부단자(37)에 전압을 인가할 때에, 도3c에 도시된 바와 같이 상기 제1 외부단자(36)에 연결된 제1 도전성 비아홀(34)과 그와 인접한 제2 도전성 비아홀(35)에서는 서로 반대되는 자속이 발생되어 서로 상쇄되며 전극의 양단부에 단자를 연결할 때보다 전류경로가 짧게 형성되므로, 큰 ESL저감효과를 기대할 수 있다.

본 실시형태에서는, 각 유전체층(31a,31b)에 하나의 제1 내부전극(32)과 하나의 제2 내부전극(33)이 형성된 적층형 캐패시터(30)를 예시하여 설명하였으나, 동일한 유전체층 상에 제1 및 제2 내부전극 중 적어도 하나는 복수개로 제공되어 서로 교차하도록 배열될 수 있다. 이 경우에, 내부전극의 배열구조를 간소화하기 위해서, 일방향에 따라 형성되는 것이 바람직하다. 이러한 실시형태는 도4a 내지 도4c에 예시되어 있다.

도4a는 본 발명에 채용되는 인접한 제1 및 제2 유전체층(41a,41b)의 제1 및 제2 내부전극(42,43)의 배열구조를 나타낸다. 여기서, 상기 제1 및 제2 유전체층(41a,41b)은 각각 복수개로서 교대로 적층되어 적층형 캐패시터의 본체(도4b 또는 도4c의 41 참조)를 구성하는 것으로서 이해될 수 있다.

도4a를 참조하면, 상기 제1 유전체층(41a) 상에 1개의 제1 내부전극(42)과 2개의 제2 내부전극(43)이 서로 교대로 배열되며, 상기 제1 유전체층(41a)과 인접한 제2 유전체층(41b) 상에는 2개의 제1 내부전극(42)과 1개의 제2 내부전극(43)이 서로 교대로 배열된 형태가 도시되어 있다.

상기 제1 유전체층(41a) 상에 형성된 제1 및 제2 내부전극(42,43)은 상기 제2 유전체층(41b) 상에 형성된 제2 및 제1 내부전극(43,42)과 각각 중첩된 위치에 배치된다.

본 실시형태에서는, 상기 제1 및 제2 내부전극(42,43)은 일변에 2개의 인출부(42',43')와 1개의 오목부(42",43")가 교대로 형성되고, 대향하는 다른 변에 1개의 인출부(42',43')와 2개의 오목부(42",43")가 형성된 패턴으로 동일하게 형성된다.

상기 인출부(42',43')는 다른 유전체층(41b,41a)의 동일한 극성의 내부전극(42,43)끼리 연결될 수 있도록 서로 중첩된 위치에 형성되며. 상기 인출부 (42',43')에 대향하는 변영역에 형성된 오목부(42",43")는 다른 유전체층(41a,41b)의 다른 극성의 내부전극(43,42)과는 연결되지 않도록 그 인출부(43',42')와 중첩되는 위치에 형성된다.

상기 오목부(42",43")는 그 내부전극(42,43)을 인접한 다른 내부전극(43,42)의 인출부(43',42')와 소정의 간격으로 이격시키는 동시에, 다른 극성의 내부전극(43,42)을 연결하는 도전성 비아홀(45,44)과의 원하지 않는 접속을 방지하는 역할을 한다. 여기서, 상기 도전성 비아홀은 44,45로 표시된 영역에 형성되며, 그 구조는 도4b 및 도4c에서 참조될 수 있다.

도4b 및 도4c는 도4a의 유전체층(41a,41b)이 적층되어 제조된 적층형 캐패시터를 각각 A-A', B-B'로 절개하여 본 측단면도이다.

도4b 및 도4c를 참조하면, 제1 및 제2 도전성 비아홀(44,45)을 통해 다른 유전체층(41a,41b)에 형성된 제1 및 제2 내부전극(42,43)이 연결된 구조가 도시되어 있다. 상기 제1 및 제2 도전성 비아홀(44,45)은 캐패시터 본체(41)의 상하면에 제1 및 제2 외부단자(46,47)와 연결된다. 상기 제1 및 제2 외부단자(46,47)를 통해 전원이 공급되면, 제1 및 제2 도전성 비아홀(44,45)을 통해 인접한 다른 유전체층(41a,41b)에 각각 헝성된 제1 및 제2 내부전극(42,43) 사이에서 정전용량을 발생시킨다. 이 때에, 각 단위 캐패시터의 정전용량은 병렬 연결되어 있으므로, 하나의 캐패시터로서 작용한다.

또한, 적층형 캐패시터의 작동과정에서, 제1 및 제2 도전성 비아홀(44,45)이 서로 인접하여 구성되므로, 도3c에서 설명한 바와 같이 서로 반대방향으로 발생되는 자속이 상쇄되어, ESL 저감효과를 기대할 수 있다.

본 발명에 따른 적층형 캐패시터에서, 내부전극의 수와 패턴형상을 다양하게 변경될 수 있다. 도5a 내지 도5c는 각각 본 발명의 또 다른 실시형태에 따른 적층형 캐패시터에 채용된 내부전극구조와 도전성 비아홀의 배치를 나타낸다.

도5a를 참조하면, 상기 제1 유전체층(51a) 상에 2개의 제1 내부전극(52)과 2개의 제2 내부전극(53)이 일방향에 따라 서로 교대로 배열되며, 상기 제1 유전체층(51a)과 인접한 제2 유전체층(51b) 상에는 2개의 제1 내부전극(52)과 2개의 제2 내부전극(53)이 교대로 일방향에 따라 배열된 형태가 도시되어 있다.

상기 제1 유전체층(51a) 상에 형성된 제1 및 제2 내부전극(52,53)은 상기 제2 유전체층(51b) 상에 형성된 제2 및 제1 내부전극(53,52)과 각각 중첩된 위치에 배치된다.

본 실시형태에서는, 상기 제1 및 제2 내부전극(53,52)은 일변에 1개의 인출부(52',53')와 1개의 오목부(52",53")가 교대로 형성되고, 대향하는 다른 변에 1개의 인출부(52',53')와 1개의 오목부(52",53")가 형성된 패턴으로 동일하게 형성된다.

본 실시형태에서도, 도4a의 실시형태와 유사하게, 상기 인출부(52',53')는 다른 유전체층(51b,51a)의 동일한 극성의 내부전극(52,53)끼리 연결될 수 있도록 서로 중첩된 위치에 형성되며. 상기 인출부(52',53')에 대향하는 변영역에 형성된 오목부(52",53")는 다른 유전체층(51a,51b)의 다른 극성의 내부전극(53,52)과는 연결되지 않도록 그 인출부(53',52')와 중첩되는 위치에 형성된다.

도5b 및 도5c는 도5a의 유전체층(51a,51b)이 적층되어 제조된 적층형 캐패시터를 각각 A-A', B-B'로 절개하여 본 측단면도이다.

도5b 및 도5c를 참조하면, 제1 및 제2 도전성 비아홀(54,55)을 통해 다른 유전체층(51a,51b)에 형성된 제1 및 제2 내부전극(52,53)이 연결된 구조가 도시되어 있다. 상기 제1 및 제2 도전성 비아홀(54,55)은 캐패시터 본체(51)의 상하면에 제1 및 제2 외부단자(56,57)와 연결된다. 상기 제1 및 제2 외부단자(56,57)를 통해 전원이 공급되면, 제1 및 제2 도전성 비아홀(54,55)을 통해 인접한 다른 유전체층(51a,51b)에 각각 헝성된 제1 및 제2 내부전극(52,53) 사이에서 정전용량을 발생시킨다. 이 때에, 각 단위 캐패시터의 정전용량은 병렬 연결되어 있으므로, 하나의 캐패시터로서 작용한다.

본 발명에 따른 새로운 적층형 캐패시터 구조는 단일칩형태의 캐패시터 어레이로서 유익하게 적용될 수 있다.

도6은 본 발명의 일 실시형태에 따른 적층형 캐패시터 어레이에 채용되는 내부전극구조를 나타낸다. 도6에 도시된 제1 및 제2 유전체층(61a,61b)은 각각 복수개로서 교대로 적층되어 적층형 캐패시터의 본체를 구성하는 것으로서 이해될 수 있다.

도6을 참조하면, 각각 A영역과 B영역으로 구분된 상기 제1 및 제2 유전체층(61a,61b)가 도시되어 있다. 각각 영역에는 동일한 배열로 제1 및 제2 내부전극(62a,62b,63a,63b)이 형성된다. 즉, 상기 제1 유전체층(61a)의 각 영역에는 2개의 제1 내부전극(62a,62b)과 2개의 제2 내부전극(63a,63b)이 서로 교대로 배열되며, 상기 제1 유전체층(61a)과 인접한 제2 유전체층(61b)의 각 영역에도 2개의 제1 내부전극(62a,62b)과 2개의 제2 내부전극(63a,63b)이 서로 교대로 배열된다.

본 실시형태에서는, 상기 제1 및 제2 내부전극(62a,62b,63a,63b)은 도4a의 도시된 내부전극(42,43)의 패턴과 유사하게, 일변에 2개의 인출부(62'a,62'b,63'a,63'b)와 1개의 오목부(62"a,62"b,63"a,63"b)가 교대로 형성되고, 대향하는 다른 변에 1개의 인출부(62'a,62'b,63'a,63'b)와 2개의 오목부(62"a,62"b,63"a,63"b)가 형성된 패턴을 갖는다.

또한, 각 영역에서 각각 제1 및 제2 내부전극(62a,62b,63a,63b)은 상기 인출부(62'a,62'b,63'a,63'b)를 통해 제1 및 제2 도전성 비아홀(64a,64b,65)이 형성되어 동일한 극성의 내부전극(62a,62b,63a,63b)끼리 서로 연결된다.

여기서, 상기 제1 및 제2 유전체층(61a,61b)의 A영역에 형성된 제1 및 제2 내부전극(62a,63a)은 제1 및 제2 도전성 비아홀(64a,65)에 의해 연결되어 하나의 캐패시터로 작용하며, 상기 제1 및 제2 유전체층(61a,61b)의 B영역에 형성된 제1 및 제2 내부전극(62b,63b)은 제1 및 제2 도전성 비아홀(64b,65)에 의해 연결되어 하나의 캐패시터로 작용한다.

본 실시형태에서는 2개의 캐패시터부를 갖는 적층형 캐패시터 어레이를 예시하였으나, 유전체층 영역을 3개이상으로 분리하여 추가적인 캐패시터부를 형성할 수 있다. 또한, 2개의 캐패시터부를 형성하는 제1 및 제2 내부전극은 서로 평행하게 배열되어, 2개의 캐패시터가 종방향으로 배열된 형태를 예시하였으나, 도6에서 중앙에 배치된 제1 내부전극과 제2 내부전극 사이의 인출부를 제거하고, 도전성 비아홀을 형성하지 않음으로써, 횡방향으로도 형성할 수 있다.

또한, 도6에 도시된 적층형 캐패시터 어레이는 동일한 정전용량값을 갖는 2개의 캐패시터부를 포함하는 형태로 예시되어 있으나, 도7과 같이 서로 다른 정전용량값을 갖도록 구현할 수도 있다.

도7은 본 발명의 다른 실시형태로서, 다른 정전용량값을 갖는 2개의 캐패시터부를 갖는 적층형 캐패시터 어레이의 내부전극구조를 나타낸다.

도7을 참조하면, 도6과 유사하게 A영역과 B영역으로 구분된 상기 제1 및 제2 유전체층(71a,71b)가 도시되어 있다. 상기 제1 유전체층(71a,71b)의 각 영역에는 2개의 제1 내부전극(72a,72b)과 2개의 제2 내부전극(73a,73b)이 서로 교대로 배열되며, 상기 제1 유전체층(71a)과 인접한 제2 유전체층(71b)의 각 영역에도 2개의 제1 내부전극(72a,72b)과 2개의 제2 내부전극(73a,73b)이 서로 교대로 배열된다. 다만, A영역의 제1 및 제2 내부전극은 B영역의 제1 및 제2 내부전극에 비해 큰 면적 가지며, 다른 패턴형태를 갖는다. 즉, A영역의 제1 및 제2 내부전극(72a,73a)은 도6과 유사하게, 각각 일변에 2개의 인출부(72'a,73'a)와 1개의 오목부(72"a,73"a)가 교대로 형성되고, 대향하는 다른 변에 1개의 인출부(72'a,73'a)와 2개의 오목부(72"a,73"a)가 형성된 패턴을 갖지만, B영역의 제1 및 제2 내부전극(72b,73b)은 각각 일변에 1개의 인출부(72'b,73'b)와 1개의 오목부(72"b,73"b)에 형성되고, 대향하는 다른 변에 1개의 인출부(72'b,73'b)와 1개의 오목부(72"b,73"b)가 형성된 패턴을 갖는다.

또한, 각 영역에서 각각 제1 및 제2 내부전극(72a,72b,73a,73b)은 상기 인출부(72'a,72'b,73'a,73'b)를 통해 제1 및 제2 도전성 비아홀(74a,74b,75)이 형성되어 동일한 극성의 내부전극(72a,72b,73a,73b)끼리 서로 연결된다.

여기서, 하나의 캐패시터부는 상기 제1 및 제2 유전체층(71a,71b)의 A영역에 형성된 제1 및 제2 내부전극(72a,73a)을 포함하며, 다른 캐패시터부는 상기 제1 및 제2 유전체층(71a,71b)의 B영역에 형성된 제1 및 제2 내부전극(72b,73b)을 포함한다. 또한, A영역의 캐패시터부는 B영역의 캐패시터보다 큰 전극면적을 가지므로, 큰 정전용량값을 갖는다.

이와 같이, 본 발명은 다른 정전용량값을 갖는 2개이상의 캐패시터부를 포함한 적층형 캐패시터 어레이를 제공할 수 있다.

상술한 실시형태 및 첨부된 도면은 바람직한 실시형태의 예시에 불과하며, 본 발명은 첨부된 청구범위에 의해 한정하고자 한다. 또한, 본 발명은 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 다양한 형태의 치환, 변형 및 변경이 가능하다는 것은 당 기술분야의 통상의 지식을 가진 자에게는 자명할 것이다.

상술한 바와 같이, 본 발명에 따르면, 동일한 유전체층 상에 제1 및 제2 내부전극이 분리되도록 형성하는 동시에 인접한 다른 유전체상의 제1 및 제2 내부전극의 서로 중첩되도록 배치하고, 상기 제1 및 제2 내부전극을 적층방향으로 형성된 도전성 비아홀을 통해 캐패시터본체의 상면 또는 하면에 마련된 외부단자에 연결함으로써 ESL저감효과를 향상시킬 수 있으며, 나아가, 본 발명에 따른 적층형 캐패시터 구조는 저ESL특성을 갖는 적층형 캐패시터 어레이구조에도 유익하게 채용할 수 있다.

Claims

복수개의 유전체층이 적층되어 형성된 캐패시터 본체;

상기 복수개의 유전체층 상에 각각 형성된 복수개의 제1 및 제2 내부전극;

상기 캐패시터 본체의 상면 및 하면 중 적어도 한 면에 형성된 적어도 하나의 제1 및 제2 외부단자; 및,

상기 캐패시터 본체의 적층방향으로 형성되어 상기 제1 및 제2 외부단자에 각각 연결된 적어도 하나의 제1 및 제2 도전성 비아홀을 포함하며,

상기 복수개의 유전체층 각각에 적어도 하나의 제1 및 제2 내부전극이 서로 분리되도록 형성되며, 상기 제1 및 제2 내부전극은 일 유전체층을 사이에 두고 서로 중첩되도록 배치되고, 상기 제1 및 제2 내부전극은 각각 다른 유전체층 상에 형성된 제1 및 제2 내부전극과 중첩되는 위치에 적어도 하나의 인출부를 가지며,

상기 적어도 하나의 제1 도전성 비아홀은, 상기 제2 내부전극과는 전기적으로 절연되면서, 상기 제1 내부전극의 인출부를 통해 형성되며,

상기 적어도 하나의 제2 도전성 비아홀은, 상기 제1 내부전극과는 전기적으로 절연되면서, 상기 제2 내부전극의 인출부를 통해 형성된 것을 특징으로 하는 적층형 캐패시터.
제1항에 있어서,

상기 복수개의 유전체층 각각에 하나의 제1 내부전극과 하나의 제2 내부전극 이 형성되며,

상기 적어도 하나의 인출부는 동일한 유전체층 상의 인접한 다른 내부전극을 향해 연장되며, 상기 제1 및 제2 내부전극은 각각 상기 인접한 다른 내부전극의 인출부와 대응하는 영역에는 그 인출부와 이격되도록 오목부를 갖는 것을 특징으로 하는 적층형 캐패시터.
제1항에 있어서,

상기 제1 및 제2 내부전극 중 적어도 하나는 각 유전체층에 복수개로 형성되며, 동일한 유전체 상에서 교대로 배치된 것을 특징으로 하는 적층형 캐패시터.
제3항에 있어서,

상기 복수개의 제1 및 제2 내부전극은 일방향을 따라 교대로 배치된 것을 특징으로 하는 적층형 캐패시터.
제4항에 있어서,

상기 적어도 하나의 인출부는 상기 제1 및 제2 내부전극의 적어도 한변에 형성되며, 상기 제1 및 제2 내부전극은 각각 상기 적어도 하나의 인출부와 대향하는 변영역에 적어도 하나의 오목부를 갖는 것을 특징으로 하는 적층형 캐패시터.
제4항에 있어서,

동일한 유전체층 상에 형성된 제1 및 제2 내부전극은 동일한 패턴형상을 갖는 것을 특징으로 하는 적층형 캐패시터.
제4항에 있어서,

상기 제1 및 제2 내부전극은 각각 동일한 유전체층 상의 인접한 다른 내부전극과 인접한 변에 적어도 하나의 인출부와 적어도 하나의 오목부를 갖는 것을 특징으로 하는 적층형 캐패시터.
제7항에 있어서,

상기 제1 및 제2 내부전극의 인접한 변에 형성된 적어도 하나의 인출부와 적어도 하나의 오목부는 교대로 배치된 것을 특징으로 하는 적층형 캐패시터.
복수개의 유전체층이 적층되어 형성된 캐패시터 본체와, 상기 복수개의 유전체층 상에서 분리된 복수개의 영역에 각각 형성된 복수개의 캐패시터부를 포함하는 적층형 캐패시터 어레이에 있어서,

상기 복수개의 캐패시터부는 각각,

상기 복수개의 유전체층의 일영역에 형성된 복수개의 제1 및 제2 내부전극과, 상기 캐패시터 본체의 상면 및 하면 중 적어도 한 면에 형성된 적어도 하나의 제1 및 제2 외부단자과, 상기 캐패시터 본체의 적층방향으로 형성되어 상기 제1 및 제2 외부단자에 각각 연결된 적어도 하나의 제1 및 제2 도전성 비아홀을 포함하며,

상기 복수개의 유전체층 각각에 적어도 하나의 제1 및 제2 내부전극이 서로 분리되도록 형성되며, 상기 제1 및 제2 내부전극은 일 유전체층을 사이에 두고 서로 중첩되도록 배치되고, 상기 제1 및 제2 내부전극은 각각 다른 유전체층 상에 형성된 제1 및 제2 내부전극과 중첩되는 위치에 적어도 하나의 인출부를 가지며,

상기 적어도 하나의 제1 도전성 비아홀은, 상기 제2 내부전극과는 전기적으로 절연되면서, 상기 제1 내부전극의 인출부를 통해 형성되며, 상기 적어도 하나의 제2 도전성 비아홀은, 상기 제1 내부전극과는 전기적으로 절연되면서, 상기 제2 내부전극의 인출부를 통해 형성된 것을 특징으로 하는 적층형 캐패시터 어레이.
제9항에 있어서, 상기 복수개의 캐패시터 중 적어도 하나는

상기 복수개의 유전체층 각각에 하나의 제1 내부전극과 하나의 제2 내부전극이 형성되며, 상기 적어도 하나의 인출부가 동일한 유전체층 상의 인접한 다른 내부전극을 향해 연장되며, 상기 제1 및 제2 내부전극은 각각 상기 인접한 다른 내부전극의 인출부와 대응하는 영역에는 그 인출부와 이격되도록 오목부를 갖는 것을 특징으로 하는 적층형 캐패시터 어레이.
제9항에 있어서, 상기 복수개의 캐패시터 중 적어도 하나는

상기 제1 및 제2 내부전극 중 적어도 하나가 각 유전체층에 복수개로 형성되며, 동일한 유전체 상에서 교대로 배치된 것을 특징으로 하는 적층형 캐패시터 어레이.
제11항에 있어서, 상기 복수개의 캐패시터 중 적어도 하나는,

상기 복수개의 제1 및 제2 내부전극이 일방향을 따라 교대로 배치된 것을 특징으로 하는 적층형 캐패시터 어레이.
제12항에 있어서,

상기 복수개의 캐패시터부는 각각 동일한 방향으로 배열된 제1 및 제2 내부전극을 포함하는 것을 특징으로 하는 적층형 캐패시터 어레이.
제12항에 있어서, 상기 복수개의 캐패시터 중 적어도 하나는,

상기 적어도 하나의 인출부가 상기 제1 및 제2 내부전극의 적어도 한변에 형성되며, 상기 제1 및 제2 내부전극이 각각 상기 적어도 하나의 인출부와 대향하는 변영역에 적어도 하나의 오목부를 갖는 것을 특징으로 하는 적층형 캐패시터 어레이.
제12항에 있어서, 상기 복수개의 캐패시터 중 적어도 하나는

동일한 유전체층 상에 형성된 제1 및 제2 내부전극이 동일한 패턴형상을 갖는 것을 특징으로 하는 적층형 캐패시터 어레이.
제12항에 있어서, 상기 복수개의 캐패시터 중 적어도 하나는

상기 제1 및 제2 내부전극이 각각 동일한 유전체층 상의 인접한 다른 내부전극과 인접한 변에 적어도 하나의 인출부와 적어도 하나의 오목부를 갖는 것을 특징으로 하는 적층형 캐패시터 어레이.
제16항에 있어서,

상기 제1 및 제2 내부전극의 인접한 변에 형성된 적어도 하나의 인출부와 적어도 하나의 오목부는 교대로 배치된 것을 특징으로 하는 적층형 캐패시터 어레이.