KR100645838B1 - 반도체 소자의 메탈 콘택홀 형성 방법 - Google Patents
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Abstract
본 발명은 메탈 콘택홀 식각시 발생하는 콘택홀 보잉 및 콘택 낫 오픈을 방지하면서 프로파일을 버티컬하게 확보하는데 적합한 반도체 소자의 메탈 콘택홀 형성 방법을 제공하기 위한 것으로, 이를 위한 본 발명의 반도체 소자의 메탈 콘택홀 형성 방법은 셀영역과 주변회로영역이 구분된 기판 상부에 하드마스크를 포함한 비트라인을 형성하는 단계; 상기 비트라인을 포함하는 결과물의 전면에 제1절연막을 형성하는 단계; 상기 제1절연막을 식각하여 상기 셀영역에 스토리지노드콘택홀을 형성함과 동시에 상기 주변회로영역의 비트라인 상부가 드러나는 제1메탈콘택홀을 형성하는 단계; 상기 스토리지노드콘택홀과 제1메탈콘택홀 내부에 SOG를 매립하는 단계; 상기 SOG를 포함한 전면에 식각정지막과 제2절연막을 차례로 형성하는 단계; 상기 셀영역의 제2절연막과 식각정지막을 식각하여 스토리지노드홀을 형성하는 단계; 상기 스토리지노드홀에 의해 드러난 상기 SOG를 제거하여 상기 스토리지노드콘택홀을 오픈시키는 단계; 상기 스토리지노드콘택홀과 스토리지노드홀의 내부에 스토리지노드를 형성하는 단계; 상기 스토리지노드 상에 유전막과 상부전극을 형성하는 단계; 상기 상부전극이 형성된 결과물의 전면에 제3절연막을 형성하는 단계; 상기 주변회로영역의 제3절연막, 제2절연막 및 식각정지막을 식각하여 상기 제1메탈콘택홀의 SOG를 노출시키는 제2메탈콘택홀을 형성하는 단계; 및 상기 제2메탈콘택홀에 의해 드러난 상기 제1메탈콘택홀 내부의 SOG를 제거하는 단계를 포함한다.
메탈 콘택, SOG(Spin On Glass)
Description
도 1은 종래 기술에 따른 반도체 소자의 메탈 콘택홀 형성 방법을 도시한 공정 단면도,
도 2는 종래 기술의 문제점을 나타낸 TEM 사진,
도 3a 내지 도 3f는 본 발명의 일실시예에 따른 반도체 소자의 메탈 콘택홀 형성 방법을 도시한 단면도.
* 도면의 주요 부분에 대한 부호의 설명
31 : 반도체 기판 32 : 하부 레이어
33 : 비트라인 텅스텐 34 : 비트라인 하드마스크
35 : 비트라인 스페이서 36 : 제 1 층간절연막
37 : 스토리지노드홀 38 : 제 1 메탈콘택홀
39 : 스토리지노드콘택플러그 40 : 식각정지막
41 : 제 2 층간절연막 42 : 스토리지노드
43 : 상부 전극 44 : 제 3 층간절연막
45 : 제 2 메탈콘택홀
본 발명은 반도체 제조 기술에 관한 것으로, 특히 반도체 소자의 메탈 콘택홀 형성 방법에 관한 것이다.
일반적으로, 반도체 소자는 그 내부에 다수의 단위 소자들을 포함하여 이루어진다. 반도체 소자가 고집적화되면서 일정한 셀(cell) 면적 상에 고밀도로 여러 요소들을 형성하여야 하며, 이로 인하여 단위 소자, 예를 들면 트랜지스터, 캐패시터들의 크기는 점차 줄어들고 있다. 특히 DRAM(Dynamic Random Access Memory)과 같은 반도체 메모리 장치에서 디자인 룰(Design rule)이 감소하면서 셀의 내부에 형성되는 단위 소자들의 크기가 점차 작아지지만, 캐패시터의 용량을 확보하기 위해서는 그 종횡비의 증가가 불가피하며, 이로 인해 캐패시터 형성 이후에 이루어지는 메탈 콘택홀 형성시 공정상의 어려움이 발생한다.
그 대표적인 예가 반도체 메모리 소자 제조시 비트라인 형성 및 셀 영역의 캐패시터 형성 후 주변영역에서 금속 배선 형성을 위한 메탈 콘택홀 형성 공정이다.
이러한 반도체 소자에서 캐패시터를 콘케이브(Concave) 구조로 진행시에는 후속 메탈 콘택 식각 깊이가 증가하여 콘택 낫 오픈(Not-Open)과 같은 문제가 발생 할 수 있다.
도 1은 종래 기술에 따른 반도체 소자의 메탈 콘택홀 형성 방법을 나타낸 단면도이다.
도 1에 도시된 바와 같이, 셀영역과 주변회로영역이 구분된 반도체 기판(11) 상부에 게이트 패턴와 랜딩 플러그 및 DRAM을 구성하는 하부 구조를 포함하는 하부 레이어(12)를 형성하고, 하부 레이어(12) 상에 비트라인 텅스텐(13)과 비트라인 하드마스크(14)가 적층된 비트라인을 형성한다. 이어서, 비트라인은 측면에 비트라인 스페이서(15)를 형성한다.
이어서, 비트라인을 포함하는 결과물의 전면에 제 1 층간절연막(16)을 증착한다.
셀영역의 제 1 층간절연막(16) 상에 마스크(도시하지 않음)를 증착하여, 비트라인 사이의 제 1 층간절연막(16)을 식각하여 스토리지노드콘택홀(도면 부호 생략)을 형성한다.
이어서, 스토리지노드콘택홀을 매립하여 스토리지노드 콘택플러그(17)를 형성한다. 이때, 스토리지노드 콘택플러그(17)는 폴리실리콘플러그이다.
계속해서, 스토리지노드 콘택플러그(17)를 포함하는 결과물의 전면에 제 2 층간절연막(18)을 증착한다. 이 때, 제 2 층간절연막(18)은 SN 산화막으로, 스토리지노드홀을 형성하기 위한 절연막이다.
다음으로, 셀영역의 제 2 층간절연막(18) 상에 스토리지노드 마스크(도시하지 않음)를 식각 마스크로, 스토리지노드 콘택플러그(17)가 노출될 때까지 제 2 층 간절연막(18)을 식각하여 스토리지노드홀(도면 부호 생략)을 형성한다.
이어서, 스토리지노드홀의 프로파일을 따라 하부 전극을 증착하여 스토리지노드(19)를 형성한다. 이어서, 스토리지노드(19) 평탄화 공정을 실시한 다음, 상부 전극(20)을 형성한다.
계속해서,상부 전극(21) 상에 제 3 층간절연막(22)을 증착한다.
이어서, 주변회로영역의 제 3 층간절연막(22) 상에 콘택 마스크(도시하지 않음)을 형성하고, 콘택 마스크를 식각 마스크로 비트라인 텅스텐(13)이 드러날 때까지제 3 층간절연막(20), 제 2 층간절연막(18), 제 1 층간절연막(16) 및 비트라인 하드마스크(14)를 식각하여 메탈 콘택홀(22)을 형성한다.
한편, 제 1 층간절연막(16), 제 2 층간절연막(18), 제 3 층간절연막(21)은 BSG(Boro-Silicate-Glass)막, BPSG(Boro-Phospho-Silicate-Glass)막, PSG(Phospho-Silicate-Glass)막, TEOS(Tetra-Ethyl-Ortho-Silicate)막, HDP(High Density Plasma) 산화막, 또는 APL(Advanced Planarization Layer)막 등을 이용하거나, 산화막 계열 이외에 무기 또는 유기 계열의 저유전율막을 이용한다.
도 2는 종래 기술의 문제점을 보여주는 TEM 사진으로, 0.100㎛ 이하의 소자에서는 콘택의 종횡비가 15:1 이상이 되어 콘택 바닥 선폭(CD) 확보가 어렵고, 식각 장비의 작은 식각율의 불균일도에 의해서도 매우 킨 콘택 식각 시간으로 인하여 콘택 바닥 CD의 불균일이 나타난다.
상술한 바와 같이, 메탈 콘택은 고집적화될수록 종횡비(Aspect Ratio)는 보다 높아져 포토레지스트 선택비 감소, 콘택 오픈 능력 저하, 바텀 CD 부족, 프로파 일 보잉(Profile Bowing)으로 인한 최소 공간 감소와 같은 많은 문제점이 발생한다. 특히 딥 콘택은 식각 타겟이 높아 산화막 패턴 상부에 보잉이 발생하고 보잉으로 인한 최소 공간이 감소하여 마스크 상태에서 홀 직경을 늘린다 할지라도 브릿지(Bridge) 발생 우려가 있어 이를 해결하기 위한 보다 개선된 대안이 필요한 시점이다.문제가 있다.
본 발명은 상기한 종래 기술의 문제점을 해결하기 위해 제안된 것으로, 메탈 콘택홀 식각시 발생하는 콘택홀 보잉 및 콘택 낫 오픈을 방지하면서 프로파일을 버티컬하게 확보하는데 적합한 반도체 소자의 메탈 콘택홀 형성 방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 일 특징적인 본 발명의 반도체 소자의 메탈 콘택홀 형성 방법은 셀영역과 주변회로영역이 구분된 기판 상부에 하드마스크를 포함한 비트라인을 형성하는 단계; 상기 비트라인을 포함하는 결과물의 전면에 제1절연막을 형성하는 단계; 상기 제1절연막을 식각하여 상기 셀영역에 스토리지노드콘택홀을 형성함과 동시에 상기 주변회로영역의 비트라인 상부가 드러나는 제1메탈콘택홀을 형성하는 단계; 상기 스토리지노드콘택홀과 제1메탈콘택홀 내부에 SOG를 매립하는 단계; 상기 SOG를 포함한 전면에 식각정지막과 제2절연막을 차례로 형성하는 단계; 상기 셀영역의 제2절연막과 식각정지막을 식각하여 스토리지노드홀을 형성하는 단계; 상기 스토리지노드홀에 의해 드러난 상기 SOG를 제거하여 상기 스토리지노드콘택홀을 오픈시키는 단계; 상기 스토리지노드콘택홀과 스토리지노드홀의 내부에 스토리지노드를 형성하는 단계; 상기 스토리지노드 상에 유전막과 상부전극을 형성하는 단계; 상기 상부전극이 형성된 결과물의 전면에 제3절연막을 형성하는 단계; 상기 주변회로영역의 제3절연막, 제2절연막 및 식각정지막을 식각하여 상기 제1메탈콘택홀의 SOG를 노출시키는 제2메탈콘택홀을 형성하는 단계; 및 상기 제2메탈콘택홀에 의해 드러난 상기 제1메탈콘택홀 내부의 SOG를 제거하는 단계를 포함한다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 3a 내지 도 3f는 본 발명의 일실시예에 따른 반도체 소자의 메탈 콘택홀 형성 방법을 도시한 단면도이다.
도 3a에 도시된 바와 같이, 반도체 기판(31) 상부에 소자분리, 게이트 패턴, 랜딩 플러그 콘택 및 비트라인콘택(Bit Line Contact; BLC)과 같은 DRAM 구성에 필요한 공정을 진행하며, 이들 구조를 포함하는 하부레이어(32)를 형성한다.
이어서, 하부레이어(32) 상부에 비트라인콘택(BLC)과 접속하는 비트라인(Bit Line, BL)을 형성한다. 이 때, 비트라인(BL)은 비트라인 텅스텐(33)과 비트라인 하드마스크(34)가 적층된 구조이며, 비트라인 측면에 비트라인 스페이서(35)를 형성한다.
계속해서, 비트라인(BL)을 포함하는 결과물의 전면에 제 1 층간절연막(36)을 증착한다. 제 1 층간절연막(36) 상에 마스크 패턴(도시하지 않음)을 식각 마스크로하여 셀영역의 비트라인(BL) 사이를 오픈시키는 스토리지노드콘택홀(37)을 형성하고, 동시에 주변회로영역의 비트라인 하드마스크(34)를 오픈시키는 제 1 메탈 콘택홀(M1C, 38)을 형성한다.
도 3b에 도시된 바와 같이, 스토리지노드콘택홀(37)과 제 1 메탈 콘택홀(38)이 형성된 결과물의 전면에 SOG(Spin On Glass, 39)를 도포한다. 이 때, SOG(39)는 2000Å∼4000Å의 두께로 형성한다. 이어서, 전면 식각 또는 화학적 기계적 연마(Chemical Mechanical Polishing; 이하 'CMP')를 실시하여 SOG(39)를 평탄화시킨다.
도 3c에 도시된 바와 같이, 평탄화된 SOG(39)를 포함하는 결과물의 전면에 식각 정지막(40)과 제 2 층간절연막(41)을 적층 형성한다. 여기서, 제 2 층간절연막(41)은 스토리지노드가 형성될 홀을 제공하기 위한 SN 산화막이고, 식각 정지막(40)은 제 2 층간절연막 식각시 하부 구조물이 식각되는 것을 방지하기 위한 식각베리어 역할을 한다. 바람직하게, 식각 정지막(40)은 저압화학기상증착방식(LPCVD)의 실리콘질화막(Si3N4)으로 형성하며 그 두께는 300Å∼800Å이고, 제 2 층간절연막(41)은 15000Å∼25000Å의 두께로 형성한다.
다음으로, 셀영역의 제 2 층간절연막(41)과 식각 정지막(40)을 순차적으로 식각하여 SOG(39) 상부를 개방시키는 스토리지노드홀(도면 부호 생략)을 형성한다.
도 3d에 도시된 바와 같이, BOE 용액을 이용하여 셀영역의 SOG(39)를 제거한다. 이어서, SOG(39)가 제거된 홀의 프로파일을 따라 스토리지노드(42)를 증착한다. 이 때, 스토리지노드(42)는 티타늄나이트라이드(TiN)를 사용한다.
도 3e에 도시된 바와 같이, 스토리지노드(42)를 스토리지노드홀의 내부에만 잔류시킨 후에 스토리지노드(42) 상부에 유전막(도시 생략) 및 상부 전극(43)을 증착한다. 이 때, 상부 전극(43)은 티타늄나이트라이드(TiN) 또는 텅스텐(W)을 사용한다. 계속해서, 상부 전극(43)을 포함하는 결과물의 전면에 1000Å∼3000Å 두께의 제 3 층간절연막(44)을 증착한다.
이어서, 주변회로영역의 제 3 층간절연막(44) 상에 마스크 패턴(도시하지 않음)을 증착하여 메탈 콘택홀 식각을 실시한다. 이 때, 메탈 콘택홀 식각은 두 단계로 실시되는데, 질화막에 대한 산화막의 식각 선택비가 5:1 이상의 조건을 갖도록CxFx 가스를 사용하여 식각 정지막(40)에서 식각을 멈추는 1단계와 인시튜(in-situ) 또는 익스시튜(ex-situ)를 이용하여 질화막 식각 특성이 뛰어난 CHF3 또는 CH2F2 가스를 이용하여 식각 정지막을 제거하는 2 단계로 진행된다.
도 3f에 도시된 바와 같이, 주변회로영역의 비트라인 상부에 형성된 SOG(39)를 제거한다. 이 때, SOG(39)는 BOE를 이용한 습식 식각으로 제거하여 콘택 바닥 면적을 확보한다.
비트라인 상부에 형성된 SOG(39)를 제거하여, 제 2 메탈 콘택홀(45)이 형성된다.
한편, 제 1 층간절연막(16), 제 2 층간절연막(18), 제 3 층간절연막(21)은 BSG(Boro-Silicate-Glass)막, BPSG(Boro-Phospho-Silicate-Glass)막, PSG(Phospho-Silicate-Glass)막, TEOS(Tetra-Ethyl-Ortho-Silicate)막, HDP(High Density Plasma) 산화막, 또는 APL(Advanced Planarization Layer)막 등을 이용하거나, 산화막 계열 이외에 무기 또는 유기 계열의 저유전율막을 이용한다.
상술한 바와 같이, 콘케이브 캐패시터 구조에서 BOE 용액에서 습식 식각 속도가 매우 빠른 SOG막을 희생막으로 하여 메탈 콘택홀을 두번으로 나누어 형성하므로써, 메탈콘택홀 바닥의 선폭을 확보할 수 있고, 프로파일 보잉 및 콘택 낫 오픈과 같은 현상을 방지할 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상술한 본 발명은 높은 종횡비를 갖는 깊은 메탈 콘택을 두 번 나누어 형성함으로써, 식각 공정이 용이하고, 웨이퍼 내의 균일한 콘택 바닥 면적 확보가 가능한 효과를 얻을 수 있다.
또한, 콘택 바닥 면적 확보가 가능함으로써, 후속 전도체 증착시 콘택 내의 매립이 원할하다.
또한, 소자의 전기적 특성 안정화 효과와 낫 오픈 및 매립 불량 감소를 통한 수율이 향상되는 효과를 얻을 수 있다.
Claims (10)
- 셀영역과 주변회로영역이 구분된 기판 상부에 하드마스크를 포함한 비트라인을 형성하는 단계;상기 비트라인을 포함하는 결과물의 전면에 제1절연막을 형성하는 단계;상기 제1절연막을 식각하여 상기 셀영역에 스토리지노드콘택홀을 형성함과 동시에 상기 주변회로영역의 비트라인 상부가 드러나는 제1메탈콘택홀을 형성하는 단계;상기 스토리지노드콘택홀과 제1메탈콘택홀 내부에 SOG를 매립하는 단계;상기 SOG를 포함한 전면에 식각정지막과 제2절연막을 차례로 형성하는 단계;상기 셀영역의 제2절연막과 식각정지막을 식각하여 스토리지노드홀을 형성하는 단계;상기 스토리지노드홀에 의해 드러난 상기 SOG를 제거하여 상기 스토리지노드콘택홀을 오픈시키는 단계;상기 스토리지노드콘택홀과 스토리지노드홀의 내부에 스토리지노드를 형성하는 단계;상기 스토리지노드 상에 유전막과 상부전극을 형성하는 단계;상기 상부전극이 형성된 결과물의 전면에 제3절연막을 형성하는 단계;상기 주변회로영역의 제3절연막, 제2절연막 및 식각정지막을 식각하여 상기 제1메탈콘택홀의 SOG를 노출시키는 제2메탈콘택홀을 형성하는 단계; 및상기 제2메탈콘택홀에 의해 드러난 상기 제1메탈콘택홀 내부의 SOG를 제거하는 단계를 포함하는 반도체 소자의 메탈 콘택홀 형성 방법.
- 삭제
- 제 1 항에 있어서,상기 식각 정지막은 300Å∼800Å으로 형성하는 반도체 소자의 메탈 콘택홀 형성 방법.
- 제 1 항에 있어서,상기 SOG는 2000Å∼4000Å으로 형성하는 반도체 소자의 메탈 콘택홀 형성 방법.
- 제 1 항에 있어서,상기 제 2 메탈콘택홀을 형성하는 단계는,상기 식각 정지막 상부까지 식각하는 제1 단계와 상기 식각 정지막을 식각하는 제2 단계를 갖는 반도체 소자의 메탈 콘택홀 형성 방법.
- 제 5 항에 있어서,상기 제1 단계는 CxFy 가스를 이용한 건식 식각으로 진행하는 반도체 소자의 메탈 콘택홀 형성 방법.
- 제 5 항에 있어서,상기 제2 단계는 인-시튜 또는 익스-시튜를 사용하여 질화막에 대한 산화막의 선택비가 5:1 이상을 갖는 조건으로 CHxFx 계열의 가스로 진행하는 반도체 소자의 메탈 콘택홀 형성 방법.
- 제 7 항에 있어서,상기 CHxFx 가스는 CHF3 또는 CH2F2 가스를 사용하는 반도체 소자의 메탈 콘택홀 형성 방법.
- 제 1 항에 있어서,상기 제 2 절연막은 15000Å∼25000Å의 두께로 형성하는 반도체 소자의 메탈 콘택홀 형성 방법.
- 제 1 항에 있어서,상기 제 3 절연막은 1000Å∼3000Å의 두께로 형성하는 반도체 소자의 메탈 콘택홀 형성 방법.
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|---|---|---|---|
| KR1020050036477A KR100645838B1 (ko) | 2005-04-30 | 2005-04-30 | 반도체 소자의 메탈 콘택홀 형성 방법 |
Applications Claiming Priority (1)
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Citations (2)
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| JP2000049301A (ja) * | 1998-07-29 | 2000-02-18 | Hitachi Ltd | 半導体記憶装置 |
| KR20050011944A (ko) * | 2003-07-24 | 2005-01-31 | 주식회사 하이닉스반도체 | 반도체 소자의 제조방법 |
-
2005
- 2005-04-30 KR KR1020050036477A patent/KR100645838B1/ko not_active IP Right Cessation
Patent Citations (2)
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|---|---|---|---|---|
| JP2000049301A (ja) * | 1998-07-29 | 2000-02-18 | Hitachi Ltd | 半導体記憶装置 |
| KR20050011944A (ko) * | 2003-07-24 | 2005-01-31 | 주식회사 하이닉스반도체 | 반도체 소자의 제조방법 |
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| Publication number | Publication date |
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| KR20060113221A (ko) | 2006-11-02 |
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