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KR100639673B1 - 고유전 합금으로 이루어지는 게이트 유전막을 구비하는반도체 소자 및 그 제조 방법 - Google Patents

고유전 합금으로 이루어지는 게이트 유전막을 구비하는반도체 소자 및 그 제조 방법 Download PDF

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KR100639673B1
KR100639673B1 KR1020030094813A KR20030094813A KR100639673B1 KR 100639673 B1 KR100639673 B1 KR 100639673B1 KR 1020030094813 A KR1020030094813 A KR 1020030094813A KR 20030094813 A KR20030094813 A KR 20030094813A KR 100639673 B1 KR100639673 B1 KR 100639673B1
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South Korea
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gate dielectric
layer
semiconductor substrate
gate
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정형석
이종호
도석주
김윤석
Original Assignee
삼성전자주식회사
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Publication date
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Abstract

고유전 합금으로 이루어지는 게이트 유전막을 구비하는 반도체 소자 및 그 제조 방법을 제공한다. 이 반도체소자는 반도체기판 상에 제공된 게이트 전극을 구비한다. 상기 반도체기판과 상기 게이트 전극 사이에 개재된 게이트 유전막이 제공된다. 이 경우에, 상기 게이트 유전막은 Al, La, Y, Ga 및 In으로 이루어지는 제1 그룹에서 선택된 하나의 제1 원소, Hf, Zr 및 Ti로 이루어지는 제2 그룹에서 선택된 하나의 제2 원소 및 O를 구비한다. 여기서, 상기 게이트 유전막 내의 상기 제2 원소의 수는 상기 제1 원소의 수보다 많다. 상기 게이트 유전막과 상기 게이트 전극 사이에 개재된 확산 방지막이 제공된다.
게이트 유전막, 고유전막, 합금, 확산방지막

Description

고유전 합금으로 이루어지는 게이트 유전막을 구비하는 반도체 소자 및 그 제조 방법{Semiconductor device including a gate dielectric layer formed of a high dielectric alloy and method of fabricating the same}
도 1은 종래 기술에 따른 반도체 소자의 구조를 보이는 단면도이다.
도 2는 본 발명의 일실시예에 따른 반도체 소자의 구조를 보이는 단면도이다.
도 3은 본 발명의 다른 실시예에 따른 반도체 소자의 구조를 보이는 단면도이다.
도 4a 내지 도 4b는 본 발명의 실시예에 따른 반도체 소자의 제조 방법을 보이는 단면도들이다.
도 5는 본 발명의 실시예에 따라 반도체 소자의 게이트 유전막을 형성하는 공정 순서도이다.
도 6a는 라미네이트 구조의 HfAlO막을 보이는 단면도이다.
도 6b는 알루미네이트 구조의 HfAlO 고유전 합금막을 보이는 단면도이다.
도 7a, 도 7b, 도 7c는 반도체 기판과 게이트 사이에 SiO2막, Al2O3막, HfO2막을 구비하는 경우의 보론의 확산 정도를 보이는 SIMS 프로파일들이다.
도 8a 내지 도 8c는 HfAlO막 형성을 위한 소스 공급 및 퍼지의 타이밍도이다.
도 9는 HfAlO 고유전 합금막의 Al2O3의 량에 따른 트랜지스터의 문턱전압 변화를 보이는 그래프이다.
도 10은 Al 비율에 따른 드레인 브레이크다운 전압 변화를 보이는 그래프이다.
도 11a는 게이트와 접하는 게이트 유전막의 최상층에 HfO2막을 구비하는 반도체 소자를 보이는 단면도이다.
도 11b는 게이트와 접하는 게이트 유전막의 최상층에 Al2O3막을 구비하는 반도체 소자를 보이는 단면도이다.
도 12a 내지 도 12b는 트랜지스터들의 C-V 특성을 보이는 그래프들이다.
* 도면의 주요 부분에 대한 도면 부호의 설명 *
20: 반도체 기판 22: 버퍼막
23: 게이트 유전막 24: 확산방지막
25: 게이트
본 발명은 반도체 소자 제조 방법에 관한 것으로서, 보다 상세하게는 고유전 합금으로 이루어지는 게이트 유전막을 구비하는 반도체 소자 및 그 제조 방법에 관한 것이다.
반도체 소자의 고집적화 및 대용량화의 경향에 따라 MOSFET(metal oxide semiconductor field effect transistor)의 게이트 길이가 점차로 줄어들고 또한 게이트 유전막의 두께도 얇아지고 있다. 종래 게이트 유전막으로 가장 많이 사용되고 있는 물질은 실리콘산화막(SiO2)이다. 실리콘산화막은 열적 안정성(thermal stability) 및 신뢰성(reliability)이 우수할 뿐만 아니라 형성이 용이한 장점이 있다.
한편, 반도체 기판과 게이트 사이의 정전용량(capacitance)을 증가시킴으로써 반도체 소자의 속도를 향상시킬 수 있다. 게이트 유전막으로서 주로 이용되는 실리콘산화막의 유전률은 약 3.9로서 높지 않기 때문에, 정전용량을 증가시키기 위해서는 게이트 유전막의 두께를 감소시켜야 한다. 그러나, 게이트 유전막의 두께가 매우 얇아지면 유전파괴(break down)가 발생한다. 아울러, 터널링(tunneling)에 기인하여 과도한 누설전류도 발생된다. 누설전류는 게이트 유전막의 물리적 두께에 의존한다. 실리콘산화막보다 높은 유전률을 갖는 물질 즉, 고유전(high-k) 물질로 게이트 유전막을 형성함으로써 누설전류를 감소시킬 수 있다. 동일한 정전용량을 얻을 수 있는 고유전막의 두께는 실리콘산화막 보다 두껍기 때문이다.
이와 같이, 반도체 소자의 고집적화 및 대용량화의 경향에 따라 게이트 유전막을 고유전 물질로 형성하려는 연구가 급속도로 진행되고 있다. 고유전막 게이트 유전막은 (Bax, Sr1-x)TiO3(이하 BST라 함), TiO2, Ta2 O5, ZrO2, Zr-실리게이트(Zr-silicate), HfO2, Hf-실리케이트, Al2O3, Y2O3 등과 같이 다양한 물질을 이용하여 형성할 수 있다. 그러나, 고유전막의 형성에 따라 여러 문제점들이 나타나고 있다. 즉, 실리콘 기판 상에 BST, TiO2 또는 Ta2O5를 증착하여 고유전막을 증착할 경우 고유전막과 실리콘 기판의 반응에 의하여 계면 포획 밀도(interface trap density)가 증가하고 캐리어의 이동도(mobility)가 저하하는 경향이 있다. 고유전막과 실리콘 기판의 반응을 막기 위하여 고유전막과 실리콘 기판 사이에 완충막(buffer layer)으로서 약 1 ㎚ 두께의 SiO2막을 형성할 경우에는 등가 산화막 두께(equivalent oxide thickness, EOT)가 증가되어 정전용량이 작아지는 것을 감수해야만 한다. 또한, 소오스/드레인 내에 도핑된 도펀트들(dopants)을 활성화시키기 위한 열처리 과정에서 대부분의 고유전막들의 결정화가 일어나 게이트 누설전류가 증가하고 표면 거칠기(roughness)가 악화되는 경향이 있다. 따라서, 고유전 물질 중에서 열적 안정성이 높은 Al2O3을 게이트 유전막으로 이용하는 것을 고려해볼 수 있다. 그러나, Al2O3의 유전률은 11로서 높지 않은 편이다. 아울러, Al2O3막은 그 내부에 존재하는 음의 고정 전하(negative fixed charge)로 인하여 실리콘산화막에 비해 평탄대역(flat band)이 오른쪽으로 이동(shift)하여 문턱전압(threshold voltage)을 조절하기 어렵다. 이에 따라, 열적 안정성도 양호하며 유전률이 25 내지 30으로서 높은 ZrO2 및 HfO2를 이용하여 게이트 유전막을 형성하는 연구가 많이 진행되고 있다. 그러나, ZrO2는 단독으로 사용될 경우 실리콘과 반응하는 문제점이 있다. 또한, HfO2는 결정화 온도가 낮아 두껍게 형성할 경우 증착과정에서 쉽게 결정화되고, 그에 따라 결정립계(grain boundary)를 통하여 누설전류가 증가되는 경향이 있다. 또한, HfO2와 ZrO2는 단독으로 사용될 경우 그 내부의 양의 고정 전하(positive fixed charge)에 의해 평탄대역이 왼쪽으로 이동하여 문턱전압을 조절하는데 어려움이 있다.
전술한 각 고유전막의 장점을 살리고 단점을 보완하기 위해서 2 종류 이상의 고유전 물질로 게이트 유전막을 형성하는 방법이 제시되고 있다. 예로서, Al2O3와 HfO2 또는 ZrO2의 고유전막을 적층하여 라미네이트(laminate) 구조의 게이트 유전막을 형성할 수도 있다. 또한, 원자층 단위로 두께 및 조성의 조절이 가능한 원자층 증착(atomic layer deposition) 기술을 이용하여 나노-라미네이트(nano-laminate) 구조의 고유전막을 형성하는 방법들이 제시되고 있다.
마(Yanjun Ma) 등은 "다층 유전체 스택 및 방법(Multilayer dielectric stack and method)"이라는 제목의 미국특허 제6,407,435호에서 고유전막을 포함하는 다층의 게이트 유전막 구조를 개시한 바 있다.
도 1을 참조하여 마 등이 제시한 다층 유전체 스택 방법은, 활성영역(10a) 및 소자분리영역(10b)을 갖는 반도체 기판(10)을 마련한다. 이어서, 상기 반도체 기판(10) 상에 Al2O3(11f)/ZrO2(11e)/Al2O3(11d)/ZrO 2(11c)/Al2O3(11b)/ZrO2(11a) 등으 로 이루어지는 다층의 게이트 유전막(11)을 형성한다. 다음으로, 상기 게이트 유전막(11) 상에 게이트(12)를 형성한다.
한편, 게이트 유전막은 게이트를 이루는 폴리실리콘막 내의 불순물이 기판으로 확산하는 것을 억제할 수 있어야 한다. 특히, pMOS 트랜지스터(p-type metal oxide semiconductor field effect transistor)의 게이트를 이루는 폴리실리콘막 내의 보론(boron)이 기판으로 확산하는 것을 효과적으로 억제할 수 있어야 한다. 게이트 유전막을 고유전막으로 형성하는 경우 실리콘산화막 보다 두꺼운 게이트 유전막을 형성할 수 있기는 하지만 실리콘 산화막과 달리 고유전막은 쉽게 결졍화가 일어나기 때문에 결정립계를 통하여 보론이 확산되는 경향이 있다.
예를 들어 도 1에 보이는 반도체 소자에서, 게이트(12)가 보론이 도핑된 폴리실리콘막으로 이루어지고, 게이트 유전막(11)의 Al2O3막(11f)과 게이트(12)가 접하는 경우에는 반도체 기판으로 보론이 확산되는 것을 억제하기 어려워 소자의 특성이 저하되는 문제점이 있다.
본 발명이 이루고자 하는 기술적 과제는, 고유전 합금으로 이루어지는 게이트 유전막을 구비하는 반도체 소자 및 그 제조 방법을 제공하는데 있다.
본 발명의 일실시예에 따른 반도체 소자는 반도체 기판 및 상기 반도체 기판 상에 형성된 게이트 유전막을 포함한다. 상기 게이트 유전막은 Al, La, Y, Ga 및 In으로 이루어지는 제1 그룹에서 선택된 하나의 제1 원소, Hf, Zr 및 Ti로 이루어지는 제2 그룹에서 선택된 하나의 제2 원소, 및 O를 구비한다. 이 경우에, 상기 게이트 유전막 내의 상기 제2 원소의 수는 상기 제1 원소의 수보다 많다. 상기 게이트 유전막 상에 형성된 확산 방지막이 제공된다. 상기 확산 방지막 상에 게이트 전극이 제공된다.
본 발명의 다른 실시예에 따른 반도체 소자는 nMOS 트랜지스터가 형성되는 제1 영역 및 pMOS 트랜지스터가 형성되는 제2 영역을 갖는 반도체 기판을 포함한다. 상기 제1 영역 및 상기 제2 영역의 상기 반도체 기판 상에 각각 제1 게이트 유전막 및 제2 게이트 유전막이 형성된다. 상기 제1 게이트 유전막 및 상기 제2 게이트 유전막은 각각 제1 원소, 제2 원소 및 O를 구비한다. 상기 제1 원소는 Al, La, Y, Ga 및 In으로 이루어지는 제1 그룹에서 선택된 하나이다. 상기 제2 원소는 Hf, Zr 및 Ti로 이루어지는 제2 그룹에서 선택된 하나이다. 여기서, 상기 제1 및 제2 게이트 유전막들 내의 상기 제2 원소의 수는 상기 제1 원소의 수보다 많다.확산방지막이 상기 제2 영역의 상기 제2 게이트 유전막 상에 형성된다. 상기 제1 게이트 유전막 및 상기 확산방지막 상에 각각 제1 게이트 및 제2 게이트가 형성된다.
본 발명의 실시예에 따른 반도체 소자의 제조 방법은, 반도체 기판 상에 게이트 유전막을 형성하는 것을 포함한다. 상기 게이트 유전막은 Al, La, Y, Ga 및 In으로 이루어지는 제1 그룹에서 선택된 하나의 제1 원소, Hf, Zr 및 Ti로 이루어지는 제2 그룹에서 선택된 하나의 제2 원소 및 O를 포함하는 합금으로 형성한다. 이 경우에, 상기 게이트 유전막 내의 상기 제2 원소의 수는 상기 제1 원소의 수보다 많다. 상기 게이트 유전막 상에 확산방지막을 형성한다. 상기 확산방지막 상에 게이트를 형성한다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명한다. 다음에 소개되는 실시예들은 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 예로서 제공되어지는 것이다. 따라서, 본 발명은 이하 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 그리고, 도면들에 있어서, 층 및 영역의 길이, 두께 등은 편의를 위하여 과장되어 표현될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다.
도 2를 참조하면 본 발명의 일실시예에 따른 반도체 소자는, 반도체 기판(20), 상기 반도체 기판(20) 상에 적층된 게이트 유전막(23a), 확산방지막(24a) 및 게이트(25a)를 포함한다. 상기 게이트 유전막(23a)은 고유전 합금으로 이루어진다.
도 3을 참조하면, 본 발명의 다른 실시예에 따른 반도체 소자의 반도체 기판(20)은 nMOS 트랜지스터(n-type metal oxide semiconductor field effect transistor)(N)가 형성되는 제1 영역(Ⅰ)과 pMOS 트랜지스터(p-type metal oxide semiconductor field effect transistor)(P)가 형성되는 제2 영역(Ⅱ)을 포함할 수 있다. 상기 nMOS 트랜지스터(N)는 상기 반도체 기판(20)의 제1 영역(Ⅰ) 상에 적층된 게이트 유전막(23b) 및 게이트 전극(25b)을 포함할 수 있다. 상기 pMOS 트랜지스터(P)는 상기 반도체 기판(20)의 제2 영역(Ⅱ) 상에는 적층된 게이트 유전막(23c), 확산방지막(24c) 및 게이트 전극(25c)을 포함할 수 있다.
이와 같이 본 발명의 다른 실시예에 따른 반도체 소자의 nMOS 트랜지스터(N)의 게이트 전극(25b)은 게이트 유전막(23b)과 접하고, pMOS 트랜지스터(P)의 게이트 전극(25c)은 확산방지막(24c)과 접한다. 상기 게이트 유전막들(23b, 23c)은 고유전 합금으로 이루어진다.
상기 반도체 기판(20)은 실리콘 기판일 수 있다. 상기 반도체 기판(20)은 그 내부에 형성된 소자분리막(21)을 가질 수 있다. 상기 고유전 합금으로 이루어지는 상기 게이트 유전막들(23a, 23b, 23c)은 Al, La, Y, Ga 및 In으로 이루어지는 제1 그룹에서 선택된 하나의 제1 원소, Hf, Zr 및 Ti로 이루어지는 제2 그룹에서 선택된 하나의 제2 원소 및 O를 포함하는 합금으로 이루어질 수 있다. 상기 합금은 N을 더 포함할 수 있다. 상기 게이트 유전막들(23a, 23b, 23c) 내의 상기 제2 원소의 수는 상기 제1 원소의 수 보다 많다. 상기 게이트 유전막들(23a, 23b, 23c)의 두께는 40 Å 내지 60 Å일 수 있다. 상기 게이트 유전막들(23a, 23b, 23c)은 HfO2의 단분자층(mono molecular layer)과 Al2O3의 단분자층이 적층되어 이루어진 HfAlO막일 수 있다.
상기 확산방지막(24c)은 SiO2막, HfO2막, ZrO2막, 실리케이트 산화막, SiON막, HfON막, ZrON막 및 실리케이트 산화질화막으로 이루어지는 그룹에서 선택된 하나로 이루어질 수 있다. 상기 실리케이트 산화막은 M1-xSixO2일 수 있다. 상기 'M'은 Hf, Zr, Ta, Ti 및 Al으로 이루어지는 그룹에서 선택된 어느 하나의 금속원소일 수 있다. 상기 Si의 조성비 'x'는 0.2 내지 0.99일 수 있다. 상기 실리케이트 산화질화막은 Hf, Zr, Ta, Ti 및 Al으로 이루어지는 그룹에서 선택된 하나의 원소, Si, N 및 O를 포함할 수 있다. 상기 확산방지막(24)의 두께는 10 Å 내지 20 Å일 수 있다.
아울러, 상기 게이트 유전막들(23a, 23b, 23c)과 상기 반도체 기판(20) 사이에 개재된 버퍼막들(22a, 22b, 22c)을 더 포함할 수 있다. 상기 버퍼막들(22a, 22b, 22c)은 상기 게이트 유전막들(23a, 23b, 23c)과 상기 반도체 기판(20)의 반응을 방지하기 위한 것으로서 SiO2막 및 SiON막 중 적어도 어느 하나로 이루어질 수 있다. 상기 버퍼막들(22a, 22b, 22c)의 두께는 12 Å 내지 15 Å일 수 있다. 상기 게이트 유전막들(23a, 23b, 23c)과 상기 반도체 기판(20)의 반응이 심각하게 일어나지 않을 경우에는 상기 반도체 소자들은 상기 버퍼막들(22a, 22b, 22c)을 구비하지 않을 수도 있다.
상기 게이트 전극들(25a, 25b, 25c)은 폴리실리콘막으로 이루어질 수 있다. 특히, 상기 도 3에 보이는 상기 pMOS 트랜지스터(P)의 게이트 전극(25c)을 이루는 폴리실리콘막 내에는 보론이 도핑되어 있을 수 있다. 이 경우, 상기 확산방지막(24c)은 pMOS 트랜지스터(P)의 상기 게이트(25c) 내에 도핑된 보론이 상기 반도체 기판(20)으로 확산되는 것으로 방지할 수 있다.
이하, 도 4a, 도 4b, 도 2 및 그리고 도 5를 참조하여 본 발명의 실시예에 따른 반도체 소자의 제조 방법을 설명한다.
도 4a를 참조하면, 소자분리막(21)이 형성된 반도체 기판(20) 상에 버퍼막(22), 게이트 유전막(23), 확산방지막(24) 및 게이트용 전도막(25)을 차례로 적층한다. 상기 게이트 유전막(23)은 고유전 합금으로 형성한다. 상기 반도체 기판(20)은 실리콘 기판일 수 있다. 상기 버퍼막(22)은 상기 게이트 유전막(23)과 상기 반도체 기판(20)의 반응을 방지하기 위하여 형성한다. 따라서, 상기 반도체 기판(20)과 게이트 유전막(23)의 반응이 심각하게 일어나지 않을 경우, 상기 버퍼막(22)의 형성은 생략될 수 있다. 본 발명의 실시예에 따라, 상기 버퍼막(22)은 SiO2막 또는 SiON막을 12 Å 내지 15 Å 두께로 증착하여 형성할 수 있다.
상기 게이트 유전막(23)은 원자층 증착법(atomic layer deposition)으로 형성할 수 있다. 상기 버퍼막(22)이 형성된 반도체 기판(20)을 반응챔버 내에 인입한 후, 다음과 같은 과정에서 따라 상기 게이트 유전막(23)을 증착할 수 있다. 도 5를 참조하면, Al, La, Y, Ga 및 In으로 이루어지는 제1 그룹에서 선택된 하나의 제1 원소를 포함하는 증착 소스(제1 원소 소스)를 상기 반응챔버 내에 공급한다(31). 이어서, 상기 반응챔버 내에 비활성 가스를 공급하여 퍼지(purge)를 실시한다(32). 상기 비활성 가스로서 Ar 또는 N2를 공급할 수 있다. 다음으로, 상기 반응챔버 내에 산화 소스를 공급한다(33). 상기 산화 소스로서 H2O 가스를 공급할 수 있다. 이어서, 상기 반응챔버 내에 비활성 가스를 공급하여 퍼지를 실시한다(34). 상기 제1 원소 소스 공급, 산화 소스 공급 및 퍼지를 번갈아 실시하는 과정에 따라, 제1 원소 및 산소를 포함하는 제1 분자층을 얻을 수 있다. 상기 제1 분자층은 5 Å 보다 얇게 형성하는 것이 바람직하다. 이후의 공정은 제2 원소를 포함하는 증착 소스(제2 원소 소스)의 공급을 진행할 것인가 여부에 따라 달라진다(34). 제2 원소 소스의 공급을 진행하지 않을 경우, 즉 제1 분자층을 더 형성할 경우에는, 상기 제1 원소 소스 공급(31), 퍼지(32), 산화 소스 공급(33) 및 퍼지(34)로 이루어지는 일련의 과정을 적어도 한번 더 실시할 수 있다. 제2 원소 소스 공급을 진행할 경우에는, Hf, Zr 및 Ti로 이루어지는 제2 그룹에서 선택된 어느 하나의 제2 원소의 증착소스를 상기 반응 챔버 내에 공급한다(36). 이어서, 상기 반응챔버 내에 비활성 가스를 공급하여 퍼지를 실시한다(37). 다음으로, 상기 반응챔버 내에 산화 소스를 공급한다(38). 이어서, 상기 반응챔버 내에 비활성 가스를 공급하여 퍼지를 실시한다(39). 이와 같이, 제2 원소 소스 공급, 산화 소스 공급 및 퍼지를 번갈아 실시함에 따라, 제2 원소 및 산소를 포함하는 제2 분자층을 얻을 수 있다. 상기 제2 분자층은 5 Å 보다 얇게 형성하는 것이 바람직하다. 전술한 과정에 따라 제1 분자층 및 제2 분자층을 형성함으로써, 제1 원소, 제2 원소 및 산소 를 포함하는 고유전 합금으로 이루어지는 게이트 유전막을 얻을 수 있다. 이후 상기 게이트 유전막의 증착 공정을 계속 진행할지의 여부를 판단한다. 예를 들어, 즉 제1 원소 소스의 공급을 진행할 것인가를 판단한다(40). 본 발명의 실시예에 따라, 상기 게이트 유전막(23)을 40 Å 내지 60 Å 두께로 형성할 경우, 상기 제1 원소 소스 공급(31), 퍼지(32), 산화 소스 공급(33) 및 퍼지(34)로 이루어지는 일련의 과정 즉, 제1 분자층 형성 과정을 적어도 한번 더 실시할 수 있다. 또한, 제1 원소 소스를 공급하지 않는 경우, 제2 원소 소스의 공급을 진행할 것인가를 판단하여(41), 상기 제2 원소 소스 공급(36), 퍼지(37), 산화 소스 공급(38) 및 퍼지(39)로 이루어지는 일련의 과정 즉 제2 분자층 형성 과정을 적어도 한번 더 실시할 수도 있다. 한편, 유전률이 낮아지는 것을 방지하기 위하여 상기 게이트 유전막(23) 내의 상기 제2 원소의 수는 상기 제1 원소의 수 보다 많은 것이 바람직하다. 이를 위해, 상기 제1 분자층 형성 과정 보다 제2 분자층 형성 과정을 보다 많이 반복하여 실시할 수 있다.
상기 게이트 유전막(23) 내에는 질소가 더 포함될 수도 있다. 상기 퍼지 단계들(32, 34, 37, 39) 중 적어도 어느 하나의 과정 이후에 질화 소스 공급 및 퍼지 공정을 진행함으로써 제1 원소, 제2 원소, 산소 및 질소의 고유전 합금막으로 이루어지는 게이트 유전막(23)을 형성할 수 있다.
전술한 본 발명의 실시예에서는 상기 제1 그룹 및 제2 그룹에서 선택된 원소를 각각 제1 원소 및 제2 원소라 칭하였다. 그러나, 상기 제2 그룹의 Hf, Zr 및 Ti 중에서 선택된 하나의 원소가 제1 원소가 될 수 있고, 제1 그룹의 Al, La, Y, Ga 및 In 중에서 선택된 하나의 원소가 제2 원소가 될 수 있다. 즉, 제1 원소 소스 및 제2 원소 소스의 공급 순서가 서로 바뀔 수도 있다. 이 경우 상기 게이트 유전막(23) 내의 상기 제1 원소의 수는 상기 제2 원소의 수 보다 많은 것이 바람직하다. 이를 위해, 상기 제2 분자층 형성 과정 보다 제1 분자층 형성 과정을 보다 많이 반복하여 실시할 수 있다.
이하, 본 발명의 다른 실시예에 따라 게이트 유전막(23)으로서 HfAlO막을 형성하는 방법을 설명한다.
먼저, 제1 원소인 Hf의 증착소스로서 HfCl4 가스를 반응챔버 내에 공급하고, 퍼지를 실시한다. 다음으로, 상기 반응챔버 내에 산화 소스로서 H2O 가스를 공급하 고, 퍼지를 실시한다. 이에 따라, HfO2의 단분자층을 얻을 수 있다. 추가적으로, HfCl4 가스 공급, 퍼지, H2O 가스 공급 및 퍼지로 이루어지는 일련의 과정을 적어도 한번 반복할 수도 있다. 이후, Al의 증착소스로서 TMA(trimethylaluminum) 또는 DMAH(dimethyl aluminum hydride)를 공급하고, 퍼지 공정을 실시한다. 다음으로, 상기 반응챔버 내에 산화 소스로서 H2O 가스를 공급하고, 퍼지 공정을 실시한다. 이에 따라, Al2O3의 단분자층을 얻을 수 있다. 결과적으로, 분자층 단위로 증착된 HfO2 막과 Al2O3막으로 이루어지는 HfAlO 고유전 합금막을 얻을 수 있다. Al2O3의 유전상수는 높지 않기 때문에 HfAlO 막 내에 존재하는 Hf의 양은 Al의 양 보다 많은 것이 바람직하다. 따라서, Al2O3 분자층 보다 HfO2 분자층을 더 많이 증착하여 상기 HfAlO 고유전 합금막을 형성할 수 있다.
상기 확산방지막(24)은 SiO2막, HfO2막, ZrO2막, 실리케이트 산화막(M1-xSixO2), SiON막, HfON막, ZrON막 및 실리케이트 산화질화막으로 이루어지는 그룹에서 선택된 하나로 형성할 수 있다. 상기 실리케이트 산화막의 'M'은 Hf, Zr, Ta, Ti 및 Al으로 이루어지는 그룹에서 선택된 하나의 금속원소일 수 있다. 상기 Si의 조성비 'x'는 0.2 내지 0.99일 수 있다. 상기 실리케이트 산화막은 원자층 증착법으로 형성할 수 있다. 이 경우, 금속 소스, 실리콘 소스 및 산화 소스의 공급 및 퍼지 공정을 번갈아 반복적으로 실시하여 상기 실리케이트 산화막을 형성할 수 있다. 이 경우, 상기 금속 소스로서 ZrCl4 또는 HfCl4을 공급할 수 있다. 상기 실리콘 소스로는 SiH4 또는 SiCl4H2를 공급할 수 있다. 상기 산화 소스로는 H2O를 공급할 수 있다. 한편, 추가적으로 질화 소스를 공급하여 실리케이트 산화질화막을 형성할 수 있다. 상기 질화 소스로는 NH3를 공급할 수 있다. 상기 실리케이트 산화막은 유기금속 화학기상증착법(metal organic chemical vapor deposition, MOCVD)으로 형성할 수도 있다. MOCVD를 이용한 실리케이트 산화막 증착은 Hf(O-Si-R3)4 또는 Zr(O-Si-R3)4와 같은 전구체들을 사용하여 수행될 수 있다. 상기 화학식들에서, 'R'은 C2H5를 나타낸다. 이 외에도, Hf 소스로서 하프늄-티-부톡사이드(Hf-t-butoxide)를 사용할 수 있고, Zr 소스로서 지르코늄-티-부톡사이드(Zr-t-butoxide)를 사용할 수 있다. 또한, 실리콘 소스로서는 테트라-에톡시-오쏘-사일레인(tetra-ethoxy-ortho-silane) 또는 테트라-에틸-오쏘-실리케이트(tetra-ethyl-ortho-silicate)를 사용할 수 있다. 한편, 상기 실리케이트 산화막은 반응성 스퍼터링법(reactive sputtering)으로 형성할 수도 있다.
상기 전도막(25)은 폴리실리콘막으로 형성할 수 있다. 상기 폴리실리콘막 내에 보론을 도핑할 수도 있다. 이 경우, 상기 확산방지막(24)은 게이트를 이루는 상기 전도막(25) 내에 도핑된 보론이 상기 반도체 기판(20)으로 확산되는 것으로 방지하는 역할을 할 수 있다.
도 4b를 참조하면, 상기 전도막(25) 상에 식각마스크(M)를 형성한다. 이어서, 상기 전도막(25), 확산방지막(24), 게이트 유전막(23) 및 상기 버퍼막(22)을 패터닝하여 도 2와 같이 패터닝된 게이트 전극(25a), 확산방지막(24a), 게이트 유전막(23a) 및 버퍼막(22a)을 얻는다. 다음으로, 상기 식각마스크(M)를 제거한다.
<실험예 1>
본 실험예에서는 HfAlO 유전막의 구조에 따른 특성을 살펴보았다.
도 6a에 보이는 바와 같이, HfAlO막(50a)은 HfO2막들(51, 53)과 Al2O3막들(52, 54)이 층층으로(layer by layer) 적층된 라미네이트(laminate) 구조를 가질 수 있다. 상기 라미네이트 구조를 갖는 HfAlO막의 HfO2막(51, 53)과 Al2O3막(52, 54) 사이의 경계는 TEM(Transmission Electron Microscope)으로 구별할 수 있다. 라미네이트 구조의 HfAlO 유전막은 원자층 증착법으로 5 Å 이상의 두께를 갖는 HfO2막들(51, 53)과 역시 5 Å 이상의 두께를 갖는 Al2O3막들(52, 54)을 반복하여 증착함으로써 얻어질 수 있다. 이때, HfO2막과 Al2O3막의 순서는 바뀔 수 있다.
도 6b는 전술한 본 발명의 실시예에 따라 원자층 증착법으로 HfO2막과 Al2O3막을 5 Å 보다 얇게 분자층 단위로 적층하여 알루미네이트(aluminate) 구조의 HfAlO 고유전 합금막(50b)을 형성한 것을 도시하고 있다. 상기 HfAlO 고유전 합금막(50b)의 HfO2막과 Al2O3막 사이의 경계는 TEM으로 구별할 수 없다.
표 1은 게이트 유전막으로서 라미네이트 구조의 HfAlO막 및 알루미네이트 구 조의 HfAlO 고유전 합금막을 구비하는 nMOS 트랜지스터들과 pMOS 트랜지스터들의 전류 특성을 보인다. 각 트랜지스터는 50 Å 두께의 게이트 유전막을 갖는다. 10 nA의 동일한 오프-전류(off-current) 특성을 갖는 각 트랜지스터의 게이트에 1.2 V의 전압을 인가한 결과 표 1과 같은 온-전류(on-current) 특성을 보였다.
라미네이트-HfAlO막 알루미네이트-HfAlO막
nMOS 260 ㎂/㎛ 430 ㎂/㎛
pMOS 160 ㎂/㎛ ·
표 1에 보이는 바와 같이 nMOS 트랜지스터의 경우 온-전류 특성은, 알루미네이트 구조의 HfAlO 고유전 합금막을 구비하는 트랜지스터가 라미네이트 구조의 HfAlO막을 구비하는 트랜지스터 보다 양호하였다. 이와 달리, pMOS 트랜지스터의 경우는, 알루미네이트 구조의 HfAlO막을 구비하는 트랜지스터는 비정상적인 동작을 보여 온-전류 측정이 불가능하였다. 이는 pMOS 트랜지스터의 폴리실리콘 게이트 내의 보론이 반도체 기판으로 확산됨에 따라 트랜지스터의 비정상적인 동작이 이루어짐에 기인한 것으로 여겨진다. 즉, 라미네이트 구조의 HfAlO막을 구비하는 pMOS 트랜지스터에 비해 알루미네이트 구조의 HfAlO 고유전 합금막을 구비하는 pMOS 트랜지스터는 보론의 확산에 취약하다고 여겨진다.
결론적으로, nMOS 트랜지스터의 경우는 알루미네이트 구조의 HfAlO 고유전 합금막을 게이트 유전막으로 이용함으로써 트랜지스터의 특성을 향상시킬 수 있었다. 이에 반하여, 알루미네이트 구조의 HfAlO 고유전 합금막을 게이트 유전막으로 구비하는 pMOS 트랜지스터의 경우는 폴리실리콘 게이트 내의 보론이 반도체 기판으 로 확산하는 문제를 해결할 수 있어야 한다. 본 발명의 실시예와 같이 pMOS 트랜지스터의 HfAlO 게이트 유전막 상에 확산방지막을 구비할 경우, 전술한 보론의 확산은 효과적으로 억제할 수 있다.
<실험예 2>
게이트 유전막의 종류에 따른 보론 확산량의 변화를 살펴보기 위하여, p형 실리콘 기판 상에 게이트 유전막으로서 HfO2, Al2O3 및 SiO2을 형성하고, 각 게이트 유전막 상에 보론이 도핑된 폴리실리콘 게이트를 형성하였다. 각 게이트 유전막은 동일한 30 Å 두께로 형성하였다. 상기 폴리실리콘 게이트는 1500 Å 두께로 형성하였다. 상기 폴리실리콘막 게이트 내에 보론을 주입하고 1000 ℃ 온도에서 10 초동안 활성화시킨 후 SIMS(Secondary Ion Mass Spectrometry)를 이용하여 측정한 결과를 도 7a 내지 도 7c에 보이고 있다. 도 7a, 도 7b 및 도 7c는 각각 상기 게이트 유전막으로서 SiO2막, Al2O3막 및 HfO2막을 구비하는 경우 보론의 확산 정도를 보이는 SIMS 프로파일이다. 도 7a, 도 7b 내지 도 7c에서 (1), (2) 및 (3)은 각각 폴리실리콘 게이트 영역, 게이트 유전막 영역 및 반도체 기판 영역을 나타낸다. 반도체 기판과 폴리실리콘막 사이에 SiO2막 또는 HfO2막을 구비하는 경우에는 반도체 기판영역(3)까지 보론이 확산되지 않았다. 이와 달리, 반도체 기판과 폴리실리콘 게이트 사이에 Al2O3막을 구비하는 경우에는 반도체 기판 영역(3)으로 보론이 확산되었다. 본 발명과 같이 반도체 기판과 폴리실리콘 게이트 사이에 SiO2막 또는 HfO2막 등의 확산방지막을 구비하는 반도체 소자에서는 보론의 확산이 효과적으로 방지될 수 있을 것으로 기대된다.
<실험예 3>
원자층 증착법으로 알루미네이트 구조의 HfAlO를 형성하는 경우, HfO2를 이루는 소스물질과 Al2O3를 이루는 소스물질의 공급량에 따른 보론의 확산 변화를 살펴보았다.
도 8a 내지 도 8c에 보이는 바와 같이 여러 조건에 따라 Al의 비율을 변화시켰다. 상기 Al의 비율은, Hf와 Al의 총량에 대한 Al의 비, 즉 (Al/(Hf+Al))의 % 량이다.
도 8a에 보이는 바와 같이, HfO2의 소스물질인 HfCl4와 H2O를 두 번씩 공급하고, Al2O3의 소스물질인 TMA와 H2O를 한번씩 공급하였다. 이에 따라 Al의 비율이 32.4 %가 되었다. 도 8b에 보이는 바와 같이, HfCl4와 H2O를 네 번씩 공급하고, TMA와 H2O를 한번씩 공급하였다. 이에 따라 Al의 비율이 14.6 %가 되었다. 또한 도 8c에 보이는 바와 같이, HfCl4와 H2O를 여섯 번씩 공급하고, TMA와 H2O를 한번씩 공급하였다. 이에 따라 Al의 비율이 8.7 %가 되었다.
도 9는 HfAlO 고유전 합금막을 이루는 Al2O3의 량에 따른 트랜지스터의 문턱전압 변화를 보이는 그래프이다. 도 9에서 -■-, -●- 및 -▲-는 nMOS 트랜지스터의 문턱전압 변화를 나타내고, -□-, -○- 및 -△-는 pMOS 트랜지스터의 문턱전압 변화를 나타낸다. nMOS 트랜지스터의 경우 Al의 비율 변화에 따라 문턱전압이 크게 변화하지 않는데 반하여, pMOS 트랜지스터의 경우는 Al의 비율에 따라 문턱전압이 크게 변화하였다. pMOS 트랜지스터의 경우는 보론의 확산에 기인하여 문턱전압이 심하게 변화하는 것으로 여겨진다.
도 10은 10 nA의 동일한 오프-전류 특성을 갖는 각 트랜지스터의 Al 비율에 따른 드레인 브레이크다운 전압(drain breakdown voltage) 변화를 보이는 그래프이다. nMOS 트랜지스터의 브레이크다운 전압은 Al의 비율에 관계없이 일정한데 반하여, pMOS 트랜지스터의 브레이크다운 전압은 Al의 비율에 따라 크게 변화하였다. nMOS 트랜지스터와 달리 pMOS 트랜지스터는 Al의 비율이 증가함에 따라 폴리실리콘 게이트로부터 반도체 기판으로 확산되는 보론의 양이 증가되어 브레이크다운 전압이 크게 변화하는 것으로 여겨진다. 결론적으로, pMOS 트랜지스터의 경우 HfAlO 박막 형성시 Al2O3 소스의 공급량, 즉 Al의 비율이 많아질수록 보론의 확산에 취약함을 알 수 있었다. 전술한 본 발명의 실시예와 같이 HfAlO막 내의 Hf량이 Al 보다 많게 형성함으로써, 보론 확산을 감소시킬 수 있다.
<실험예 4>
반도체 기판과 폴리실리콘 게이트 사이에 개재되는 게이트 유전막의 최상층의 종류에 따른 보론 확산 효과를 살펴보았다. 이를 위해 HfO2막과 접하는 폴리실리콘 게이트를 갖는 제1 nMOS 트랜지스터와 제1 pMOS 트랜지스터를 마련하였다. 그리고, Al2O3막과 접하는 폴리실리콘 게이트를 갖는 제2 nMOS 트랜지스터와 제2 pMOS 트랜지스터를 마련하였다.
도 11a는 제1 nMOS 트랜지스터의 구조를 보인다. 제1 pMOS 트랜지스터의 구조는 전도형만 다를 뿐 제1 nMOS 트랜지스터의 구조와 동일하므로 도 11a에서 생략되었다. 제1 nMOS 트랜지스터(또는 제1 pMOS 트랜지스터)는 실리콘 기판(90)과 폴리실리콘 게이트(92) 사이에 Al2O3막(91a), HfO2막(91b), Al2O 3막(91c) 및 HfO2막(91d)으로 이루어지는 제1 게이트 유전막(91)을 포함한다. 상기 Al2O3막들(91a, 91c)의 두께는 5 Å이고, 상기 HfO2막들(91b, 91d)의 두께는 10 Å이다.
도 11b는 제2 nMOS 트랜지스터의 구조를 보인다. 제2 pMOS 트랜지스터의 구조는 전도형만 다를 뿐 제2 nMOS 트랜지스터의 구조와 동일하므로 도 11b에서 생략되었다. 제2 nMOS 트랜지스터(또는 제2 pMOS 트랜지스터)는 실리콘 기판(90)과 폴리실리콘 게이트(92) 사이에 Al2O3막(93a), HfO2막(93b), Al2O 3막(93c), HfO2막(93d) 및 Al2O3막(93e)으로 이루어지는 제2 게이트 유전막(93)을 포함한다. 상기 Al2O3막들(93a, 93c, 93e)의 두께는 5 Å이고, 상기 HfO2막들(93b, 93d)의 두께는 10 Å이다. 즉, 제2 nMOS 트랜지스터 및 제2 pMOS 트랜지스터는 5 Å 두께의 Al2O3막을 더 구비한다는 점에서 제1 nMOS 트랜지스터 및 제1 pMOS 트랜지스터와 각각 차이가 있다.
도 12a는 상기 제1 nMOS트랜지스터 및 상기 제2 nMOS 트랜지스터의 C-V 특성 을 보이는 그래프이고, 도 12b는 상기 제1 pMOS트랜지스터 및 상기 제2 pMOS 트랜지스터의 C-V 특성을 보이는 그래프이다. 도 12a에 보이는 바와 같이, nMOS 트랜지스터들의 C-V 특성은 게이트 유전막들(91, 93)의 최상층에 형성되는 유전막의 종류에 관계없이 유사하였다. 그러나, 도 12b에 보이는 바와 같이, pMOS 트랜지스터들의 C-V 특성은 게이트 유전막들(91, 93)의 최상층에 형성되는 유전막의 종류에 따라 큰 차이를 보였다. 즉, 제2 pMOS 트랜지스터는 Al2O3막(93e)막을 구비함으로써 제1 pMOS 트랜지스터보다 더 두꺼운 게이트 유전막을 구비함에도 불구하고, 상기 게이트 유전막(93)의 최상층인 Al2O3막(93e)과 폴리실리콘 게이트(92)가 접함에 따라 보론의 확산에 더 취약함을 보였다. 결론적으로, 보론의 확산은 폴리실리콘 게이트(92)와 접하는 게이트 유전막의 종류에 의존함을 알 수 있었다. 전술한 본 발명의 실시예와 같이 pMOS 트랜지스터의 게이트와 고유전 합금막 사이에 확산방지막을 구비함으로써 보론의 확산을 효과적으로 방지할 수 있다.
전술한 바와 같이 이루어지는 본 발명은, 게이트와 반도체 기판 사이에 금속과 산소의 합금으로 게이트 유전막을 형성함으로써 트랜지스터의 특성을 향상시킬 수 있다. 또한, 게이트 유전막과 게이트 사이에 확산방지막을 형성함으로써 게이트 내의 도펀트가 반도체 기판으로 확산하는 것을 효과적으로 방지할 수 있다.

Claims (30)

  1. 삭제
  2. 삭제
  3. 삭제
  4. 삭제
  5. 삭제
  6. 삭제
  7. 삭제
  8. 삭제
  9. 삭제
  10. 삭제
  11. nMOS 트랜지스터가 형성되는 제1 영역 및 pMOS 트랜지스터가 형성되는 제2 영역을 갖는 반도체 기판;
    상기 제1 영역의 반도체기판 및 상기 제2 영역의 반도체기판 상에 각각 제공된 제1 게이트 전극 및 제2 게이트 전극;
    상기 제1 영역의 반도체기판과 상기 제1 게이트 전극 사이, 및 상기 제2 영역의 반도체기판과 상기 제2 게이트 전극 사이에 각각 개재되되, Al, La, Y, Ga 및 In으로 이루어지는 제1 그룹에서 선택된 하나의 제1 원소, Hf, Zr 및 Ti로 이루어지는 제2 그룹에서 선택된 하나의 제2 원소 및 O를 구비하는 제1 게이트 유전막 및 제2 게이트 유전막;
    상기 제2 게이트 유전막과 상기 제2 게이트 전극 사이에 개재된 확산방지막을 포함하되,
    상기 제1 및 제2 게이트 유전막들은 상기 제1 원소 및 O 로 이루어진 단분자층(mono molecular layer)과 상기 제2 원소 및 O 로 이루어진 단분자층이 적층되어 이루어진 구조이고, 상기 제1 및 제2 게이트 유전막들 내의 상기 제2 원소의 수는 상기 제1 원소의 수보다 많은 것을 특징으로 하는 반도체소자.
  12. 삭제
  13. 제 11 항에 있어서,
    상기 확산방지막은,
    SiO2막, HfO2막, ZrO2막, 실리케이트 산화막, SiON막, HfON막, ZrON막 및 실리케이트 산화질화막으로 이루어지는 그룹에서 선택된 하나로 이루어진 것을 특징으로 하는 반도체 소자.
  14. 제 13 항에 있어서,
    상기 제1 영역의 반도체 기판과 상기 제1 게이트 유전막 사이, 및 상기 제2 영역의 반도체기판과 상기 제2 게이트 유전막 사이에 각각 개재된 버퍼막들을 더 포함하되, 상기 버퍼막들은 SiO2막 및 SiON막 중 적어도 어느 하나로 이루어지는 것을 특징으로 하는 반도체 소자.
  15. 제 13 항에 있어서,
    상기 제2 게이트 전극은 보론이 도핑된 폴리실리콘막으로 이루어지는 것을 특징으로 하는 반도체 소자.
  16. 제 11 항에 있어서,
    상기 제1 및 제2 게이트 유전막들의 각각은 N을 더 포함하는 것을 특징으로 하는 반도체 소자.
  17. 삭제
  18. 제 16 항에 있어서,
    상기 확산방지막은,
    SiO2막, HfO2막, ZrO2막, 실리케이트 산화막, SiON막, HfON막, ZrON막 및 실리케이트 산화질화막으로 이루어지는 그룹에서 선택된 하나로 이루어지는 것을 특징으로 하는 반도체 소자.
  19. 제 16 항에 있어서,
    상기 제1 영역의 반도체기판과 상기 제1 게이트 유전막 사이, 및 상기 제2 영역의 반도체기판과 상기 제2 게이트 유전막 사이에 각각 개재된 버퍼막들을 더 포함하되, 상기 버퍼막들은 SiO2막 및 SiON막 중 적어도 어느 하나로 이루어지는 것을 특징으로 하는 반도체 소자.
  20. 제 16 항에 있어서,
    상기 제2 게이트 전극은 보론이 도핑된 폴리실리콘막으로 이루어지는 것을 특징으로 하는 반도체 소자.
  21. nMOS 트랜지스터 영역 및 pMOS 트랜지스터 영역을 갖는 반도체기판 상에 Al, La, Y, Ga 및 In으로 이루어지는 제1 그룹에서 선택된 하나의 제1 원소, Hf, Zr 및 Ti로 이루어지는 제2 그룹에서 선택된 하나의 제2 원소 및 O를 구비하는 게이트 유전막을 형성하되, 상기 게이트 유전막은 상기 제1 원소 및 O 로 이루어진 단분자층과 상기 제2 원소 및 O 로 이루어진 단분자층이 적층되어 이루어진 구조로 형성됨과 아울러 상기 게이트 유전막 내의 상기 제2 원소의 수가 상기 제1 원소의 수보다 많도록 형성되고,
    상기 게이트 유전막 상에 확산방지막을 형성하고,
    상기 확산방지막 상에 게이트 전극을 형성하는 것을 포함하는 반도체 소자의 제조 방법.
  22. 삭제
  23. 제 21 항에 있어서,
    상기 게이트 유전막은 원자층 증착법으로 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  24. 제 23 항에 있어서,
    상기 게이트 유전막을 형성하는 것은,
    상기 제1 원소 및 산소를 포함하는 적어도 한층의 제1 분자층을 형성하고,
    상기 제2 원소 및 산소를 포함하는 적어도 한층의 제2 분자층을 형성하는 것을 포함하는 반도체 소자의 제조 방법.
  25. 제 24 항에 있어서,
    상기 제1 분자층을 형성하는 것은,
    상기 반도체 기판이 마련된 반응챔버 내에 상기 제1 원소의 증착 소스를 공급하고,
    제1 퍼지를 실시하고,
    상기 반응챔버 내에 산화 소스를 공급하고,
    제2 퍼지를 실시하는 것을 포함하고,
    상기 제2 분자층을 형성하는 것은,
    상기 반도체 기판이 마련된 반응챔버 내에 상기 제2 원소의 증착 소스를 공급하고,
    제3 퍼지를 실시하고,
    상기 반응챔버 내에 산화 소스를 공급하고,
    제4 퍼지를 실시하는 것을 포함하는 반도체 소자의 제조 방법.
  26. 제 24 항에 있어서,
    상기 제2 분자층을 형성한 후,
    상기 제2 분자층을 형성하는 것을 적어도 한번 반복하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  27. 제 25 항에 있어서,
    상기 제1, 제2, 제3 및 제4 퍼지 중 어느 하나를 실시한 후,
    상기 반응챔버 내에 N을 포함하는 소스를 공급하고,
    제5 퍼지를 실시하는 것을 더 포함하는 반도체 소자의 제조 방법.
  28. 제 21 항에 있어서,
    상기 확산방지막은,
    SiO2막, HfO2막, ZrO2막, 실리케이트 산화막, SiON막, HfON막, ZrON막 및 실리케이트 산화질화막으로 이루어지는 그룹에서 선택된 하나로 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  29. 제 28 항에 있어서,
    상기 게이트 전극은 보론이 도핑된 폴리실리콘막으로 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  30. 제 24 항에 있어서,
    상기 게이트 유전막을 형성하기 전,
    상기 반도체 기판 상에 SiO2막 및 SiON막 중 적어도 어느 하나로 버퍼막을 형성하는 것을 더 포함하는 반도체 소자의 제조 방법.
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Families Citing this family (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100678626B1 (ko) * 2004-01-29 2007-02-05 삼성전자주식회사 미세 전자 소자의 다층 유전체막 및 그 제조 방법
US7091568B2 (en) * 2004-12-22 2006-08-15 Freescale Semiconductor, Inc. Electronic device including dielectric layer, and a process for forming the electronic device
JP2006269520A (ja) * 2005-03-22 2006-10-05 Renesas Technology Corp 半導体装置およびその製造方法
DE102005020058B4 (de) * 2005-04-29 2011-07-07 Globalfoundries Inc. Herstellungsverfahren für ein Halbleiterbauelement mit Gatedielektrika mit unterschiedlichen Blockiereigenschaften
DE102005051417A1 (de) * 2005-10-27 2007-05-03 X-Fab Semiconductor Foundries Ag Simulations- bzw. Layoutverfahren für vertikale Leistungstransistoren mit variierbarer Kanalweite und variierbarer Gate-Drain-Kapazität
KR100762239B1 (ko) * 2006-05-03 2007-10-01 주식회사 하이닉스반도체 반도체 소자의 ｐｍｏｓ 트랜지스터, 이를 포함하는 반도체소자와 그의 제조 방법
US8686490B2 (en) 2006-12-20 2014-04-01 Sandisk Corporation Electron blocking layers for electronic devices
US20080150003A1 (en) * 2006-12-20 2008-06-26 Jian Chen Electron blocking layers for electronic devices
US20080150009A1 (en) * 2006-12-20 2008-06-26 Nanosys, Inc. Electron Blocking Layers for Electronic Devices
US7847341B2 (en) 2006-12-20 2010-12-07 Nanosys, Inc. Electron blocking layers for electronic devices
US20080150004A1 (en) * 2006-12-20 2008-06-26 Nanosys, Inc. Electron Blocking Layers for Electronic Devices
US20100102393A1 (en) * 2008-10-29 2010-04-29 Chartered Semiconductor Manufacturing, Ltd. Metal gate transistors
JP5521726B2 (ja) * 2010-04-16 2014-06-18 富士通セミコンダクター株式会社 半導体装置及びその製造方法
US8343839B2 (en) * 2010-05-27 2013-01-01 International Business Machines Corporation Scaled equivalent oxide thickness for field effect transistor devices
US9515273B2 (en) 2012-12-24 2016-12-06 Indian Institute Of Technology Kanpur Thin film transistor with a current-induced channel
US20150279880A1 (en) * 2014-03-31 2015-10-01 Taiwan Semiconductor Manufacturing Company Ltd. Backside illuminated image sensor and method of manufacturing the same
US9178036B1 (en) * 2014-09-22 2015-11-03 Globalfoundries Inc. Methods of forming transistor devices with different threshold voltages and the resulting products
US12022643B2 (en) 2020-03-31 2024-06-25 Taiwan Semiconductor Manufacturing Co., Ltd. Multi-layer high-k gate dielectric structure
DE102020126060A1 (de) * 2020-03-31 2021-09-30 Taiwan Semiconductor Manufacturing Co., Ltd. Mehrschichtige high-k-gatedielektrikumstruktur
CN113921617B (zh) * 2021-10-09 2023-03-17 西安电子科技大学 一种Ga2O3金属氧化物半导体场效应管及制备方法

Family Cites Families (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5923056A (en) * 1996-10-10 1999-07-13 Lucent Technologies Inc. Electronic components with doped metal oxide dielectric materials and a process for making electronic components with doped metal oxide dielectric materials
US5872376A (en) * 1997-03-06 1999-02-16 Advanced Micro Devices, Inc. Oxide formation technique using thin film silicon deposition
US5885877A (en) * 1997-04-21 1999-03-23 Advanced Micro Devices, Inc. Composite gate electrode incorporating dopant diffusion-retarding barrier layer adjacent to underlying gate dielectric
US6020243A (en) * 1997-07-24 2000-02-01 Texas Instruments Incorporated Zirconium and/or hafnium silicon-oxynitride gate dielectric
US6020024A (en) * 1997-08-04 2000-02-01 Motorola, Inc. Method for forming high dielectric constant metal oxides
US6114228A (en) * 1998-07-21 2000-09-05 Advanced Micro Devices, Inc. Method of making a semiconductor device with a composite gate dielectric layer and gate barrier layer
US6251761B1 (en) * 1998-11-24 2001-06-26 Texas Instruments Incorporated Process for polycrystalline silicon gates and high-K dielectric compatibility
US6060755A (en) * 1999-07-19 2000-05-09 Sharp Laboratories Of America, Inc. Aluminum-doped zirconium dielectric film transistor structure and deposition method for same
US6407435B1 (en) * 2000-02-11 2002-06-18 Sharp Laboratories Of America, Inc. Multilayer dielectric stack and method
KR100368311B1 (ko) * 2000-06-27 2003-01-24 주식회사 하이닉스반도체 반도체 소자의 게이트 형성 방법
US6664186B1 (en) * 2000-09-29 2003-12-16 International Business Machines Corporation Method of film deposition, and fabrication of structures
US20020130376A1 (en) * 2001-03-16 2002-09-19 Zhongze Wang Method to reduce transistor channel length using SDOX
JP2002314072A (ja) * 2001-04-19 2002-10-25 Nec Corp 高誘電体薄膜を備えた半導体装置及びその製造方法並びに誘電体膜の成膜装置
US6645882B1 (en) * 2002-01-17 2003-11-11 Advanced Micro Devices, Inc. Preparation of composite high-K/standard-K dielectrics for semiconductor devices
US6784101B1 (en) * 2002-05-16 2004-08-31 Advanced Micro Devices Inc Formation of high-k gate dielectric layers for MOS devices fabricated on strained lattice semiconductor substrates with minimized stress relaxation
US6960538B2 (en) * 2002-08-21 2005-11-01 Micron Technology, Inc. Composite dielectric forming methods and composite dielectrics
US7112485B2 (en) * 2002-08-28 2006-09-26 Micron Technology, Inc. Systems and methods for forming zirconium and/or hafnium-containing layers
US6753224B1 (en) * 2002-12-19 2004-06-22 Taiwan Semiconductor Manufacturing Company Layer of high-k inter-poly dielectric
US6987061B2 (en) * 2003-08-19 2006-01-17 Texas Instruments Incorporated Dual salicide process for optimum performance
US20050045092A1 (en) * 2003-09-03 2005-03-03 Taiwan Semiconductor Manufacturing Co. Method of multi-element compound deposition by atomic layer deposition for IC barrier layer applications
KR100546378B1 (ko) * 2003-09-09 2006-01-26 삼성전자주식회사 리세스 채널을 가지는 트랜지스터 제조 방법
US6989573B2 (en) * 2003-10-10 2006-01-24 Micron Technology, Inc. Lanthanide oxide/zirconium oxide atomic layer deposited nanolaminate gate dielectrics
US20050081781A1 (en) * 2003-10-17 2005-04-21 Taiwan Semiconductor Manufacturing Co. Fully dry, Si recess free process for removing high k dielectric layer
US20050258491A1 (en) * 2004-05-14 2005-11-24 International Business Machines Corporation Threshold and flatband voltage stabilization layer for field effect transistors with high permittivity gate oxides

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