[go: up one dir, main page]
More Web Proxy on the site http://driver.im/

KR100612854B1 - 스핀차지를 이용한 자성막 구조체와 그 제조 방법과 그를구비하는 반도체 장치 및 이 장치의 동작방법 - Google Patents

스핀차지를 이용한 자성막 구조체와 그 제조 방법과 그를구비하는 반도체 장치 및 이 장치의 동작방법 Download PDF

Info

Publication number
KR100612854B1
KR100612854B1 KR1020040060719A KR20040060719A KR100612854B1 KR 100612854 B1 KR100612854 B1 KR 100612854B1 KR 1020040060719 A KR1020040060719 A KR 1020040060719A KR 20040060719 A KR20040060719 A KR 20040060719A KR 100612854 B1 KR100612854 B1 KR 100612854B1
Authority
KR
South Korea
Prior art keywords
film
magnetic
magnetic film
ferromagnetic
layer
Prior art date
Application number
KR1020040060719A
Other languages
English (en)
Other versions
KR20060011732A (ko
Inventor
김태완
박완준
박상진
황인준
권순주
김영근
감비노리차드제이.
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020040060719A priority Critical patent/KR100612854B1/ko
Priority to EP05254637A priority patent/EP1622160B1/en
Priority to DE602005009619T priority patent/DE602005009619D1/de
Priority to US11/193,625 priority patent/US7272033B2/en
Priority to CN2005100878784A priority patent/CN1747059B/zh
Priority to JP2005222852A priority patent/JP2006049901A/ja
Publication of KR20060011732A publication Critical patent/KR20060011732A/ko
Application granted granted Critical
Publication of KR100612854B1 publication Critical patent/KR100612854B1/ko
Priority to US11/898,762 priority patent/US7811833B2/en
Priority to US12/923,013 priority patent/US7936030B2/en

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • G11C11/165—Auxiliary circuits
    • G11C11/1675—Writing or programming circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/14—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using thin-film elements
    • G11C11/15—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using thin-film elements using multiple magnetic layers
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • G11C11/161—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect details concerning the memory cell structure, e.g. the layers of the ferromagnetic memory cell
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • G11C11/165—Auxiliary circuits
    • G11C11/1659—Cell access
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • G11C11/165—Auxiliary circuits
    • G11C11/1673—Reading or sensing circuits or methods
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B61/00—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices
    • H10B61/20—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices comprising components having three or more electrodes, e.g. transistors
    • H10B61/22—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices comprising components having three or more electrodes, e.g. transistors of the field-effect transistor [FET] type
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N50/00—Galvanomagnetic devices
    • H10N50/10—Magnetoresistive devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N50/00—Galvanomagnetic devices
    • H10N50/80—Constructional details
    • H10N50/85—Magnetic active materials

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Hall/Mr Elements (AREA)
  • Mram Or Spin Memory Techniques (AREA)
  • Non-Volatile Memory (AREA)
  • Thin Magnetic Films (AREA)
  • Semiconductor Memories (AREA)

Abstract

스핀차지를 이용한 자성막 구조체와 그 제조 방법과 그를 구비하는 반도체 장치 및 이 장치의 동작방법이 개시되어 있다. 본 발명은 하부 자성막, 상기 하부 자성막 상에 형성된 터널링막 및 상기 터널링막 상에 형성된 상부 자성막을 구비하되, 상기 하부 및 상부 자성막은 자화 방향이 서로 반대일 때, 상호간에 전기 화학적 전위차가 형성되는 강자성막인 것을 특징으로 하는 자성막 구조체를 개시하고, 이러한 자성막 구조체의 제조 방법과 상기 자성막 구조체를 포함하는 반도체 메모리 장치와 그 동작 방법도 개시한다.

Description

스핀차지를 이용한 자성막 구조체와 그 제조 방법과 그를 구비하는 반도체 장치 및 이 장치의 동작방법{Magnetic film structure using spin charge, method of manufacturing the same, semiconductor device comprising the same and method of operating semiconductor device}
도 1은 본 발명의 실시예에 의한 자성막 구조체 단면도이다.
도 2는 도 1에 도시한 자성막 구조체에 인가되는 바이어스 전압이 -0.6V에서 +0.6V사이에서 변화할 때, 상기 자성막 구조체의 저항 변화를 나타낸 그래프이다.
도 3은 저항과 자기 저항비의 비대칭이 나타나는 바이어스 전압(-0.3mV~ +0.3mV)에서, 도 1의 자성막 구조체의 저항 변화를 나타낸 그래프이다.
도 4는 도 3의 제1 포인트(P1)에서 도 1의 자성막 구조체의 자기장에 따른 저항의 변화를 나타낸 그래프이다.
도 5는 도 3의 제2 포인트(P2)에서 도 1의 자성막 구조체의 자기장에 따른 저항의 변화를 나타낸 그래프이다.
도 6은 도 3의 제3 포인트(P3)에서 도 1의 자성막 구조체의 자기장에 따른 저항의 변화를 나타낸 그래프이다.
도 7은 도 3의 제4 포인트(P4)에서 도 1의 자성막 구조체의 자기장에 따른 저항의 변화를 나타낸 그래프이다.
도 8은 자기장에 따른 도 1의 자성막 구조체의 저항 변화를 인가되는 복수의 바이어스 전압으로 구분하여 보여주는 그래프이다.
도 9는 자기장에 따른 도 1에 도시한 자성막 구조체의 저항 변화를 바이어스 전압이 55mV인 경우에 대해 나타낸 그래프이다.
도 10 및 도 11은 각각 도 1의 자성막 구조체에 바이어스 전압을 인가하는 방식을 나타낸 단면도이다.
도 12는 도 10에 도시한 바와 같이 바이어스 전압이 인가된 도 1의 자성막 구조체의 전류-전압 특성을 나타낸 그래프이다.
도 13은 도 11에 도시한 바와 같이 바이어스 전압이 인가된 도 1의 자성막 구조체의 전류-전압 특성을 나타낸 그래프이다.
도 14는 하부 자성막(하프 메탈 강자성막)이 제2 조건(20mTorr, 600℃)에서 형성된 것이고, 사이즈가 10㎛×10㎛인 도 1의 자성막 구조체의 전류-전압 특성 곡선을 나타낸다.
도 15는 하부 자성막(하프 메탈 강자성막)이 제2 조건(20mTorr, 600℃)에서 형성된 것이고, 사이즈가 30㎛×30㎛인 도 1의 자성막 구조체의 전류-전압 특성 곡선을 나타낸다.
도 16은 하부 자성막(하프 메탈 강자성막)이 제2 조건(20mTorr, 600℃)에서 형성된 것이고, 사이즈가 50㎛×50㎛인 도 1의 자성막 구조체의 전류-전압 특성 곡선을 나타낸다.
도 17은 하부 자성막(하프 메탈 강자성막)이 제2 조건(20mTorr, 600℃)에서 형성된 것이고, 사이즈가 100㎛×100㎛인 도 1의 자성막 구조체의 전류-전압 특성 곡선을 나타낸다.
도 18은 저항체(resistor)가 연결된 도 1의 자성막 구조체의 전류-전압 특성 곡선을 나타낸다.
도 19는 도 1의 자성막 구조체의 절대 온도 변화에 따른 오프 셋 전압의 변화를 나타낸 그래프이다.
도 20은 도 1의 자성막 구조체에서 하부 자성막과 상부 자성막의 위치를 바꾼 경우를 나타낸 단면도이다.
도 21 및 도 22는 도 1의 자성막 구조체의 제조 방법을 간력히 나타낸 단면도들이다.
도 23은 도 21 및 도 22에 도시한 제조 방법으로 형성된 도 1의 자성막 구조체의 터널링막의 두께 균일성을 보여주는 투과 전자 현미경(TEM) 사진이다.
도 24는 도 20의 자성막 구조체가 MTJ층으로 사용된 본 발명의 자기램의 단면도이다.
도 25는 도 24의 자기램에서 터널링막 상하부의 자성막의 자화 방향이 동일한 MTJ층의 단면도이다.
도 26은 도 25의 자기램에서 터널링막 상하부의 자성막의 자화 방향이 반대인 MTJ층의 단면도이다.
도 27은 도 1의 자성막 구조체가 자기 센서로 사용된 예를 나타낸 단면도이다.
*도면의 주요부분에 대한 부호의 설명*
30:자성막 구조체 36, 70:기판
38:절연막 40:씨드층
42, 110a:하부 자성막(하프 메탈 강자성막)
44:터널링막 45:상부 자성막
46, 48:제1 및 제2 강자성막 49:캡핑층
72, 74:제1 및 제2 불순물 영역 75:채널영역
76:게이트 적층물 78, 88:층간 절연층
77:디지트 라인(digit line) 80:콘택홀
82, 91:도전성 플러그 84:도전성 패드
86:MTJ층 90:비어홀
92:비트라인 G1, G11, G31:제1 그래프
G2, G22, G32:제2 그래프 M:외부 자기장
M1:감광막 패턴 P1, P2, P3, P4:제1 내지 제4 포인트
D1,..D5:제1 내지 제5 도메인
100:헤드 120:자성 기록체
110:자기센서
1. 발명의 분야
본 발명은 스핀 차지(spin charge)를 이용한 자성막 구조체와 그 제조 방법과 그를 구비하는 반도체 장치, 특히 반도체 메모리 장치와 이 장치의 동작 방법에 관한 것이다.
반도체 기술이 급속히 발전하면서 반도체 디바이스의 집적도 또한 급속히 높아지고 있다.
이상적인 반도체 디바이스는 집적도는 높고, 소모 전력은 낮으면서 고속 동작할 수 있고, 불휘발성을 갖는 것이다.
현재의 반도체 디바이스는 여전히 소모 전력이 높고, 이에 따른 발열 문제가 야기되고 있다. 초전도체를 이용함으로써 이러한 문제를 해소할 수 있으나, 초전도체의 이용이 상용화되지 않아 현재는 극히 제한적인 분야에서만 초전도체를 이용하고 있다.
반도체 디바이스에서 열이 발생되면서 반도체 디바이스의 동작 속도는 급격히 떨어진다.
불휘발성과 관련해서 플레쉬 메모리가 오래전부터 널리 사용되어 왔고, 자기 램이나 소노스 메모리 등과 같은 불휘발성 메모리 등이 등장하면서 반도체 디바이스의 불휘발성은 많이 개선되고 있다.
그러나 현재의 반도체 디바이스는 여전히 상기한 이상적 반도체 디바이스로부터 멀어져 있다.
이에 따라 상기 이상적 반도체 디바이스에 보다 근접할 수 있는 새로운 반도 체 디바이스의 개발이 요구된다. 이러한 요구에 따라 전자의 스핀을 이용한 반도체 디바이스가 주목을 받고 있으나, 아직은 걸음마 단계에 머물고 있다.
본 발명이 이루고자 하는 제1 기술적 과제는 상기 이상적 반도체 디바이스의 구현을 보다 용이하게 할 수 있는 다용도 자성막 구조체를 제공함에 있다.
본 발명이 이루고자 하는 제2 기술적 과제는 이러한 자성막 구조체의 제조 방법을 제공함에 있다.
본 발명이 이루고자 하는 제3 기술적 과제는 이러한 자성막 구조체를 구비하는 반도체 메모리 장치를 제공함에 있다.
본 발명이 이루고자 하는 제4 기술적 과제는 이러한 반도체 메모리 장치의 동작 방법을 제공함에 있다.
상기 제1 기술적 과제를 달성하기 위하여, 본 발명은 하부 자성막, 상기 하부 자성막 상에 형성된 터널링막, 상기 터널링막 상에 형성된 상부 자성막을 구비하되, 상기 하부 및 상부 자성막은 자화 방향이 서로 반대일 때, 상호간에 전기 화학적 전위차가 형성되는 강자성막인 것을 특징으로 하는 다용도 자성막 구조체를 제공한다.
상기 상부 자성막은 상기 터널링막 상에 순차적으로 적층된 제1 및 제2 강자성막일 수 있다.
상기 상부 자성막 또는 상기 하부 자성막은 자기장에 의해 완전히 스핀 분극 되는 하프 메탈 강자성막일 수 있다.
상기 제1 강자성막의 자화 방향은 상기 제2 강자성막에 의해 주어진 방향으로 고정된다.
상기 하부 자성막은 상기 터널링막과 접촉되는 제1 강자성막과 상기 제1 강자성막 아래에 형성된 제2 강자성막을 포함할 수 있다.
상기 자성막 구조체의 사이즈는 1002㎛2보다 작다.
상기 제2 기술적 과제를 달성하기 위하여, 본 발명은 기판 상에 산화막을 형성하는 제1 단계, 상기 산화막 상에 하부 자성막을 형성하는 제2 단계, 상기 하부 자성막 상에 터널링막을 형성하는 제3 단계, 상기 터널링막 상에 스핀 분극률이 상기 하부 자성막과 다른 상부 자성막을 형성하는 제4 단계, 상기 상부 자성막 상에 캡핑층을 형성하는 제5 단계 및 상기 캡핑층, 상부 자성막, 터널링막 및 하부 자성막을 주어진 사이즈로 순차적으로 패터닝하는 제6 단계를 포함하는 것을 특징으로 하는 다용도 자성막 구조체의 제조 방법을 제공한다.
상기 하부 자성막을 형성하기 전에 상기 산화막 상에 씨드층을 더 형성할 수 있다.
상기 제2 단계는 상기 산화막이 형성된 상기 기판의 온도를 적어도 500℃로 유지하면서 상기산화막 상에 스핀 분극률이 상기 상부 자성막보다 높은 강자성막을 적층하는 단계를 포함할 수 있다.
상기 하부 자성막은 스핀 분극률이 상기 상부 자성막보다 낮은 강자성막으로 형성할 수 있고, 그 반대일 수도 있다.
상기 상부 자성막 또는 상기 하부 자성막은 두 개의 강자성막을 순차적으로 적층하여 형성할 수 있다.
상기 상부 자성막 또는 상기 하부 자성막은 스핀 분극률이 80％∼100％인 하프 메탈 강자성막으로 형성할 수 있다.
상기 제3 기술적 과제를 달성하기 위하여, 본 발명은 기판, 상기 기판에 형성된 스위칭 소자, 상기 스위칭 소자에 연결된 데이터 저장 수단을 구비하는 반도체 메모리 장치에 있어서, 상기 데이터 저장 수단은 하부 자성막과, 상기 하부 자성막 상에 형성된 터널링막과, 상기 터널링막 상에 형성된 상부 자성막을 구비하되, 상기 하부 및 상부 자성막은 자화 방향이 서로 반대일 때, 상호간에 전위차가 형성되는 강자성막인 것을 특징으로 하는 반도체 메모리 장치를 제공한다.
여기서, 상기 상부 및 하부 자성막은 스핀 분극률이 다르고, 스핀 분극률이 큰 자성막은 하프 메탈 강자성막일 수 있다.
상기 데이터 저장 수단의 사이즈는 1002㎛2보다 작다.
상기 스위칭 소자는 전계 효과 트랜지스터일 수 있다.
상기 제4 기술적 과제를 달성하기 위하여, 본 발명은 기판, 상기 기판에 형성된 스위칭 소자, 상기 스위칭 소자에 연결된 데이터 저장 수단을 구비하고, 상기 데이터 저장 수단은 순차적으로 적층된 하부 자성막, 터널링막 및 상부 자성막을 포함하되, 상기 하부 및 상부 자성막은 자화 방향이 서로 반대일 때, 상호간에 전 기 화학적 전위차가 형성되는 강자성막인 반도체 메모리 장치의 동작 방법에 있어서, 상기 스위칭 소자를 오프 시킨 상태에서 상기 데이터 저장 수단에 주어진 방향으로 자기장을 인가하여 상기 데이터 저장 수단에 데이터를 기록하는 것을 특징으로 하는 반도체 메모리 장치의 동작방법을 제공한다.
상기 데이터를 기록한 다음, 상기 스위칭 소자를 온 시킨 상태에서 상기 데이터 저장 수단의 오프 셋 전압을 측정하여 상기 데이터 저장 수단에 기록된 데이터를 읽을 수 있다. 또는 상기 스위칭 소자를 온 시킨 상태에서 상기 상부 및 하부 자성막의 자화 방향이 동일하게 되도록 상기 데이터 저장 수단에 자기장을 인가하는 제1 단계 및 상기 데이터 저장 수단으로부터 흐르는 일정치 이상의 전류의 존재 여부를 센싱하는 제2 단계를 통해서 상기 데이터 저장 수단에 기록된 데이터를 읽을 수 있다.
후자의 경우에서 일정치 이상의 전류가 센싱되는 경우, 상기 상부 및 하부 자성막 중에서 상기 제1 단계에서 자화 상태가 변화된 자성막의 자화 상태를 원래 상태로 회복시킨다.
이때, 상기 상부 및 하부 자성막 중 자화 상태가 변화된 자성막의 자화 상태는 상기 제1 단계에서 인가된 자기장과 방향이 반대인 자기장을 인가하여 원래 상태로 회복시킬 수 있다.
상기 스위칭 소자를 오프 시킨 상태에서 상기 상부 및 하부 자성막의 자화 방향을 동일하게 하여 상기 데이터 저장 수단에 기록된 데이터를 소거할 수 있다.
이러한 본 발명을 이용하면, 디바이스의 구동 전압을 수 밀리 볼트(mV) 정도 로 낮출 수 있기 때문에, 전력 소모를 줄일 수 있고, 전력 소모에 따른 열 발생량도 줄일 수 있다. 그러므로 디바이스의 동작 속도 또한 증가시킬 수 있다. 또한, 자성막 구조체의 사이즈가 매우 작기 때문에, 이것이 사용된 디바이스의 집적도를 높일 수 있다. 또한, 자성막 구조체는 자체에 전위차를 가질 수 있기 때문에, 자성막 구조체를 집적하여 새로운 배터리를 구현할 수 있다.
이하, 본 발명의 실시예에 의한 스핀 차지를 이용한 자성막 구조체와 그 제조 방법과 그를 구비하는 반도체 장치와 이 장치의 동작 방법을 첨부된 도면들을 참조하여 상세하게 설명한다. 이 과정에서 도면에 도시된 층이나 영역들의 두께는 명세서의 명확성을 위해 과장되게 도시된 것이다.
먼저, 전자 스핀 상태의 전기 화학적 전위차에 기인한 스핀 차지가 나타나는 자성막 구조체에 대해 설명한다.
도 1에 도시한 본 발명의 실시예에 의한 자성막 구조체(30)는 가로 및 세로의 길이가 각각 10㎛ 정도이다. 자성막 구조체(30)의 가로 및 세로 길이는 이 보다 크거나 작을 수 있다. 자성막 구조체(30)는 하부 자성막(42), 터널링막(44) 및 상부 자성막(45)을 포함한다. 하부 자성막(42) 아래에 씨드층(40)이 존재할 수 있고, 상부 자성막(45) 상에 보호용 캡핑층(49)이 존재할 수 있다.
하부 자성막(42)은 제1 조건(20mTorr, 500℃)하에서 형성된 것으로 제1 전자 스핀 상태 밀도를 가지며, 외부 자기장이 인가될 경우, 전자들이 주어진 방향으로 100% 스핀 분극될 수 있는 허슬러 합금(Heusler alloy)이나 하프 메탈 강자성막(half metal ferromagnetic layer), 예를 들면 Co2MnSi막인 것이 바람직하다. 그러나 동등한 다른 강자성막일 수 있다. 하부 자성막(42)이 Co2MnSi막일 때, 그 두께는 47nm정도일 수 있으나, 이보다 두껍거나 얇을 수 있다. 하부 자성막(42)이 다른 하프 메탈 강자성막일 때, 하부 자성막(42)의 두께는 47nm이거나 이와 다를 수 있다. 도면의 하부 자성막(42) 내에 실선으로 도시된 화살표는 외부 자기장에 의한 하부 자성막(42)의 자화 방향, 곧 스핀 분극 방향을 나타낸다. 그리고 점선 화살표는 상기 외부 자기장의 방향이 반대가 되었을 때의 하부 자성막(42)의 자화 방향을 나타낸다. 터널링막(44)은 전자가 터널링될 수 있는 소정의 두께의 산화막일 수 있다. 예를 들면, 터널링막(44)이 알루미늄 산화막(AlO)일 수 있고, 이때의 두께는 2nm 정도일 수 있다. 터널링막(44)은 산화막이 아닌 절연막일 수 있는데, 이때는 두께가 산화막일 때와 다를 수 있다. 상부 자성막(45)은 순차적으로 형성된 제1 및 제2 강자성막(46, 48)을 포함한다. 제1 강자성막(46)은 자화 방향 또는 전자들의 스핀 분극 방향이 주어진 방향으로 고정된 제2 전자 스핀 상태 밀도를 갖는 핀드막이다. 제1 강자성막(46) 역시 하부 자성막(42)과 마찬가지로 전자가 주어진 방향으로 스핀 분극이 된다. 그러나 제1 강자성막(46)의 전자들의 스핀 분극은 하부 자성막(42)의 그것들과 달리 모두 같은 방향이 아니다. 곧 제1 강자성막(46)의 대부분의 전자들의 주어진 방향으로 스핀 분극되어 있지만, 일부 전자들은 상기 주어진 방향과 반대 방향으로 스핀 분극되어 있다. 외부로 나타나는 제1 강자성막(46)의 자화 방향은 제1 강자성막(46)의 대부분의 전자들의 갖는 스핀 분극 방향이 된다. 제1 강자성막(46) 내에 도시한 화살표는 제1 강자성막(46)의 자화 방향을 나타낸다. 제1 강자성막(46) 내에 도시한 화살표는 제1 강자성막(46)의 전자들 중에서 많은 수의 전자들이 갖는 스핀 분극을 따른 것이다. 따라서 외부로는 제1 강자성막(46)이 도면에 도시한 화살표 방향으로 자화된 것으로 나타나지만, 제1 강자성막(46)의 전자들 중 적은 수의 전자들의 자화 방향은 제1 강자성막(46) 내에 도시한 화살표와 반대 방향이다. 이러한 제1 강자성막은, 예를 들면 코발트 철(CoFe)막일 수 있다. 제2 강자성막(48)은 제1 강자성막(46)의 자화 방향을 고정시키는 피닝막으로써, 반강자성막이다. 제2 강자성막(48)은, 예를 들면 소정 두께의 이리듐 망간막(IrMn)일 수 있다. 제1 강자성막(46)은 교환 커플링(exchange coupling)을 통해서 제2 강자성막(48)에 의해 핀드된다. 따라서 제1 및 제2 강자성막(46, 48)의 자화 방향은 동일하게 된다. 제1 강자성막(46)이 IrMn막일 때, 그 두께는 15.5nm일 수 있으나, 다른 막일 때는 두께가 다를 수 있다. 캡핑층(49)은 제2 강자성막(48)이 산화되는 것을 방지하기 위한 것으로, 예를 들면 60nm의 두께를 갖는 루테늄(Ru)일 수 있다. 하부 자성막(42) 아래에 구비된 씨드층(40)은 하부 자성막(42)의 성장을 위한 것으로써, 순차적으로 적층된 탄탈륨층(Ta) 및 루테늄층(Ru)을 포함한다. 상기 탄탈륨층(Ta)의 두께는 42nm 정도이고, 상기 루테늄층(Ru)의 두께는 9.5nm 정도이다.
하부 자성막(42)과 제1 강자성막(46)의 전자 스핀 상태 밀도가 다른 상태에서 하부 자성막(42)과 제1 강자성막(46)이 터널링막(44)을 사이에 두고 접촉되면, 하부 자성막(42)과 제1 강자성막(46)사이에 전기화학 포텐셜(electrochemical potential) 차 즉 전위차가 존재한다. 이 전위차는 자성막 구조체(30) 외부에서 소정의 오프 셋 전압을 인가함으로서 제거할 수 있다. 따라서 상기 오프 셋 전압에서 자성막 구조체(30)로부터 측정되는 전류값은 0이 된다. 상기 오프 셋 전압을 인가하였을 때, 하부 자성막(42)과 제1 강자성막(46)사이의 전위차가 사라진다는 것은, 상기 전위차가 하부 자성막(42)과 제1 강자성막(46)사이의 전기화학 포텐셜 차에 기인한 것임을 고려할 때, 상기 오프 셋 전압의 측정을 통해서 상기 전기화학 포텐셜 차를 직접 측정할 수 있음을 의미한다.
또한, 자성막 구조체(30) 내부에 상기 전위차가 존재한다는 것은 자성막 구조체(30)로부터 전하를 뽑을 수 있는 것을 의미하는 바, 자성막 구조체(30)를 전원으로 사용할 수 있다.
자성막 구조체(30)내부에 존재하는 상기 전위차는 하부 자성막(42)과 제1 강자성막(46)의 자화 방향이 반대인 결과이고, 하부 자성막(42)의 자화 방향은 외부에서 자기장을 인가하여 결정할 수 있으므로, 자성막 구조체(30)를 집적하여 충전용 전원, 곧 2차 전지로 사용할 수 있다. 자성막 구조체(30)를 전원으로 사용하고자 하는 경우, 복수의 자성막 구조체(30)가 직렬로 연결된 집적체를 전원으로 사용 할 수 있다. 또한, 이러한 집적체를 병렬로 연결하여 전원을 구성할 수도 있다.
한편, 자성막 구조체(30)를 전원으로 사용하는 경우, 자성막 구조체(30)의 하부 자성막(42)의 자화 방향은 외부 자기장에 의해 바뀔 수 있다. 그러므로 자성막 구조체(30)를 충전한 후, 곧 하부 자성막(42)의 자화 방향이 제1 강자성막(46)의 자화 방향과 반대가 되도록 하부 자성막(42)에 자기장을 인가한 후에는 외부 자기장에 의해 하부 자성막(42)의 자화 상태가 영향을 받지 않도록 자성막 구조체(30)의 외부 및/또는 내부에 자계 차폐 수단(미도시)이 마련될 수 있다. 상기 자계 차폐 수단은 충전시 제거할 수 있도록 구비된 것이 바람직하다.
다음에는 도 1에 도시한 자성막 구조체(30)의 물리적 특성을 첨부된 도면을 참조하여 설명한다.
도 2는 도 1에 도시한 본 발명의 자성막 구조체에 -0.6V~+0.6V의 바이어스 전압을 인가하였을 때, 본 발명의 자성막 구조체의 저항 변화 및 자기 저항(MR) 변화를 보여준다.
도 2에서 제1 그래프(G1)는 본 발명의 자성막 구조체의 하부 자성막(42)의 자화 방향과 제1 강자성막(46)사이의 자화 방향이 반대일 때, 본 발명의 자성막 구조체의 저항 변화를 나타낸다. 그리고 제2 그래프(G2)는 본 발명의 자성막 구조체의 하부 자성막(42)의 자화 방향과 제1 강자성막(46)사이의 자화 방향이 같을 때, 본 발명의 자성막 구조체의 저항 변화를 나타낸다. 또한, 제3 그래프(G3)는 본 발명의 자성막 구조체의 자기 저항 변화를 나타낸다.
제1 내지 제3 그래프(G1, G2, G3)를 참조하면, 본 발명의 자성막 구조체의 저항과 자기저항은 0V 근처에서 크게 변화함을 알 수 있다.
도 3은 이러한 사실을 보다 구체적으로 보여준다.
도 3을 본 발명의 자성막 구조체에 -0.2mV~+0.3mV의 바이어스 전압을 인가하였을 때, 본 발명의 자성막 구조체의 저항 및 자기 저항의 변화를 보여준다.
도 3에서 참조 도형 "□"는 본 발명의 자성막 구조체의 하부 자성막(42)과 제1 강자성막(46)의 자화 방향이 동일할 때의 저항(이하, 제1 저항)의 변화를 나타내고, 참조 도형 "○"는 상기 자화 방향이 반대일 때의 저항(이하, 제2 저항)의 변화를 나타낸다. 또한, 참조도형 "△"는 자기 저항의 변화를 나타낸다.
도 3을 참조하면, 0mV와 0.1mV(100㎶)사이의 바이어스 전압에서 상기 제1 및 제2 저항의 변화와 상기 자기 저항의 변화에 특이성이 나타남을 알 수 있다.
구체적으로, 바이어스 전압이 0.1mV(100㎶)에 도달될 때까지는 본 발명의 자성막 구조체의 상기 제1 및 제2 저항과 상기 자기 저항은 서서히 증가한다. 그러다 바이어스 전압이 0.1mV를 넘어서면서 본 발명의 자성막 구조체(30)의 상기 제2 저항 및 상기 자기 저항은 크게 증가하기 시작한다. 이때에도 자성막 구조체(30)의 상기 제1 저항은 크게 변화하지 않는다. 바이어스 전압이 0.050mV(50㎶)에 가까워지면서 자성막 구조체(30)의 상기 제2 저항 및 상기 자기 저항은 급격하게 증가하여 도 3의 그래프 영역을 벗어난다. 이때에도 자성막 구조체(30)의 상기 제1 저항은 크게 달라지지 않는다. 자성막 구조체(30)의 상기 제1 저항의 급격한 변화는 0mV 근처에서 나타난다. 그러나 상기 제1 저항의 변화에 나타나는 특이성은 상기 제2 저항의 변화에 나타나는 특이성에 비해 훨씬 작다. 본 발명의 자성막 구조체 (30)에 인가되는 바이어스 전압이 0.050mV(50㎶)에 근접하면서 자성막 구조체(30)의 상기 제2 저항은 갑자기 영(0)이하로 되고, 큰 음의 값을 갖는다. 이와 같이 상기 제2 저항의 변화에 특이성이 나타나는 경우에도 상기 제1 저항은 크게 변화하지 않고, 특이성도 나타나지 않는다. 자성막 구조체(30)에 인가되는 바이어스 전압이 0mV를 향해 계속 낮아지면서 상기 제2 저항은 급격히 증가하여 그 값은 0이 된다. 상기 제2 저항이 큰 음의 값에서 영(0)에 도달되는 바이어스 전압에서 상기 제1 저항의 변화에 특이성이 나타난다. 그러나 상기하였듯이 상기 제1 저항의 변화에 나타나는 특이성은 상기 제2 저항의 변화에 나타나는 특이성에 비교할 만큼 크지 않다. 따라서 상기 제2 저항의 변화에 나타나는 특이성과 상기 제1 저항의 변화에 나타나는 특이성을 비교할 경우, 상기 제1 저항의 변화에 나타나는 특이성은 무시할 수도 있다. 상기 제1 저항의 값은 특이성이 나타나면서 잠깐 음의 값이 되었다가 바이어스 전압이 0mV가 되면서 다시 영(0)이 되고, 이후 바이어스 전압이 음의 전압이 되면서 다시 양의 값을 갖는다. 상기 제2 저항도 바이어스 전압이 0mV가 되면서 영(0)이 되었다가 바이어스 전압이 음의 전압이 되면서 0보다 약간 큰 양의 값을 갖는다. 이와 같은 상태는 바이어스 전압이 음의 방향으로 더욱 낮아지더라도 그대로 유지된다. 자성막 구조체(30)의 상기 자기 저항(MR)의 변화는 상기 제2 저항의 변화와 크게 다르지 않다.
이와 같이 본 발명의 자성막 구조체(30)는 0mV와 0.1mV사이의 바이어스 전압에서 상기 제2 저항의 변화에 상기 제2 저항이 급격히 증가하는 특이성이 나타나는데 반해, 상기 제1 저항의 변화에는 상기 제2 저항의 변화에 나타나는 특이성에 견 줄만한 특이성이 나타나지 않는다. 이에 따라 0mV와 0.1mV사이의 바이어스 전압에서 자성막 구조체(30)의 상기 자기 저항은 도 3에서 볼 수 있듯이 적어도 200%이상이고, 특히 상기 제2 저항의 변화에 특이성이 나타나는 바이어스 전압에서는 측정 범위를 벗어나는 큰 값을 갖는다. 자성막 구조체(30)가 이와 같이 큰 자기 저항을 갖는 것은 하부 자성막(42)과 제1 강자성막(46)사이에 형성된 전위차 때문인 것으로 판단된다.
이와 같이 본 발명의 자성막 구조체(30)는 0.3mV이하에서 충분한 자기 저항 값을 얻을 수 있으므로, 본 발명의 자성막 구조체(30)를 포함하는 반도체 장치의 소모 전력은 크게 낮아지게 된다.
도 4는 도 3의 제1 포인트(P1)에 있는 자성막 구조체(30)의 자기장에 따른 저항의 변화를 보여준다. 제1 포인트(P1)에서 바이어스 전압은 0.088mV(88㎶)정도이고, 자기 저항은 197% 정도이다.
도 5는 도 3의 제2 포인트(P2)에 있는 자성막 구조체(30)의 자기장에 따른 저항의 변화를 보여준다. 제2 포인트(P2)에서 바이어스 전압은 0.016mV(16㎶)정도이고, 자기 저항은 -41% 정도이다.
도 6은 도 3의 제3 포인트(P3)에 있는 자성막 구조체(30)의 자기장에 따른 저항의 변화를 보여준다. 제3 포인트(P3)에서 바이어스 전압은 -0.089mV(-89㎶)정도이고, 자기 저항은 -10% 정도이다.
도 7은 도 3의 제4 포인트(P4)에 있는 자성막 구조체(30)의 자기장에 따른 저항의 변화를 보여준다. 제4 포인트(P4)에서 바이어스 전압은 -0.171mV(-171㎶)정 도이고, 자기 저항은 -2% 정도이다.
아래의 표 1은 도 3을 참조하여 자성막 구조체(30)에 인가되는 몇몇 바이어스 전압에 대한 자성막 구조체(30)의 자기 저항을 요약한 것이다.
바이어스 전압(㎶) 자기 저항비(％)
64 760
70 380
76 240
88 170
98 130
106 110
117 94
126 85
137 78
도 8은 자성막 구조체(30)에 표 1에 기재된 바이어스 전압을 가질 때, 외부 자기장에 대한 자성막 구조체(30)의 저항 변화를 보여준다.
도 8에서 참조도형 □는 자성막 구조체(30)에 64㎶가 인가된 상태에서 외부 자기장에 대한 자성막 구조체(30)의 저항 변화를 나타내고, 참조 도형 ○은 자성막 구조체(30)에 70㎶가 인가된 상태에서 외부 자기장에 대한 자성막 구조체(30)의 저항 변화를 나타내며, 참조도형 △는 자성막 구조체(30)에 76㎶가 인가된 상태에서 외부 자기장에 대한 자성막 구조체(30)의 저항 변화를 나타낸다. 또한, 참조도형 ▽은 자성막 구조체(30)에 88㎶가 인가된 상태에서 외부 자기장에 대한 자성막 구조체(30)의 저항 변화를 나타내고, 참조도형 ◇는 자성막 구조체(30)에 98㎶가 인가된 상태에서 외부 자기장에 대한 자성막 구조체(30)의 저항 변화를 나타내며, 참조도형 ◀은 자성막 구조체(30)에 106㎶가 인가된 상태에서 외부 자기장에 대한 자성막 구조체(30)의 저항 변화를 나타낸다. 또한, 참조도형 ▷은 자성막 구조체(30) 에 117㎶가 인가된 상태에서 외부 자기장에 대한 자성막 구조체(30)의 저항 변화를 나타내고, 나머지 참조도형 중 안이 채워진 육각형은 자성막 구조체(30)에 126㎶가 인가된 상태에서 외부 자기장에 대한 자성막 구조체(30)의 저항 변화를 나타내며, 오각형 참조 도형은 자성막 구조체(30)에 137㎶가 인가된 상태에서 외부 자기장에 대한 자성막 구조체(30)의 저항 변화를 나타낸다.
도 9는 55㎶의 바이어스 전압에서 자기 저항비가 ~360% 정도인 자성막 구조체(30)의 자기장 변화에 대한 저항 변화를 보여준다.
도 9를 참조하면, 자기장이 0보다 클 때 자성막 구조체(30)의 저항은 가장 낮고, 자기장이 0보다 작아지면서 자성막 구조체(30)의 저항은 급격히 증가하여 최저 저항보다 6배 이상 커진다는 것을 알 수 있다.
한편, 자성막 구조체(30)에 바이어스 전압을 인가하는 방식에는 두 가지가 있을 수 있다.
첫째 방식에서는 도 10에 도시한 바와 같이 제1 강자성막(46)에서 하부 자성막(42)으로 전류가 흐르도록(실제 전자는 하부 자성막(42)에서 제1 강자성막(46)으로 흐름) 자성막 구조체(30)에 바이어스 전압을 인가한다.
둘째 방식은 도 11에서 알 수 있듯이, 상기 첫째 방식과 반대이다.
도 12 및 도 13은 자성막 구조체(30)의 전류-전압 특성을 보여준다.
도 12는 상기 첫째 방식에 따라 자성막 구조체(30)에 바이어스 전압을 인가하였을 때의 전류-전압 특성을 보여주고, 도 13은 상기 둘째 방식에 따라 자성막 구조체(30)에 바이어스 전압을 인가하였을 때의 전류-전압 특성을 보여준다.
도 12에서 제1 그래프(G11)는 자성막 구조체(30)의 하부 자성막(42)과 제1 강자성막(46)의 자화 방향이 동일할 때 측정된 전류-전압 특성을 나타낸다. 그리고 제2 그래프(G22)는 하부 자성막(42)과 제1 강자성막(46)의 자화 방향이 반대일 때 측정된 전류-전압 특성을 나타낸다.
도 12의 제1 및 제2 그래프(G11, G22)를 참조하면, 하부 자성막(42)과 제1 강자성막(46)의 자화 방향이 동일한 경우(이하, 제1 경우), 바이어스 전압이 0mV일 때, 전류도 0이 된다. 그러나 하부 자성막(42)과 제1 강자성막(46)의 자화 방향이 반대인 경우(이하, 제2 경우), 바이어스 전압이 0mV일 때, 전류는 0이 되지 않는다. 상기 제2 경우에서 전류는 바이어스 전압이 -0.50mV정도일 때, 0이 된다. 곧, 상기 제2 경우에서 전류가 0이 되는 바이어스 전압은 좌측으로 -0.050mV 정도 쉬프트 된다.
자성막 구조체(30)의 물질적 특성은 자성막 구조체(30)를 구성하는 물질이나 자성막 구조체(30)의 사이즈나 자성막 구조체(30)의 온도에 따라 달라질 수 있다. 그러므로 상기 제2 경우에 나타나는 바이어스 전압의 쉬프트 정도 역시 하부 자성막(42) 및/또는 제1 강자성막(46)을 구성하는 물질에 따라 달라질 수 있고, 상기 막들(42, 46)의 사이즈 및/또는 온도에 따라 달라질 수 있다. 이러한 사실은 전류가 0이 되는 바이어스 전압이 우측으로 쉬프트 되는 경우를 보여주는 도 13에도 그대로 적용된다.
도 13에서 제1 그래프(G31)는 상기 제1 경우의 전류-전압 특성을 보여주는 것으로 도 12의 제1 그래프(G11)와 동일함을 알 수 있다. 도 13의 제2 그래프(G32) 는 상기 제2 경우에서의 전류-전압 특성을 보여준다.
도 13의 제2 그래프(G32)를 참조하면, 자성막 구조체(30)가 상기 제2 경우에 있고, 이러한 자성막 구조체(30)에 도 10에 도시한 바와 같은 방식으로 바이어스 전압이 인가되었을 때, 전류는 0mV가 아니라 이 보다 큰 바이어스 전압, 예를 들면 0.050mV(50㎶)에서 0이 된다. 곧, 전류가 0이 되는 바이어스 전압은 우측으로 쉬프트 된다.
결과적으로 자성막 구조체(30)가 상기 제2 경우일 때는 바이어스 전압을 어느 방식으로 인가하던, 전류가 0이 되는 바이어스 전압이 쉬프트되는 방향만 다를 뿐, 바이어스 전압의 쉬프트 현상은 나타난다.
자성막 구조체(30)가 상기 제2 경우일 때, 전류가 0이 되는 바이어스 전압의 쉬프트 현상이 나타나는 것은 자성막 구조체(30)의 하부 자성막(42)과 제1 강자성막(46)사이에 전기화학 포텐셜에 기인한 전위차에 존재하기 때문이다. 곧, 하부 자성막(42)과 제1 강자성막(46)사이에 상기 전위차가 존재하는 경우, 자성막 구조체(30)에 0mV의 바이어스 전압을 인가하더라도 자성막 구조체(30)의 전류는 0이 되지 않고, 상기 자성막 구조체(30)로부터 상기 전위차에 근거한 전류가 측정된다.
그러나 크기가 상기 전위차에 해당하는 바이어스 전압(이하, 쉬프트 전압)이 자성막 구조체(30)에 인가되면서 상기 전위차를 형성하는 하부 자성막(42)의 계면 및 제1 강자성막(46)의 계면에 존재하는 전하들이 사라져서 하부 자성막(42)과 제1 강자성막(46)사이에 전위차가 존재하지 않는다. 곧 상기 쉬프트 전압과 상기 전위차가 서로 상쇄되므로, 상기 쉬프트 전압에서 자성막 구조체(30)로부터 측정되는 전류는 0이 된다.
이와 같이 상기 쉬프트 전압에서 하부 자성막(42)과 제1 강자성막(46)사이의 전위차는 제거되어 자성막 구조체(30)의 전류는 0이 되므로, 상기 쉬프트 전압은 바로 오프 셋 전압이 된다.
자성막 구조체(30)의 오프 셋 전압은 자성막 구조체(30)가 상기 제1 경우에 있을 때, 전류가 0이 되는 바이어스 전압과 자성막 구조체(30)가 상기 제2 경우에 있을 때, 전류가 0이 되는 바이어스 전압, 곧 상기 쉬프트 전압의 차로 정의 되지만, 도 12 및 도 13에서 볼 수 있듯이, 자성막 구조체(30)가 상기 제1 경우에 있을 때, 전류가 0이 되는 바이어스 전압은 0mV에 매우 근접하므로, 0mV로 간주할 수 있다. 이에 따라 상기 쉬프트 전압을 자성막 구조체(30)의 오프 셋 전압으로 간주할 수 있다.
자성막 구조체(30)의 하부 자성막(42)과 제1 강자성막(46)사이에 존재하는 전위차는 하부 자성막(42)과 제1 강자성막(46)사이의 전기화학 포텐셜 차에 기인하는 바, 상기 오프 셋 전압의 측정은 바로 하부 자성막(42)과 제1 강자성막(46)사이의 상기 전기화학 포텐셜 차를 직접 측정한 것과 같다.
상기 오프 셋 전압에서 전류는 0이 되므로, 전류, 전압 및 저항 관계식(R= V/I)에서 저항은 무한대가 된다. 이에 따라 자성막 구조체(30)가 상기 제2 경우일 때, 바이어스 전압이 상기 오프 셋 전압에 가까워지면서 자성막 구조체(30)의 저항 변화 및 자기 저항 변화에 각각 특이성이 나타난다(도 3 참조).
자성막 구조체(30)의 오프 셋 전압은 자성막 구조체(30)의 사이즈와 무관하 지 않다.
구체적으로, 자성막 구조체(30)의 사이즈가 증가할수록 오프 셋 전압은 작아지고, 사이즈가 어느 값 이상이 되면, 자성막 구조체(30)의 전류-전압 특성 그래프에 전압 쉬프트 현상이 나타나지 않는다. 전압 쉬프트 현상이 나타나지 않는다는 것은 바로 오프 셋 전압이 0이라는 것을 의미한다.
이와 같은 사실은 도 14 내지 도 17에서 확인할 수 있다.
도 14 내지 도 17은 자성막 구조체(30)의 하부 자성막(42)이 제2 조건(20mTorr, 600℃)에서 형성된 것이고, 자성막 구조체(30)의 사이즈가 10㎛×10㎛일 때(도 14), 30㎛×30㎛일 때(도 15), 50㎛×50㎛일 때(도 16) 및 100㎛×100㎛일 때(도 17) 각각 측정된 결과들을 보여준다.
도 14 내지 도 17에서 참조도형 □는 자성막 구조체(30)가 상기 제1 경우에 있을 때 측정된 전류-전압 특성을 나타내고, 참조도형 ○는 자성막 구조체(30)가 상기 제2 경우에 있을 때 측정된 전류-전압 특성을 나타낸다.
도 14 및 도 15를 참조하면, 자성막 구조체(30)의 사이즈가 10㎛×10㎛일 때와 30㎛×30㎛일 때, 오프 셋 전압은 27㎶ 정도인 것을 알 수 있다. 그러나 상기 사이즈가 50㎛×50㎛가 되면서 상기 오프 셋 전압은 도 16에서 볼 수 있듯이 14㎶ 정도로 작아진다. 그리고 상기 사이즈가 100㎛×100㎛가 되면, 도 17에서 볼 수 있듯이, 오프 셋 전압은 0㎶가 된다.
한편, 도 1의 자성막 구조체(30)에 저항체(resistor)가 연결될 수 있는데, 이때의 자성막 구조체(30)의 전류-전압 특성은 도 18에 도시하였다.
도 18을 참조하면, 자성막 구조체(30)에 저항체가 연결된 경우에도 상기 저항체가 없을 때보다는 작지만, 오프 셋 전압이 나타남을 알 수 있다.
다음에는 상기 오프 셋 전압의 온도 의존성에 대해 설명한다.
이론적으로 도 1에 도시한 자성막 구조체(30)의 오프 셋 전압과 온도사이에 다음 수학식 1이 성립한다.
Vd = (8.4×10-5)η2(Ie/A)C1/2(1/T1/4)
수학식 1에서 Ie는 전자 전류이고, η, A 및 C는 각각 스핀편향전류, 단면적 및 전류도이다.
수학식 1로부터 오프 셋 전압(Vd)은 절대온도(T)의 1/4승에 비례함을 알 수 있다.
본 발명자는 자성막 구조체(30)의 온도 의존성이 실제 수학식 1을 만족하는지를 검증하기 위하여 자성막 구조체(30)에 대한 오프 셋 전압을 포논 산란(phonon scattering)이 지배적인 50K~300K에서 측정하였고, 측정 결과는 도 19에 도시하였다.
도 19를 참조하면, 온도(T)의 범위가 50K~300K일 때, 오프 셋 전압은 T-1/4에 비례함을 알 수 있다. 그러나 잔류 저항 효과가 지배적인 5K에서는 그렇지 않았다.
도 19의 결과를 통해서 자성막 구조체(30)의 온도(T)가 적어도 50K~300K 범위내에 있을 때, 오프 셋 전압의 온도 의존성에 대한 이론과 실험은 정확히 일치함 을 알 수 있다.
상술한 물리적 특성을 갖는 도 1의 자성막 구조체(30)에서 하프 메탈 강자성막(42)과 상부 자성막(45)의 위치는 바뀔 수 있다. 예컨대, 도 20에 도시한 바와 같이, 하프 메탈 강자성막(42)이 터널링막(44) 상에 존재하고, 상부 자성막(45)이 터널링막(44) 아래에 존재할 수 있다. 이때, 상부 자성막(45)의 제1 강자성막(46)이 터널링막(44)과 접촉되고, 제2 강자성막(48)은 제1 강자성막(46) 밑에 위치한다.
다음에는 도 1의 자성막 구조체(30)의 제조 방법에 대해 설명한다.
도 21을 참조하면, 기판(36), 예를 들면 실리콘 기판 상에 얇은 두께의 절연막(38)을 형성한다. 절연막(38)은 산화막 또는 비산화막으로 형성할 수 있다. 기판(36)이 실리콘 기판일 때, 절연막(38)은 실리콘 산화막으로 형성하는 것이 바람직하나, 필요하다면 다른 산화막으로 형성할 수도 있다. 상기 실리콘 산화막은 열 성장법으로 성장시켜 형성한다. 절연막(38) 상에 씨드층(40)을 형성한다. 씨드층(40)은 하부 자성막(42)의 성장을 돕고, 균일한 두께의 터널링막(44)을 형성하기 위해 하프 메탈 강자성막(42)의 표면을 보다 매끄럽게 형성하기 위한 것이다.
하부 자성막(42)은 소정의 화합물 강자성막, 예를 들면 하프 메탈 강자성막(HMF)으로 형성하는 것이 바람직하다. 본 제조 방법의 설명에서는 하부 자성막(42)을 하프 메탈 강자성막(42)으로 기술한다.
도 1의 자성막 구조체(30)가 자기램(MRAM)의 자기터널접합(Magnetic Tunnel Junction)층으로 사용되는 경우, 하프 메탈 강자성막(42)은 외부 자기장에 의해 자 화 방향, 곧 스핀 분극이 바뀌는 자유층(free layer)으로 사용된다.
계속해서, 씨드층(40)은 스퍼터링 방법으로 형성하는 것이 바람직하나, 다른 적층 방법으로 형성할 수 있다. 씨드층(40)은 제1 및 제2 씨드층(40a, 40b)을 순차적으로 적층하여 형성할 수 있다. 씨드층(40)은 자성층, 비자성층 또는 자성층과 비자성층이 결합된 층으로 형성할 수 있다. 씨드층(40)을 비자성층으로 형성하는 경우, 제1 및 제2 씨드층(40a, 40b)은 각각 예를 들면 탄타륨층(Ta) 및 루테늄층(Ru)으로 형성할 수 있다. 이 경우, 제1 씨드층(40a)은, 예컨대 42nm의 두께로 형성할 수 있고, 제2 씨드층(40b)은, 예컨대 9.5nm의 두께로 형성할 수 있다. 제1 및 제2 씨드층(40a, 40b)을 다른 물질층으로 형성하는 경우, 제1 및 제2 씨드층(40a, 40b)의 두께는 상기한 두께와 다를 수 있다.
이와 같이 씨드층(40)을 형성한 다음, 씨드층(40) 상에 하프 메탈 강자성막(42)을 적층한다. 하프 메탈 강자성막(42)은 하부 자성막이다. 하프 메탈 강자성막(42)은, 예를 들면 Co2MnSi막으로 형성할 수 있다. Co2MnSi은 허슬러 합금(Heusler alloy)인데, 밴드 구조 계산을 통해서 하프 메탈 강자성막인 것으로 드러났다. 하프 메탈 강자성막(42)이 Co2MnSi막인 경우, 하프 메탈 강자성막(42)은 소정의 두께, 예를 들면 47nm로 형성할 수 있다. 하프 메탈 강자성막(42)이 Co2MnSi막이 아닌 다른 물질막인 경우, 하프 메탈 강자성막(42)의 두께는 다를 수 있다. 우수한 결정성을 갖는 하프 메탈 강자성막(42)을 형성하기 위해, 하프 메탈 강자성막(42)을 형성할 때, 기판(36)은 소정이 온도 이상, 예를 들면 500℃이상, 바람직하게는 500℃∼600℃에서 형성할 수 있다. 하프 메탈 강자성막(42)은 낮은 압력, 예를 들 면 5×10-8torr하에서 형성하는 것이 바람직하다. 하프 메탈 강자성막(42)은 증착 동안 상술한 온도 및 압력 조건을 유지할 수 있는 증착설비, 예를 들면 스퍼터링 설비에서 형성할 수 있다.
한편, 씨드층(40)과 하프 메탈 강자성막(42)을 모두 스퍼터링 방법으로 형성하는 경우, 씨드층(40)과 하프 메탈 강자성막(42)은 동일 스퍼터링 설비에서 인-시츄(in-situ)로 형성할 수 있다.
또한, 하프 메탈 강자성막(42)의 형성할 때, 이에 관련된 변수들, 예를 들면 RF 파워나 압력을 조절하여 하프 메탈 강자성막(42)의 표면 거칠기(surface roughness)를 낮출 수 있다. 이렇게 함으로써, 하프 메탈 강자성막(42) 상에 균일한 두께의 터널링막(44)을 형성할 수 있다.
상기한 바와 같이 하프 메탈 강자성막(42)을 형성한 다음, 그 위에 터널링막(44)을 형성한다. 터널링막(44)은 산화막, 예를 들면 알루미나(Al2O3)와 같은 알루미늄 산화막으로 형성할 수도 있고, 비 산화막으로 형성할 수도 있다. 터널링막(44)을 알루미늄 산화막으로 형성하는 경우, 터널링막(44)은 1.5nm 정도의 두께로 형성할 수 있다. 그러나 터널링막(44)을 알루미늄 산화막외의 다른 산화막 또는 비산화막으로 형성하는 경우, 터널링막(44)을 상기와 다른 두께로 형성할 수 있다.
또한, 터널링막(44)을 알루미늄 산화막으로 형성하는 경우, 터널링막(44)은 씨드층(40)과 하프 메탈 강자성막(42)과 마찬가지로 스퍼터링 설비를 이용하여 형성할 수 있다.
구체적으로, 상기 스퍼터링 설비에서 상기한 바와 같이 하프 메탈 강자성막(42)을 형성한 다음, 상기 스퍼터링 설비를 상온(room temperature)까지 식힌다. 이후, 식혀진 상기 스퍼터링 설비에서 하프 메탈 강자성막(42) 상에 알루미늄막(Al)을 소정의 두께로 증착한다. 이어서 상기 증착된 알루미늄막을 플라즈마 산화 공정을 이용하여 산화함으로써 하프 메탈 강자성막(42) 상에 알루미늄 산화막이 형성된다. 상기 플라즈마 산화 공정은 상기 스퍼터링 설비에서 실시하는 것이 바람직하나, 다른 설비를 이용해도 무방하다. 상기 플라즈마 산화 공정을 상기 스퍼터링 설비에서 실시하는 경우, 상기 스퍼터링 설비 내부는 상기 산화 공정이 완료될 때까지 순수 산소 분위기와 150밀리토러(mTorr)의 압력을 유지한다.
이와 같이 터널링막(44)을 형성한 후, 터널링막(44) 상에 상부 자성막(45)을 형성한다. 상부 자성막(45)은 상기한 스퍼터링 설비를 이용하여 형성할 수 있으나, 다른 증착 설비를 이용할 수 있다. 상부 자성막(45)은 제1 및 제2 강자성막(46, 48)을 순차적으로 적층하여 형성한다. 제1 강자성막(46)은 제2 강자성막(48)에 의해 자화 방향이 주어진 방향으로 고정된(pinned) 강자성막이다. 제1 강자성막(46)은 코발트 철(CoFe)막으로 형성할 수 있으나, 다른 강자성 물질막으로 형성할 수도 있다. 제1 강자성막(46)은 사용되는 물질에 따라 그 두께가 다를 수 있다. 예컨대, 제1 강자성막(46)을 코발트 철막으로 형성하는 경우, 제1 강자성막(46)은 7.5nm의 두께로 형성할 수 있으나, 다른 물질막으로 형성하는 경우, 이 보다 얇거나 두껍게 형성할 수 있다. 제2 강자성막(48)은 제1 강자성막(46)의 자화 방향을 고정시키는 피닝막이다. 제2 강자성막(48)은 단일막 또는 복수막으로 형성할 수 있다. 제2 강 자성막(48)을 단일막으로 형성하는 경우, 제2 강자성막(48) 반강자성막(AFM)을 이용하여 소정 두께로 형성할 수 있는데, 예를 들면 이리듐 망간(IrMn)막을 이용하여 15.5nm의 두께로 형성할 수 있다. 제2 강자성막(48)을 복수막으로 형성하는 경우, 제2 강자성막(48)은 도전막과 상기 도전막 상하부에 구비된 자성막을 포함하는 SAF막으로 형성할 수 있다. 제1 강자성막(46)의 자화 방향은 교환 바이어스 효과(exchange bias effect) 또는 SAF막을 통한 층간 커플링에 의해 고정된다.
상술한 바와 같이, 상부 자성막(45)을 형성한 다음, 상부 자성막(45)의 산화, 특히 제2 강자성막(48)의 산화를 방지하기 위해, 상부 자성막(45) 상에 캡핑층(49)를 형성한다. 캡핑층(49)은 상온으로 유지되는 상기 스퍼터링 설비에서 형성하는 것이 바람직하나, 다른 증착설비에서 형성할 수 있다. 캡핑층(49)을 상기 스퍼터링 설비에서 형성하는 경우, 캡핑층(49)은 상부 자성막(45)을 형성한 다음, 인-시츄로 형성할 수 있다. 캡핑층(49)은, 예를 들면 루테늄(Ru)층을 이용하여 60nm의 두께로 형성할 수 있으나, 사용되는 물질이 다른 경우, 두께도 다를 수 있다.
계속해서, 캡핑층(49) 상에 캡핑층(49)의 소정 영역을 한정하는 감광막 패턴(M1)을 형성한다. 캡핑층(49)의 감광막 패턴(M1)에 의해 한정된 영역의 사이즈는 10㎛×10㎛정도가 바람직하나, 상술한 오프 셋 전압이 관측될 수 있는 사이즈까지 확장될 수 있다. 예컨대, 상기 한정된 영역의 사이즈는 30㎛×30㎛ 또는 50㎛×50㎛이상으로 확장될 수 있다. 또한, 상기 오프 셋 전압이 관측될 수 있다면, 상기 한정된 영역의 사이즈는 반드시 정방형일 필요는 없다. 따라서 상기 한정된 영역의 사이즈의 가로 세로 길이는 다를 수 있다.
다음, 감광막 패턴(M1)을 식각 마스크로 사용하여 감광막 패턴(M1) 둘레의 캡핑층(49)을 식각한다. 이 식각은 기판(36)이 노출될 때까지 실시한다. 상기 식각 후, 감광막 패턴(M1)을 제거한다. 이렇게 해서 도 22에 도시한 바와 같이 기판(36) 상에 도 1의 자성막 구조체(30)가 형성된다.
도 23은 상술한 제조 방법으로 형성된 자성막 구조체(30)의 단면을 보여주는 투과 전자 현미경 사진이다.
도 23을 참조하면, 터널링막(44)이 균일한 두께로 형성된 것을 볼 수 있다.
다음에는 다음에는 도 1의 자성막 구조체(30)를 포함하는 반도체 장치, 특히 반도체 메모리 장치에 대해 설명한다.
도 24는 도 1의 자성막 구조체(30)가 MTJ층으로 사용된 본 발명의 실시예에 의한 자기램(MRAM)(이하, 본 발명의 자기램)을 보여준다.
도 24를 참조하면, 본 발명의 자기램은 반도체 기판(70)에 도전성 불순물이 도핑된 제1 및 제2 불순물 영역(72, 74)이 형성되어 있다. 제1 및 제2 불순물 영역(72, 74)사이의 반도체 기판(70)에 채널영역(75)이 형성되어 있다. 제1 불순물 영역(72)은 소오스 영역 또는 드레인 영역이 될 수 있다. 제2 불순물 영역(74) 또한 마찬가지이다. 제1 및 제2 불순물 영역(72, 74)사이의 채널영역(75) 상에 게이트 적층물(76)이 형성되어 있다. 게이트 적층물(76)은 게이트 절연막(미도시)와 게이트 전극(미도시)을 포함하고, 게이트 스페이서(미도시)를 포함할 수 있다. 반도체 기판(70), 제1 및 제2 불순물 영역(72, 74), 채널영역(75) 및 게이트 적층물(76)은 전계 효과 트랜지스터(FET)를 구성한다. 반도체 기판(70)에 제1 및 제2 불순물 영 역(72, 74)을 비롯해서 게이트 적층물(76)을 덮는 층간 절연층(78)이 형성되어 있다. 층간 절연층(78)에 제1 불순물 영역(72)이 노출되는 콘택홀(80)이 형성되어 있다. 콘택홀(80)은 도전성 플러그(82)로 채워져 있다. 도전성 플러그(82)와 제1 불순물 영역(72)은 접촉 저항을 낮추기 위한 오믹 접촉된 것이 바람직하다. 층간 절연층(78) 상에 도전성 플러그(82)에 연결된 패드 도전층(84)이 존재한다. 패드 도전층(84)은 게이트 적층물(76) 위쪽으로 확장되어 있다. 패드 도전층(84)과 게이트 적층물(76)사이의 층간 절연층(78)에 디지트 라인(digit line)(77)이 내재되어 있다. 디지트 라인(77)은 후술되는 MTJ층(86)에 데이터를 기록하기 위한 자기장을 발생시키는데 사용된다. 패드 도전층(84) 상에 MTJ층(86)이 존재한다. MTJ층(86)은 디지트 라인(77) 위쪽에 구비된 것이 바람직하다. 또한, MTJ층(86)은 도 1의 자성막 구조체(30)인 것이 바람직하다. 층간 절연층(78) 상에 패드 도전층(84)과 MTJ층(86)을 덮는 층간 절연층(88)이 형성되어 있다. 층간 절연층(88)에 MTJ층(86)이 노출되는 비어홀(90)이 형성되어 있다. 비어홀(90)은 도전성 플러그(91)로 채워져 있다. 층간 절연층(88) 상에 도전성 플러그(91)에 연결되는 비트라인(92)이 형성되어 있다. 비트라인(92)은 디지트 라인(77)과 함께 MTJ층(86)에 데이터를 기록하는데 사용된다. 곧, 비트라인(92)과 디지트 라인(77)에 흐르는 전류의 방향을 조절함으로써, MTJ층(86)의 하프 메탈 강자성막(도 1의 42 참조)의 자화 방향을 조절할 수 있다.
상술한 본 발명의 자기램은 통상의 자기램 제조 공정으로 형성할 수 있다. 다만, MTJ층(86)은 상술한 자성막 구조체(30) 제조 방법으로 형성하는 것이 바람직 하다.
다음에는 도 24에 도시한 본 발명의 자기램의 동작 방법에 대해 설명한다. 이때, 본 발명의 자기램의 MTJ층(86)은 도 20에 도시한 바와 같이 하프 메탈 강자성막(42)이 터널링막(44) 위에 구비된 것으로 간주한다.
<쓰기>
도 24를 참조하면, 디지트 라인(77)과 비트라인(92)에 주어진 방향으로 전류를 공급한다. 이때, 디지트 라인(77)과 비트라인(92)에서 자기장이 발생되고, 이러한 자기장(이하, 외부 자기장)에 의해 MTJ층(86)의 자유층인 하프 메탈 강자성막(42)의 전자들의 스핀 분극이 상기 외부 자기장 방향으로 정렬되고, 이러한 결과로 외부적으로는 하프 메탈 강자성막(42)이 상기 자기장 방향으로 자화된 것으로 나타난다.
도 25는 상기 외부 자기장의 방향이 제1 강자성막(46)의 자화 방향과 동일한 방향인 경우를 보여주고, 도 26은 반대인 경우를 보여준다.
도 25에 도시한 바와 같이 상기 외부 자기장에 의해 하프 메탈 강자성막(42)의 자화 방향이 제1 강자성막(46)의 자화 방향과 동일하게 된 경우, 본 발명의 자기램에 데이터 "0"이 기록된 것으로 할 수 있다.
또한, 도 26에 도시한 바와 같이 상기 외부 자기장에 의해 하프 메탈 강자성막(42)의 자화 방향이 제1 강자성막(46)의 자화 방향과 반대 방향으로 된 경우, 본 발명의 자기램에 데이터 "1"이 기록된 것으로 할 수 있다. 데이터 "0"과 "1"은 반대일 수 있다.
본 발명의 자기램에 데이터 "1"인 기록된 경우, 도 1의 자성막 구조체(30)의 설명에서 기술한 바와 같은 이유로 터널링막(44)과 접하는 제1 강자성막(46)의 계면에 양전하(+)가 모이고, 터널링막(44)과 접하는 하프 메탈 강자성막(42)의 계면에 음전하(-)가 모인다. 이러한 결과로, 본 발명의 자기램에 데이터 "1"이 기록된 경우, 하프 메탈 강자성막(42)과 제1 강자성막(46)사이에 전위차가 형성된다.
<읽기>
도 25에 도시한 바와 같은 상태로 본 발명의 자기램에 데이터 "0"이 기록된 경우는 트랜지스터를 턴 온(turn on) 상태로 하고, MTJ층(86)의 저항을 측정하여 MTJ층(86)에 기록된 데이터가 "0"인 것을 읽을 수 있다.
도 26에 도시한 바와 같은 상태로 본 발명의 자기램에 데이터 "1"이 기록된 경우는 다음 세 가지 방법으로 MTJ층(86)에 기록된 데이터 "1"을 읽을 수 있다.
첫째, MTJ층(86)의 저항을 측정하는 방법.
둘째, 쉬프트 전압, 곧 오프 셋 전압을 측정하는 방법
셋째, 하프 메탈 강자성막(42)과 제1 강자성막(46)사이의 전위차에 기인한 전류를 측정하는 방법.
상기 셋째 방법으로 데이터 "1"을 읽는 경우는 상기 외부 자기장을 이용하여 하프 메탈 강자성막(42)의 자화 방향을 제1 강자성막(46)과 동일한 방향으로 반전시키는 경우이다. 하프 메탈 강자성막(42)의 자화 방향이 제1 강자성막(46)과 동일한 방향으로 반전되는 경우, 터널링막(44)과 접하는 하프 메탈 강자성막(42) 및 제1 강자성막(46)의 계면에 모여 있던 전하들이 스위칭 소자인 트랜지스터를 통해서 흐르게 되므로, 상기 트랜지스터의 제2 불순물 영역(74)에 연결된 센서 앰프에 의해 전류가 센싱된다.
다만, 상기 셋째 방법으로 데이터 "1"을 읽은 후에는 터널링막(44)과 접하는 하프 메탈 강자성막(42) 및 제1 강자성막(46)의 계면에서 전하들이 모두 사라지므로, 원래의 데이터 "1"을 유지하기 위해, 데이터 "1"을 읽은 후에는 하프 메탈 강자성막(42)의 자화 방향을 제1 강자성막(46)의 자화 방향과 반대 방향이 되도록 반전시킨다. 이것은 상기 외부 자기장의 방향을 반전시킴으로써 가능하다.
<소거>
도 24에서 스위칭 소자인 트랜지스터를 오프 시킨 다음, 하프 메탈 강자성막(42)과 제1 강자성막(46)의 자화 방향을 동일하게 한다. 곧, 하프 메탈 강자성막(42)의 자화 방향을 반전시켜 제1 강자성막(46)의 자화 방향과 동일하게 한다. 하프 메탈 강자성막(42)의 자화 방향은 비트 라인(92) 및 디지트 라인(77)으로부터 발생되는 자기장으로 반전시킬 수 있다.
도 1에 도시한 자성막 구조체(30)는 다른 반도체 장치에 적용할 수도 있다.
도 27은 도 1의 자성막 구조체(30)가 자기 헤드(100)의 자기 센서(110)로 사용된 경우를 보여준다.
도 27에서 참조번호 120은 자성 기록체를 나타내고, 참조부호 D1 내지 D5는 자성 기록체(120)의 도메인들(domains)을 나타낸다.
도 27을 참조하면, 자성 기록체(120)에 기록된 데이터를 읽기 위해 헤드(100)의 자기센서(110)가 자성 기록체(120)에 근접하는 경우, 자기센서(110)의 하 프 메탈 강자성막(110a)의 자화 방향은 자성 기록체(120)의 제1 내지 제5 도메인(D1,..D5)의 자화 방향에 영향을 받는다. 예컨대, 자기센서(110)의 하프 메탈 강자성막(110a) 초기 자화 방향과 피닝막(110c)의 자화 방향이 도면상에서 왼쪽이고, 제1 내지 제5 도메인(D1...D5)의 자화 방향이 각각 오른쪽, 오른쪽, 왼쪽, 오른쪽 및 왼쪽인 상태에서 자기센서(110)가 제1 도메인(D1)에서 제5 도메인(D5)쪽으로 이동하는 경우, 하프 메탈 강자성막(110a)의 자화 방향은 제1 도메인(D1) 위에서 반전되어 오른쪽이 된다. 이에 따라 자기센서(110)의 저항이 증가하게 된다. 제2 도메인(D2) 위에서 하프 메탈 강자성막(110a)의 자화 방향은 오른쪽 그대로 유지되고, 제3 도메인(D3) 위에서 다시 하프 메탈 강자성막(110a)의 자화 방향은 왼쪽으로 다시 반전된다. 따라서 하프 메탈 강자성막(110a)이 제3 도메인(D3) 위에 위치할 때, 자기센서(110)의 저항은 낮아진다. 자기센서(110)가 제4 도메인(D4) 위에 올 때, 하프 메탈 강자성막(110a)의 자화 방향은 다시 오른쪽으로 반전되어 자기센서(110)의 저항은 다시 증가하게 된다. 자기센서(110)가 제4 도메인(D4)을 지나 제5 도메인(D5) 위에 올 때, 하프 메탈 강자성막(110a)의 자화 방향은 다시 좌측으로 반전되므로, 자기센서(110)의 저항은 낮아진다.
이와 같이 자성 기록체(120)의 각 도메인의 자화 방향에 따라 자기센서(110)의 저항은 달라지므로, 이를 이용하여 자성 기록체(120)의 각 도메인의 자화 상태, 곧 자성 기록체(120)의 각 도메인에 기록된 데이터를 읽을 수 있다.
상기한 설명에서 많은 사항이 구체적으로 기재되어 있으나, 그들은 발명의 범위를 한정하는 것이라기보다, 바람직한 실시예의 예시로서 해석되어야 한다. 예 들 들어 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면, 도 1 또는 도 20에 도시한 자성막 구조체(30)을 논리소자, 예를 들면 인버터 등에 응용할 수 있을 것이다. 또한, 실리콘(Si)외의 다른 반도체 성분, 예를 들면 게르마늄(Ge)을 포함하는 하프 메탈 강자성막을 사용할 수 있을 것이고, 코발트 대신에 구리 등을 포함하는 하프 메탈 강자성막도 사용할 수 있을 것이다. 때문에 본 발명의 범위는 설명된 실시예에 의하여 정하여 질 것이 아니고 특허 청구범위에 기재된 기술적 사상에 의해 정하여져야 한다.
상술한 바와 같이, 본 발명의 자성막 구조체는 외부 자기장에 의해 자화 방향이 바뀌는 하프 메탈 강자성막의 자화 방향과 자화 방향이 주어진 방향으로 핀드된 강자성막의 자화 방향이 반대일 때, 상기 두 강자성막의 전기화학 포텐셜 차에 기인한 전하가 상기 두 강자성막의 마주하는 면에 발생된다. 이에 따라 상기 두 강자성막사이에 전위차가 형성되고, 이러한 전위차에 의해 자성막 구조체의 전류-전압 특성 곡선이 주어진 값 만큼 쉬프트된다. 곧, 전류-전압 특성 곡선에서 오프 셋 전압이 관측된다. 그리고 상기 오프 셋 전압 부근에서 상기 자성막 구조체의 자기저항비는 급격히 증가한다.
따라서 본 발명의 자성막 구조체를 이용하면, 낮은 전압에서 높은 자기 저항비를 얻을 수 있다. 그러므로 본 발명의 자성막 구조체를 반도체 메모리 장치, 예컨대 자기 램에 이용할 경우, 전력 소모를 줄일 수 있음은 물론, 높은 자기 저항비로 인해 데이터를 명확하게 그리고 정확하게 읽을 수 있다. 또한, 본 발명의 자성 막 구조체는 사이즈가 작을 수록 효과가 우수하므로, 본 발명의 자성막 구조체가 적용된 반도체 장치, 예컨대 논리소자의 경우, 집적도는 높이면서 전력소모는 줄일 수 있다. 또한, 자성막 구조체는 자체에 전위차가 존재하고, 이러한 전위차는 외부 자기장에 의해 하프 메탈 강자성막의 자화 방향을 자화 방향이 고정된 강자성막의 자화 방향과 반대 방향으로 바꾸어줌으로써 항상 형성될 수 있다. 그러므로 본 발명의 자성막 구조체를 집적하여 충전용 배터리로 사용할 수도 있을 것이다.

Claims (26)

  1. 하부 자성막;
    상기 하부 자성막 상에 형성된 터널링막; 및
    상기 터널링막 상에 형성된 상부 자성막을 구비하되,
    상기 하부 및 상부 자성막은 자화 방향이 서로 반대일 때, 상호간에 전기 화학적 전위차가 형성되는 강자성막인 것을 특징으로 하는 다용도 자성막 구조체.
  2. 제 1 항에 있어서, 상기 상부 자성막은 상기 터널링막 상에 순차적으로 적층된 제1 및 제2 강자성막인 것을 특징으로 하는 다용도 자성막 구조체.
  3. 제 1 항에 있어서, 상기 상부 자성막은 자기장에 의해 완전히 스핀 분극되는 하프 메탈 강자성막인 것을 특징으로 하는 다용도 자성막 구조체.
  4. 제 1 항에 있어서, 상기 상부 자성막 상에 캡핑층이 더 구비된 것을 특징으로 하는 다용도 자성막 구조체.
  5. 제 2 항에 있어서, 상기 제1 강자성막의 자화 방향은 상기 제2 강자성막에 의해 주어진 방향으로 고정된 것을 특징으로 하는 다용도 자성막 구조체.
  6. 제 1 항에 있어서, 상기 하부 자성막은 상기 터널링막과 접촉되는 제1 강자성막과 상기 제1 강자성막 아래에 형성된 제2 강자성막을 포함하는 것을 특징으로 하는 다용도 자성막 구조체.
  7. 제 1 항에 있어서, 상기 하부 자성막은 자기장에 의해 완전히 스핀 분극되는 하프 메탈 강자성막인 것을 특징으로 하는 다용도 자성막 구조체.
  8. 제 1 항에 있어서, 상기 하부 자성막 아래에 씨드층이 더 구비된 것을 특징으로 하는 다용도 자성막 구조체.
  9. 제 1 항에 있어서, 상기 자성막 구조체의 사이즈는 1002㎛2보다 작은 것을 특징으로 하는 다용도 자성막 구조체.
  10. 기판 상에 산화막을 형성하는 제1 단계;
    상기 산화막 상에 하부 자성막을 형성하는 제2 단계;
    상기 하부 자성막 상에 터널링막을 형성하는 제3 단계;
    상기 터널링막 상에 스핀 분극률이 상기 하부 자성막과 다른 상부 자성막을 형성하는 제4 단계;
    상기 상부 자성막 상에 캡핑층을 형성하는 제5 단계; 및
    상기 캡핑층, 상부 자성막, 터널링막 및 하부 자성막을 주어진 사이즈로 순차적으로 패터닝하는 제6 단계를 포함하는 것을 특징으로 하는 다용도 자성막 구조체의 제조 방법.
  11. 제 10 항에 있어서, 상기 하부 자성막을 형성하기 전에 상기 산화막 상에 씨드층을 더 형성하는 것을 특징으로 하는 다용도 자성막 구조체 제조 방법.
  12. 제 10 항에 있어서, 상기 제2 단계는,
    상기 산화막이 형성된 상기 기판의 온도를 적어도 500℃로 유지하면서 상기 산화막 상에 스핀 분극률이 상기 상부 자성막보다 높은 강자성막을 적층하는 단계를 포함하는 것을 특징으로 하는 다용도 자성막 구조체 제조 방법.
  13. 제 10 항에 있어서, 상기 하부 자성막은 스핀 분극률이 상기 상부 자성막보다 낮은 강자성막으로 형성하는 것을 특징으로 하는 다용도 자성막 구조체 제조 방 법.
  14. 제 13 항에 있어서, 상기 하부 자성막은 두 개의 강자성막을 순차적으로 적층하여 형성하는 것을 특징으로 하는 다용도 자성막 구조체 제조 방법.
  15. 제 12 항에 있어서, 상기 상부 자성막은 두 개의 강자성막을 순차적으로 적층하여 형성하는 것을 특징으로 하는 다용도 자성막 구조체 제조 방법.
  16. 제 12 항에 있어서, 상기 하부 자성막은 스핀 분극률이 80％∼100％인 하프 메탈 강자성막으로 형성하는 것을 특징으로 하는 다용도 자성막 구조체 제조방법.
  17. 제 13 항에 있어서, 상기 상부 자성막은 스핀 분극률이 80％∼100％인 하프 메탈 강자성막으로 형성하는 것을 특징으로 하는 다용도 자성막 구조체 제조방법.
  18. 기판; 상기 기판에 형성된 스위칭 소자; 상기 스위칭 소자에 연결된 데이터 저장 수단을 구비하는 반도체 메모리 장치에 있어서,
    상기 데이터 저장 수단은,
    하부 자성막;
    상기 하부 자성막 상에 형성된 터널링막; 및
    상기 터널링막 상에 형성된 상부 자성막을 구비하되,
    상기 하부 및 상부 자성막은 자화 방향이 서로 반대일 때, 상호간에 전기 화학적 전위차가 형성되는 강자성막인 것을 특징으로 하는 반도체 메모리 장치.
  19. 제 18 항에 있어서, 상기 상부 및 하부 자성막 중 어느 하나는 하프 메탈 강자성막인 것을 특징으로 하는 반도체 메모리 장치.
  20. 제 18 항에 있어서, 상기 데이터 저장 수단의 사이즈는 1002㎛2보다 작은 것을 특징으로 하는 반도체 메모리 장치.
  21. 기판; 상기 기판에 형성된 스위칭 소자; 상기 스위칭 소자에 연결된 데이터 저장 수단을 구비하고, 상기 데이터 저장 수단은 순차적으로 적층된 하부 자성막, 터널링막 및 상부 자성막을 포함하되, 상기 하부 및 상부 자성막은 자화 방향이 서로 반대일 때, 상호간에 전기 화학적 전위차가 형성되는 강자성막인 반도체 메모리 장치의 동작방법에 있어서,
    상기 스위칭 소자를 오프 시킨 상태에서 상기 데이터 저장 수단에 주어진 방향으로 자기장을 인가하여 상기 데이터 저장 수단에 데이터를 기록하는 것을 특징으로 하는 반도체 메모리 장치의 동작방법.
  22. 제 21 항에 있어서, 상기 스위칭 소자를 온 시킨 상태에서 상기 데이터 저장 수단의 오프 셋 전압을 측정하여 상기 데이터 저장 수단에 기록된 데이터를 읽는 것을 특징으로 하는 반도체 메모리 장치의 동작방법.
  23. 제 21 항에 있어서, 상기 스위칭 소자를 온 시킨 상태에서 상기 상부 및 하부 자성막의 자화 방향이 동일하게 되도록 상기 데이터 저장 수단에 자기장을 인가하는 제1 단계; 및
    상기 데이터 저장 수단으로부터 흐르는 일정치 이상의 전류의 존재 여부를 센싱하는 제2 단계를 통해서 상기 데이터 저장 수단에 기록된 데이터를 읽는 것을 특징으로 하는 반도체 메모리 장치의 동작방법.
  24. 제 23 항에 있어서, 상기 제2 단계에서 일정치 이상의 전류가 센싱되는 경우, 상기 상부 및 하부 자성막 중에서 상기 제1 단계에서 자화 상태가 변화된 자성막의 자화 상태를 원래 상태로 회복시키는 것을 특징으로 하는 반도체 메모리 소자의 동작방법.
  25. 제 24 항에 있어서, 상기 제1 단계에서 인가된 자기장과 방향이 반대인 자기장을 인가하여 상기 상부 및 하부 자성막 중 자화 상태가 변화된 자성막의 자화 상태를 원래 상태로 회복시키는 것을 특징으로 하는 반도체 메모리 장치의 동작방법.
  26. 제 21 항에 있어서, 상기 스위칭 소자를 오프 시킨 상태에서 상기 상부 및 하부 자성막의 자화 방향을 동일하게 하여 상기 데이터 저장 수단에 기록된 데이터를 소거하는 것을 특징으로 하는 반도체 메모리 장치의 동작방법.
KR1020040060719A 2004-07-31 2004-07-31 스핀차지를 이용한 자성막 구조체와 그 제조 방법과 그를구비하는 반도체 장치 및 이 장치의 동작방법 KR100612854B1 (ko)

Priority Applications (8)

Application Number Priority Date Filing Date Title
KR1020040060719A KR100612854B1 (ko) 2004-07-31 2004-07-31 스핀차지를 이용한 자성막 구조체와 그 제조 방법과 그를구비하는 반도체 장치 및 이 장치의 동작방법
EP05254637A EP1622160B1 (en) 2004-07-31 2005-07-26 Magnetic film structure using spin charge, method of manufacturing the same, semiconductor device having the same, and method of operating the semiconductor device
DE602005009619T DE602005009619D1 (de) 2004-07-31 2005-07-26 Magnetfilmstruktur mit Spinladung, Verfahren zu deren Herstellung, Halbleitervorrichtung mit einer derartigen Struktur und Verfahren zum Betrieb der Halbleitervorrichtung
US11/193,625 US7272033B2 (en) 2004-07-31 2005-08-01 Magnetic film structure using spin charge, a method of manufacturing the same, a semiconductor device having the same, and a method of operating the semiconductor device
CN2005100878784A CN1747059B (zh) 2004-07-31 2005-08-01 磁膜结构及其制造方法、半导体器件及其运行方法
JP2005222852A JP2006049901A (ja) 2004-07-31 2005-08-01 スピン−電荷を利用した磁性膜構造体とその製造方法、並びに該構造体を備えた半導体装置とその動作方法
US11/898,762 US7811833B2 (en) 2004-07-31 2007-09-14 Method of manufacturing a multi-purpose magnetic film structure
US12/923,013 US7936030B2 (en) 2004-07-31 2010-08-30 Methods of operating semiconductor memory devices including magnetic films having electrochemical potential difference therebetween

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020040060719A KR100612854B1 (ko) 2004-07-31 2004-07-31 스핀차지를 이용한 자성막 구조체와 그 제조 방법과 그를구비하는 반도체 장치 및 이 장치의 동작방법

Publications (2)

Publication Number Publication Date
KR20060011732A KR20060011732A (ko) 2006-02-03
KR100612854B1 true KR100612854B1 (ko) 2006-08-21

Family

ID=36166535

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020040060719A KR100612854B1 (ko) 2004-07-31 2004-07-31 스핀차지를 이용한 자성막 구조체와 그 제조 방법과 그를구비하는 반도체 장치 및 이 장치의 동작방법

Country Status (6)

Country Link
US (3) US7272033B2 (ko)
EP (1) EP1622160B1 (ko)
JP (1) JP2006049901A (ko)
KR (1) KR100612854B1 (ko)
CN (1) CN1747059B (ko)
DE (1) DE602005009619D1 (ko)

Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4237171B2 (ja) * 2005-09-14 2009-03-11 Ｔｄｋ株式会社 磁気抵抗効果素子および薄膜磁気ヘッド
JP4384196B2 (ja) * 2007-03-26 2009-12-16 株式会社東芝 スピンｆｅｔ、磁気抵抗効果素子及びスピンメモリ
WO2009102577A1 (en) * 2008-02-13 2009-08-20 University Of Delaware Electromagnetic wave detection methods and apparatus
US8634231B2 (en) 2009-08-24 2014-01-21 Qualcomm Incorporated Magnetic tunnel junction structure
US7579197B1 (en) * 2008-03-04 2009-08-25 Qualcomm Incorporated Method of forming a magnetic tunnel junction structure
US8941379B2 (en) * 2009-05-14 2015-01-27 University Of Delaware Electromagnetic wave detection systems and methods
US8105850B1 (en) * 2010-11-02 2012-01-31 International Business Machines Corporation Process for selectively patterning a magnetic film structure
US8536012B2 (en) 2011-07-06 2013-09-17 International Business Machines Corporation Bipolar junction transistors with a link region connecting the intrinsic and extrinsic bases
US9093491B2 (en) 2012-12-05 2015-07-28 International Business Machines Corporation Bipolar junction transistors with reduced base-collector junction capacitance
US8956945B2 (en) 2013-02-04 2015-02-17 International Business Machines Corporation Trench isolation for bipolar junction transistors in BiCMOS technology
WO2014163121A1 (ja) 2013-04-05 2014-10-09 独立行政法人物質・材料研究機構 電流垂直型磁気抵抗効果素子
KR20150074487A (ko) 2013-12-24 2015-07-02 삼성전자주식회사 식각 부산물 검출 방법 및 이를 이용한 자기 저항 메모리 장치의 제조 방법
KR101549625B1 (ko) * 2014-04-18 2015-09-04 한양대학교 산학협력단 메모리 소자
JP6346045B2 (ja) * 2014-09-17 2018-06-20 株式会社東芝 磁場センサ
CN107604408B (zh) * 2017-08-25 2019-11-08 洛阳师范学院 一种铁酸铋薄膜及其制备方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH1154814A (ja) 1997-08-04 1999-02-26 Nec Corp 強磁性トンネル接合素子の製造方法
JP2000332317A (ja) 1999-05-19 2000-11-30 Toshiba Corp 磁性素子、記憶装置、磁気再生ヘッド、及び磁気ディスク装置
JP2001345497A (ja) 2000-06-01 2001-12-14 Canon Inc 強磁性スピントンネル効果素子
KR20050046948A (ko) * 2003-11-14 2005-05-19 삼성전자주식회사 자기 모멘트가 낮은 프리 자성막을 구비하는 자기터널접합셀 및 이를 포함하는 자기램

Family Cites Families (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5640343A (en) * 1996-03-18 1997-06-17 International Business Machines Corporation Magnetic memory array using magnetic tunnel junction devices in the memory cells
JP3695515B2 (ja) * 1999-09-24 2005-09-14 株式会社日立製作所 トンネル磁気抵抗効果素子、磁気ヘッド、磁気メモリ及びその製造方法
US6359289B1 (en) * 2000-04-19 2002-03-19 International Business Machines Corporation Magnetic tunnel junction device with improved insulating tunnel barrier
JP4693292B2 (ja) * 2000-09-11 2011-06-01 株式会社東芝 強磁性トンネル接合素子およびその製造方法
JP2002198583A (ja) * 2000-12-26 2002-07-12 Hitachi Ltd 強磁性トンネル型磁気抵抗効果素子及び磁気ヘッド
DE10114742C1 (de) * 2001-03-20 2002-11-14 Siemens Ag Elektrische Anlage mit Druckentlastungskanal
EP1398835A4 (en) * 2001-06-19 2006-03-29 Matsushita Electric Ind Co Ltd MAGNETIC MEMORY AND ASSOCIATED CONTROL METHOD, AND MAGNETIC MEMORY DEVICE COMPRISING THE SAME
JP3590006B2 (ja) * 2001-06-22 2004-11-17 株式会社東芝 磁気抵抗効果素子、磁気ヘッド及び磁気再生装置
KR100465598B1 (ko) * 2001-12-26 2005-01-13 주식회사 하이닉스반도체 쇼트키 다이오드를 이용한 마그네틱 램
JP3583102B2 (ja) * 2001-12-27 2004-10-27 株式会社東芝 磁気スイッチング素子及び磁気メモリ
JP4040414B2 (ja) * 2001-12-28 2008-01-30 株式会社東芝 磁気メモリ
DE10202903B4 (de) * 2002-01-25 2009-01-22 Qimonda Ag Magnetoresistive Speicherzelle mit polaritätsabhängigem Widerstand und Speicherzelle
JP4382333B2 (ja) * 2002-03-28 2009-12-09 株式会社東芝 磁気抵抗効果素子、磁気ヘッド及び磁気再生装置
KR100604752B1 (ko) * 2002-07-18 2006-07-26 주식회사 하이닉스반도체 마그네틱 램의 제조방법
JP2004259914A (ja) * 2003-02-26 2004-09-16 Alps Electric Co Ltd 磁気検出素子
JP4099412B2 (ja) * 2003-03-19 2008-06-11 株式会社ルネサステクノロジ 半導体集積回路装置の製造方法
KR100512180B1 (ko) * 2003-07-10 2005-09-02 삼성전자주식회사 자기 랜덤 엑세스 메모리 소자의 자기 터널 접합 및 그의형성방법
KR100552690B1 (ko) * 2003-09-26 2006-02-20 삼성전자주식회사 균일한 두께의 터널링막을 갖는 ｍｔｊ층을 포함하는 자기램 및 그 제조방법
US20060012926A1 (en) * 2004-07-15 2006-01-19 Parkin Stuart S P Magnetic tunnel barriers and associated magnetic tunnel junctions with high tunneling magnetoresistance
US7576956B2 (en) * 2004-07-26 2009-08-18 Grandis Inc. Magnetic tunnel junction having diffusion stop layer
US7430135B2 (en) * 2005-12-23 2008-09-30 Grandis Inc. Current-switched spin-transfer magnetic devices with reduced spin-transfer switching current density
US7476954B2 (en) * 2007-01-12 2009-01-13 Headway Technologies, Inc. TMR device with Hf based seed layer

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH1154814A (ja) 1997-08-04 1999-02-26 Nec Corp 強磁性トンネル接合素子の製造方法
JP2000332317A (ja) 1999-05-19 2000-11-30 Toshiba Corp 磁性素子、記憶装置、磁気再生ヘッド、及び磁気ディスク装置
JP2001345497A (ja) 2000-06-01 2001-12-14 Canon Inc 強磁性スピントンネル効果素子
KR20050046948A (ko) * 2003-11-14 2005-05-19 삼성전자주식회사 자기 모멘트가 낮은 프리 자성막을 구비하는 자기터널접합셀 및 이를 포함하는 자기램

Also Published As

Publication number Publication date
US20100329001A1 (en) 2010-12-30
US20060050445A1 (en) 2006-03-09
DE602005009619D1 (de) 2008-10-23
EP1622160B1 (en) 2008-09-10
EP1622160A2 (en) 2006-02-01
US7811833B2 (en) 2010-10-12
EP1622160A3 (en) 2006-07-05
CN1747059A (zh) 2006-03-15
US7936030B2 (en) 2011-05-03
US20080009080A1 (en) 2008-01-10
JP2006049901A (ja) 2006-02-16
US7272033B2 (en) 2007-09-18
CN1747059B (zh) 2010-10-27
KR20060011732A (ko) 2006-02-03

Similar Documents

Publication Publication Date Title
US7936030B2 (en) Methods of operating semiconductor memory devices including magnetic films having electrochemical potential difference therebetween
JP3848622B2 (ja) スピンスイッチおよびこれを用いた磁気記憶素子
JP3583102B2 (ja) 磁気スイッチング素子及び磁気メモリ
US8726491B2 (en) Method of forming a spin-transfer torque random access memory (STT-RAM) device
KR100438342B1 (ko) 터널 자기 저항 효과 디바이스 및 포터블 퍼스널 디바이스
JP4074129B2 (ja) マグネチックラム及びその形成方法
KR100442959B1 (ko) 마그네틱 램 및 그 형성방법
US20080204946A1 (en) Magnetoresistance effect element and magnetic memory device
JP4444257B2 (ja) スピンｆｅｔ
US20050057992A1 (en) Magnetoresistance effect element, method of manufacture thereof, magnetic storage and method of manufacture thereof
KR20100033386A (ko) 기억 소자 및 메모리
US20070263429A1 (en) Memory element and memory
KR20050039842A (ko) 자기 저항 효과 소자 및 자기 메모리 장치
US20020084500A1 (en) Magnetic random access memory and method for manufacturing the same
KR100544690B1 (ko) 비휘발성 자기 메모리 셀, 동작 방법 및 이를 이용한다진법 비휘발성 초고집적 자기 메모리
US20040257894A1 (en) Electric-field-effect magnetoresistive devices and electronic devices using the magnetoresistive devices
US7095069B2 (en) Magnetoresistive random access memory, and manufacturing method thereof
JP2000187976A (ja) 磁性薄膜メモリおよびその記録再生方法
US7683446B2 (en) Magnetic memory using spin injection flux reversal
JP2006049436A (ja) 記憶素子及びメモリ
KR100527592B1 (ko) 반도체소자의 제조방법
JP2010177256A (ja) 磁気メモリ装置
KR100604752B1 (ko) 마그네틱 램의 제조방법
JP2005109201A (ja) 強磁性トンネル接合素子、磁気メモリセル及び磁気ヘッド
JP2007053143A (ja) 記憶素子、メモリ

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20120716

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20130731

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20140731

Year of fee payment: 9

FPAY Annual fee payment

Payment date: 20160801

Year of fee payment: 11

FPAY Annual fee payment

Payment date: 20180731

Year of fee payment: 13

FPAY Annual fee payment

Payment date: 20190731

Year of fee payment: 14