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KR100616499B1 - 반도체소자 제조 방법 - Google Patents

반도체소자 제조 방법 Download PDF

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KR100616499B1
KR100616499B1 KR1020030083157A KR20030083157A KR100616499B1 KR 100616499 B1 KR100616499 B1 KR 100616499B1 KR 1020030083157 A KR1020030083157 A KR 1020030083157A KR 20030083157 A KR20030083157 A KR 20030083157A KR 100616499 B1 KR100616499 B1 KR 100616499B1
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plug
forming
conductive
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이성권
이민석
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주식회사 하이닉스반도체
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Abstract

본 발명은 콘택 형성 공정시 하부 도전패턴의 어택을 방지할 수 있는 반도체소자 제조 방법을 제공하기 위한 것으로, 이를 위해 본 발명은, 기판 상에 하드마스크용 절연막/전도막 구조의 복수의 도전패턴을 형성하는 단계; 상기 도전패턴을 포함하는 기판 전면에 제1절연막을 형성하는 단계; 상기 제1절연막을 관통하여 상기 도전패턴 사이의 상기 기판에 콘택되며, 상기 도전패턴의 상단부로부터 상기 전도막 사이의 높이를 갖는 플러그를 형성하는 단계; 상기 도전패턴의 상기 하드마스크 절연막의 상부 및 측면을 덮는 어택방지막을 형성하는 단계; 상기 어택방지막 상에 제2절연막을 형성하는 단계; 및 상기 제2절연막을 선택적으로 식각하여 상기 플러그를 노출시키는 콘택홀을 형성하는 단계를 포함하는 반도체소자 제조 방법을 제공한다.
SAC, 스토리지노드 콘택홀, 플러그, 어택방지막, 리세스.

Description

반도체소자 제조방법{METHOD FOR FABRICATION OF SEMICONDUCTOR DEVICE}
도 1은 반도체 메모리 소자의 1T 셀의 레이아웃을 도시한 평면도.
도 2a 내지 도 2c는 종래기술에 따른 반도체소자 제조 공정을 도시한 단면도.
도 3a 및 도 3b는 스토리지노드콘택 플러그와 게이트 전도막 사이의 전기적 단락 현상을 설명하기 위한 SEM 사진.
도 4a 내지 도 4d는 본 발명의 일실시예에 따른 반도체소자의 스토리지노드 콘택홀 형성 공정을 도시한 단면도.
* 도면의 주요부분에 대한 부호의 설명 *
400: 기판 401 : 필드절연막
402 : 액티브영역 403 : 게이트 절연막
404 : 게이트 전도막 405 : 하드마스크 절연막
406 : 식각정지막 407 : 제1절연막
408 : 플러그 409 : 어택방지막
410 : 제2절연막 411 : 제3절연막
412 : 포토레지스트 패턴 413 : 스토리지노드 콘택홀
본 발명은 반도체소자 제조 방법에 관한 것으로 특히, 콘택 형성 공정시 하부 도전패턴의 어택을 방지할 수 있는 반도체소자 제조 방법에 관한 것으로, 더욱 상세하게는 스토리지노드 콘택 오픈을 위한 공정에서 마스크의 미스얼라인이 발생하도라도 게이트전극 패턴의 어택을 방지하며 공정 마진을 높일 수 있는 반도체소자 제조 방법에 관한 것이다.
반도체소자의 고집적화 및 고성능화를 위한 노력이 다각적으로 강구되어지고 있는 바, 그중에서도 콘택 형성에 따른 콘택 영역의 확보는 반도체소자의 고집적화를 위해 확보되어야 할 필수적인 기술 중 하나이다.
도 1은 반도체 메모리 소자의 1T 셀의 레이아웃을 도시한 평면도이다.
도 1을 참조하면, 일방향으로 복수의 게이트전극 예컨대, 워드라인(WL1, WL2, WL3)이 배치되어 있으며, 워드라인(WL1, WL2, WL3)과 교차하는 방향으로 2개의 비트라인(BL1, BL2)이 배치되어 있다. 워드라인(WL1, WL2, WL3) 사이의 기판(예컨대, 기판의 불순물 확산영역)을 노출시키는 T형의 마스크 패턴을 통해 형성된 콘택홀(도시하지 않음)을 통해 기판과 콘택된 랜딩 폴리 플러그(LPC1)가 형성되어 있다. 랜딩 폴리 플러그(LPC1) 중 가운데 부분에서는 비트라인콘택(BLC)이 형성되어 비트라인(BL1)과 콘택되어 있으며, 랜딩 폴리 플러그(LPC1)의 가장자리 두개는 스토리지노드콘택(Storage node contact; SNC1, SNC2)을 통해 각각의 셀 캐패시터(Cap1, Cap2)에 전기적으 로 도통되어 있다.
전술한 도 1을 a-a' 방향으로 각각 절취한 단면을 도시한 도 2a 내지 도 2c를 참조하여 종래의 반도체소자 제조 공정을 살펴본다.
반도체소자를 이루기 위한 여러 요소가 형성된 기판(200)에 필드절연막(201)을 형성하여 필드영역과 액티브영역(202)을 정의한다. 필드절연막(201)은 산화막 계열을 사용하며, STI(Shallow Trench Isolation) 또는 LOCOS(LOCal Oxidation of Silicon) 방식을 적용한다.
기판(200) 상에 게이트 절연막(203)과 게이트 전도막(204)과 하드마스크용 절연막(205)을 차례로 증착한 후, 게이트전극 마스크를 이용한 사진식각 공정을 실시하여 하드마스크용 절연막(205)/게이트 전도막(204)/게이트 절연막(203)의 적층 구조를 갖는 게이트전극 패턴을 형성한다.
게이트 절연막(203)은 주로 실리콘 산화막 등의 산화막 계열을 이용하고, 게이트 전도막(204)은 폴리실리콘, 텅스텐, 텅스텐질화막 또는 텅스텐 실리사이드 등을 단독 또는 적층하여 사용한다. 하드마스크용 절연막(205)은 실리콘질화막 또는 실리콘산화질화막 등의 질화막 계열을 사용한다.
하드마스크용 절연막(205)으로 질화막 계열의 물질을 사용하는 것은, 산화막 계열인 층간절연용 절연막과의 식각선택비를 갖는 질화막 계열을 사용함으로써 플러그 형성을 위한 SAC 공정에서 식각 프로파일을 얻을 수 있도록 함과 동시에 셀영 역의 플러그(일명, 랜딩 폴리 플러그(LPC1)) 형성을 위한 SAC 식각 공정에서 게이트전극 패턴의 손실을 방지하기 위한 것이다.
이어서, 식각정지막(206)을 증착하는 바, 게이트전극 패턴이 형성된 프로파일을 따라 얇게 증착되도록 한다.
식각정지막(206)은 SAC 식각 공정에서 하드마스크용 절연막(205)의 어택을 방지하기 위해 산화막과의 식각선택비를 갖는 실리콘질화막 또는 실리콘산화질화막 등의 질화막 계열의 물질막을 사용한다.
한편, 종횡비의 증가로 SAC 식각 공정 마진이 갈수록 감소함에 따라 단일의 질화막만으로는 식각정지막(206)의 역할을 충분히 할 수 없어, 식각정지막(206)으로 복수의 질화막을 적층하여 사용한다.
한편, 질화막은 기판(200)의 접촉시 스트레스를 유발할 수 있는 문제가 있으며, 아울러 산화막에 비해 유전율이 커 기생용량을 증가시키는 원인이 된다. 따라서, 이를 극복하기 위해 최근에는 주로 질화막과 산화막을 적층하여 사용한다.
식각정지막(206)이 형성된 기판(200) 전면에 층간절연 및 게이트전극 패턴 간을 전기적으로 분리시키기 위한 산화막 계열의 제1절연막(207, 예컨대 워드라인 절연막)을 증착한다.
제1절연막(207)으로는 BPSG막, BSG막, PSG막, TEOS막, APL(Advanced Planarization Layer)막, SOG(Spin On Glass)막 또는 HDP 산화막 등을 주로 사용한다.
이어서, 제1절연막(207) 상에 F2 노광원용 또는 ArF 노광원용의 포토레지스트 예를 들어, ArF 노광원용 포토레지스트인 COMA 또는 아크릴레이드를 스핀 코팅 등의 방법을 통해 적절한 두께로 도포한 다음, F2 노광원 또는 ArF 노광원과 콘택 플러그의 폭을 정의하기 위한 소정의 레티클(도시하지 않음)을 이용하여 포토레지스트의 소정 부분을 선택적으로 노광하고, 현상 공정을 통해 노광 공정에 의해 노광되거나 혹은 노광되지 않은 부분을 잔류시킨 다음, 후세정 공정 등을 통해 식각 잔유물 등을 제거함으로써 셀콘택 오픈마스크인 포토레지스트 패턴(도시하지 않음)을 형성한다.
여기서, 셀콘택 오픈마스크는 홀타입(Hole type), 바타입(Bar type) 또는 티타입(T Type) 등의 형태를 사용할 수 있으며, 여기서는 티타입을 사용하였다.
패턴 형성을 위한 노광시 하부 즉, 제1절연막(207)의 광반사도가 높임으로써 난반사가 이루어져 원하지 않는 패턴이 형성되는 것을 방지하며, 제1절연막(207)과 포토레지스트의 접착력을 향상시킬 목적으로 포토레지스트 패턴과 제1절연막(207) 사이에 반사방지막(도시하지 않음)을 형성하는 바, 반사방지막은 포토레지스트와 그 식각 특성이 유사한 유기 계열의 물질을 주로 사용하며, 공정에 따라서는 이를 생략할 수도 있다.
또한, 제1절연막(207)과 포토레지스트 사이 또는 절연막(207)과 반사방지막 사이에 하드마스크를 형성할 수도 있다. 이 때 사용되는 하드마스크 재료로는 질화막 계열의 절연성 물질이나 텅스텐 또는 폴리실리콘 등의 전도성 물질을 이용할 수 있다.
계속해서, 포토레지스트 패턴을 식각마스크로 피식각층인 제1절연막(207)을 식각하여 이웃하는 게이트전극 패턴 사이의 식각정지막(206)을 노출시키는 SAC 식각 공정을 실시하여 콘택홀(도시하지 않음)을 형성한다.
이 때, 제1절연막(207)의 식각은 통상의 SAC 식각 공정의 레시피를 적용하는 바, 불소계플라즈마 예컨대, C2F4, C2F6, C3F 8, C4F6, C5F8 또는 C5F10 등의 CxFy(x,y는 1 ∼ 10)를 주식각가스로 하며, 여기에 SAC 공정시 폴리머를 발생시키기 위한 가스 즉, CH2F2, C3HF5 또는 CHF3 등의 가스를 첨가하며, 이 때 캐리어 가스로 He, Ne, Ar 또는 Xe 등의 비활성 가스를 사용한다.
이어서, 식각정지막(206)을 제거하여 기판(200, 구체적으로는 불순물 확산영역)을 노출시킨다. 식각정지막(206)의 식각은 블랭킷 식각을 주로 이용한다. 이 때 콘택홀이 형성된 게이트전극 패턴 측면에서는 식각정지막(206)이 제거되어 스페이서 형상으로 남는다.
이어서, 포토레지스트 패턴을 제거하는 바, 통상의 포토레지스트 스트립 공정을 적용한다.
계속해서, 콘택홀 저면의 CD를 확보하고 SAC 및 블랭킷 식각 등에 공정 후 잔류하는 식각 부산물을 제거하기 위해 BOE 등의 세정액을 이용하여 습식 세정을 실시한다. 세정 시에는 BOE 또는 불산을 이용하는 바, 불산의 경우 물과 불산의 비가 50:1 ∼ 500:1인 묽은 물산을 이용하는 것이 바람직하다.
이어서, 콘택홀이 형성된 기판(200) 전면에 플러그 형성용 전도막(도시하지 않음)을 증착하여 콘택홀을 충분히 매립시킨다.
여기서, 플러그 형성용 전도막 물질로 가장 많이 사용되는 물질은 폴리실리콘이며, Ti, TiN 등의 배리어메탈층과 적층하여 형성하기도 하며, 폴리실리콘 대신 텅스텐 등의 금속을 사용할 수도 있다.
이어서, 하드마스크용 절연막(205)이 노출되는 타겟으로 화학기계적연마(Chemical Mechanical Polishing; 이하 CMP라 함) 공정을 실시하여 콘택홀을 통해 기판(200) 예컨대, 기판(200)의 불순물 확산영역과 전기적으로 도통되고 하드마스크용 절연막(205)과 상부가 평탄화되며 아이솔레이션이 이루어진 플러그(208)를 형성한다. 도 2a는 복수의 플러그(208)가 형성된 공정 단면을 나타낸다.
이어서, 플러그(208)가 형성된 전면에 제2절연막(209)을 형성한 후, 비트라인 콘택 정의를 위한 포토레지스트 패턴(도시하지 않음)을 형성한 다음, 포토레지스트 패턴을 식각마스크로 제2절연막(209)을 선택적으로 식각하여 도면에 도시되지는 않았지만 플러그(208) 중의 일부의 표면을 오픈시키는 비트라인 콘택홀(도시하지 않음)을 형성한다.
다음으로, 오픈된 플러그(208) 표면에 콘택된 비트라인 콘택 플러그(도시하지 않음)를 형성한 후, 텅스텐, 텅스텐질화막, 폴리사이드 또는 폴리실리콘 등이 단독 또는 적층된 비트라인용 전도막과 질화막 계열의 비트라인 하드마스크용 절연막을 증착한다.
비트라인 패턴 형성을 위한 포토레지스트 패턴을 형성한 다음, 이를 식각마스크로 하드마스크용 절연막과 비트라인용 전도막을 식각하여 전도막과 하드마스크용 절연막이 적층된 구조의 비트라인을 형성한다.
한편, 도시된 공정 단면에서는 비트라인이 나타나지 않는다.
이어서, 도 2b에 도시된 바와 같이, 비트라인 상에 제3절연막(210)을 형성한다.
여기서, 제2절연막(209)과 제3절연막(210)은 산화막 계열의 물질막을 포함하는 것으로, 제1절연막(207)과 같은 물질막을 사용한다.
제3절연막(210) 상에 LPC1 공정에 의해 형성된 플러그(208) 중 스토리지노드콘택이 이루어질 플러그(208) 표면을 오픈시켜 스토리지노드 콘택홀을 형성하기 위한 포토레지스트 패턴(211)을 형성한다.
도 2b에서는 포토레지스트 패턴(211)의 마스크 얼라인 작업 중 도시된 'A'와 같이 미스 얼라인이 발생한 공정 단면을 나타낸다.
한편, 비트라인 형성 후, 비트라인이 형성된 프로파일을 따라 질화막 계열의 식각정지막을 추가로 증착할 수 있는 바, 이는 후속 스토리지노드 콘택 형성을 위한 식각 공정에서 비트라인의 어택을 방지하기 위한 것이다.
다음으로, 도 2c에 도시된 바와 같이, 포토레지스트 패턴(211)을 식각마스크로 제3절연막(210)과 제2절연막(209)을 차례로 식각하여 플러그(208)의 일부를 노출시키는 오픈부 즉, 스토리지노드 콘택홀(212)을 형성한다.
한편, 스토리지노드 콘택홀(212) 형성을 위해서는 식각 타겟이 제3절연막(210)과 제2절연막(209)을 모두 포함하므로 식각 공정에서 통상의 SAC 공정에서 사용되는 식각 타겟보다 과도하게 사용하게 된다.
아울러, 미스 얼라인에 의해 식각되는 부위가 게이트전극 패턴의 상부이므로 SAC 식각 공정에 의해 하드마스크용 절연막(205)이 도면부호 '213'과 같이 손실된다.
이러한 손실로 인해 후속 스토리지노드콘택 플러그와 게이트 전도막(204) 사이의 전기적 단락이 발생하게 되며, 게이트 전도막(204)이 노출되지 않았다 하여도 스토리지노드콘택 플러그와 게이트 전도막(204)의 절연 특성이 열화되어 누설전류가 흐를 가능성이 증가하게 된다.
도 3a 및 도 3b는 스토리지노드콘택 플러그와 게이트 전도막 사이의 전기적 단락 현상을 설명하기 위한 SEM(Scanning Electron Microscopy) 사진이다.
통상적으로, 게이트 전도막 상부의 하드마스크용 절연막의 두께가 1000Å 정도인 경우 이후의 SAC 공정에서 SAC 페일(Fail)이 발생할 가능성은 거의 없다. 그러나, 전술한 스토리지노드콘택용 포토레지스트 패턴의 미스 얼라인에 의해 도 3a에 도시된 바와 같이 1200Å 정도의 하드마스크용 절연막의 두께를 확보하고 있음에도 불구하고 도시된 'C'와 같이 스토리지노드콘택 플러그(P)와 게이트전극(G) 사이에서 전기적 단락이 발생함을 알 수 있다.
또한, 도 3b를 참조하면, 스토리지노드콘택용 포토레지스트 패턴의 미스 얼라인에 의해 도시된 'D'와 같이 스토리지노드 콘택홀 형성시 게이트전극(G)에서 손실이 발생함을 알 수 있다.
아울러, 식각정지막을 질화막 만으로 적층하여 사용하는 경우가 질화막과 산화막을 조합하여 사용하는 경우에 비해 전술한 게이트전극의 손실이 적게 발생하였는 바, 기생용량의 감소와 기판의 스트레스를 감소하기 위해 최근에 주로 사용하는 질화막과 산화막을 조합하여 사용하는 방식에서 더욱 큰 문제점이 발생한다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위해 제안된 것으로서, 콘택 형성 공정시 하부 도전패턴의 어택을 방지할 수 있는 반도체소자 제조 방법을 제공하는 것을 그 목적으로 한다.
또한, 본 발명은 스토리지노드 콘택 오픈을 위한 공정에서 마스크의 미스얼라인이 발생하도라도 게이트전극 패턴의 어택을 방지하며 공정 마진을 높일 수 있는 반도체소자 제조 방법을 제공하는 것을 다른 목적으로 한다.
상기의 목적을 달성하기 위해 본 발명은, 기판 상에 하드마스크용 절연막/전도막 구조의 복수의 도전패턴을 형성하는 단계; 상기 도전패턴을 포함하는 기판 전면에 제1절연막을 형성하는 단계; 상기 제1절연막을 관통하여 상기 도전패턴 사이의 상기 기판에 콘택되며, 상기 도전패턴의 상단부로부터 상기 전도막 사이의 높이를 갖는 플러그를 형성하는 단계; 상기 도전패턴의 상기 하드마스크 절연막의 상부 및 측면을 덮는 어택방지막을 형성하는 단계; 상기 어택방지막 상에 제2절연막을 형성하는 단계; 및 상기 제2절연막을 선택적으로 식각하여 상기 플러그를 노출시키는 콘택홀을 형성하는 단계를 포함하는 반도체소자 제조 방법을 제공한다.
본 발명은 하부의 플러그(예컨대, 랜딩 폴리 플러그(LPC1)) 형성시 플러그의 일부를 게이트 하드마스크 정도의 깊이로 리세스 시킨 다음, 전면에 단차피복성이 불량한 질화막 계열의 물질막을 어택방지막을 증착하고 절연막을 증착한 다음, 통상의 스토리지노드 콘택홀 형성 공정을 실시한다.
따라서, 스토리지노드 콘택홀 형성을 위한 마스크 형성 공정시 미스 얼라인이 발생하더라도 어택방지막에 의해 게이트전극의 손실로 인한 문제점을 극복할 수 있다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부한 도면을 참조하여 상세하게 설명한다.
도 4a 내지 도 4d는 본 발명의 일실시예에 따른 반도체소자의 스토리지노드 콘택홀 형성 공정을 도시한 단면도로서, 전술한 도 1을 a-a' 방향으로 각각 절취한 단면에 해당하는 바, 이를 참조하여 본 발명의 일실시예에 따른 스토리지노드 콘택홀 형성 공정을 살펴본다.
반도체소자를 이루기 위한 여러 요소가 형성된 기판(400)에 필드절연막(401)을 형성하여 필드영역과 액티브영역(402)을 정의한다. 필드절연막(401)은 산화막 계열을 사용하며, STI 또는 LOCOS 방식 등을 적용한다.
기판(400) 상에 게이트 절연막(403)과 게이트 전도막(404)과 하드마스크용 절연막(405)을 차례로 증착한 후, 게이트전극 마스크를 이용한 사진식각 공정을 실시하여 하드마스크용 절연막(405)/게이트 전도막(404)/게이트 절연막(403)의 적층 구조를 갖는 게이트전극 패턴을 형성한다.
게이트 절연막(403)은 주로 실리콘 산화막 등의 산화막 계열을 이용하고, 게이트 전도막(404)은 폴리실리콘, 텅스텐, 텅스텐질화막 또는 텅스텐 실리사이드 등을 단독 또는 적층하여 사용한다. 하드마스크용 절연막(405)은 실리콘질화막 또는 실리콘산화질화막 등의 질화막 계열을 사용한다.
하드마스크용 절연막(405)으로 질화막 계열의 물질을 사용하는 것은, 산화막 계열인 층간절연용 절연막과의 식각선택비를 갖는 질화막 계열을 사용함으로써 플러그 형성을 위한 SAC 공정에서 식각 프로파일을 얻을 수 있도록 함과 동시에 셀영역의 플러그(일명, 랜딩 폴리 플러그(LPC1)) 형성을 위한 SAC 식각 공정에서 게이트전극 패턴의 손실을 방지하기 위한 것이다.
이어서, 식각정지막(406)을 증착하는 바, 게이트전극 패턴이 형성된 프로파일을 따라 얇게 증착되도록 한다.
식각정지막(406)은 SAC 식각 공정에서 하드마스크용 절연막(405)의 어택을 방지하기 위해 산화막과의 식각선택비를 갖는 실리콘질화막 또는 실리콘산화질화막 등의 질화막 계열의 물질막을 사용한다.
한편, 종횡비의 증가로 SAC 식각 공정 마진이 갈수록 감소함에 따라 단일의 질화막만으로는 식각정지막(406)의 역할을 충분히 할 수 없어, 식각정지막(406)으로 복수의 질화막을 적층하여 사용한다.
한편, 질화막은 기판(400)의 접촉시 스트레스를 유발할 수 있는 문제가 있으며, 아울러 산화막에 비해 유전율이 커 기생용량을 증가시키는 원인이 된다. 따라서, 이를 극복하기 위해 최근에는 주로 질화막과 산화막을 적층하여 사용한다.
식각정지막(406)이 형성된 기판(400) 전면에 층간절연 및 게이트전극 패턴 간을 전기적으로 분리시키기 위한 산화막 계열의 제1절연막(407, 예컨대 워드라인 절연막)을 증착한다.
제1절연막(407)으로는 BPSG막, BSG막, PSG막, TEOS막, APL막, SOG막 또는 HDP 산화막 등을 주로 사용한다.
이어서, 제1절연막(407) 상에 F2 노광원용 또는 ArF 노광원용의 포토레지스트 예를 들어, ArF 노광원용 포토레지스트인 COMA 또는 아크릴레이드를 스핀 코팅 등의 방법을 통해 적절한 두께로 도포한 다음, F2 노광원 또는 ArF 노광원과 콘택 플러그의 폭을 정의하기 위한 소정의 레티클(도시하지 않음)을 이용하여 포토레지스트의 소정 부분을 선택적으로 노광하고, 현상 공정을 통해 노광 공정에 의해 노광되거나 혹은 노광되지 않은 부분을 잔류시킨 다음, 후세정 공정 등을 통해 식각 잔유물 등을 제거함으로써 셀콘택 오픈마스크인 포토레지스트 패턴(도시하지 않음)을 형성한다.
여기서, 셀콘택 오픈마스크는 홀타입, 바타입 또는 티타입 등의 형태를 사용 할 수 있으며, 여기서는 티타입을 사용하였다.
패턴 형성을 위한 노광시 하부 즉, 제1절연막(407)의 광반사도가 높임으로써 난반사가 이루어져 원하지 않는 패턴이 형성되는 것을 방지하며, 제1절연막(407)과 포토레지스트의 접착력을 향상시킬 목적으로 포토레지스트 패턴과 제1절연막(407) 사이에 반사방지막(도시하지 않음)을 형성하는 바, 반사방지막은 포토레지스트와 그 식각 특성이 유사한 유기 계열의 물질을 주로 사용하며, 공정에 따라서는 이를 생략할 수도 있다.
또한, 제1절연막(407)과 포토레지스트 사이 또는 제1절연막(407)과 반사방지막 사이에 하드마스크를 형성할 수도 있다. 이 때 사용되는 하드마스크 재료로는 질화막 계열의 절연성 물질이나 텅스텐 또는 폴리실리콘 등의 전도성 물질을 이용할 수 있다.
계속해서, 포토레지스트 패턴을 식각마스크로 피식각층인 제1절연막(407)을 식각하여 이웃하는 게이트전극 패턴 사이의 식각정지막(406)을 노출시키는 SAC 식각 공정을 실시하여 콘택홀(도시하지 않음)을 형성한다.
이 때, 제1절연막(407)의 식각은 통상의 SAC 식각 공정의 레시피를 적용하는 바, 불소계플라즈마 예컨대, C2F4, C2F6, C3F 8, C4F6, C5F8 또는 C5F10 등의 CxFy(x,y는 1 ∼ 10)를 주식각가스로 하며, 여기에 SAC 공정시 폴리머를 발생시키기 위한 가스 즉, CH2F2, C3HF5 또는 CHF3 등의 가스를 첨가하며, 이 때 캐리어 가스로 He, Ne, Ar 또는 Xe 등의 비활성 가스를 사용한다.
이어서, 식각정지막(406)을 제거하여 기판(400, 구체적으로는 불순물 확산영역)을 노출시킨다. 식각정지막(406)의 식각은 블랭킷 식각을 주로 이용한다. 이 때 콘택홀이 형성된 게이트전극 패턴 측면에서는 식각정지막(406)이 제거되어 스페이서 형상으로 남는다.
이어서, 포토레지스트 패턴을 제거하는 바, 통상의 포토레지스트 스트립 공정을 적용한다.
계속해서, 콘택홀 저면의 CD를 확보하고 SAC 및 블랭킷 식각 등에 공정 후 잔류하는 식각 부산물을 제거하기 위해 BOE 등의 세정액을 이용하여 습식 세정을 실시한다. 세정 시에는 BOE 또는 불산을 이용하는 바, 불산의 경우 물과 불산의 비가 50:1 ∼ 500:1인 묽은 물산을 이용하는 것이 바람직하다.
이어서, 콘택홀이 형성된 기판(400) 전면에 플러그 형성용 전도막(도시하지 않음)을 증착하여 콘택홀을 충분히 매립시킨다.
여기서, 플러그 형성용 전도막 물질로 가장 많이 사용되는 물질은 폴리실리콘이며, Ti, TiN 등의 배리어메탈층과 적층하여 형성하기도 하며, 폴리실리콘 대신 텅스텐 등의 금속을 사용할 수도 있다.
이어서, 하드마스크용 절연막(405)이 노출되는 타겟으로 CMP 공정을 실시하여 콘택홀을 통해 기판(400) 예컨대, 기판(400)의 불순물 확산영역과 전기적으로 도통되고 하드마스크용 절연막(405)과 상부가 평탄화되며 아이솔레이션이 이루어진 플러그(408)를 형성한다.
이어서, 추가의 전면식각 공정을 실시하여 플러그(407)가 게이트 전도막(404)의 상부의 높이 정도가 될 때까지 리세스(Recess)시킨다. 한편, 플러그 형성시 CMP가 아닌 전면식각 공정을 적용할 수 있으며, 이 경우에는 전면식각 공정 만을 적용하여 'Q' 정도의 높이로 플러그(408)가 리세스되도록 한다.
이 때, 식각 가스로는 C2F6/Cl2/HBr를 사용하고 챔버의 압력은 5mTorr ∼ 50mTorr, 챔버의 파워는 100W ∼ 500W, 각 가스는 10SCCM ∼ 100SCCM을 사용한다.
한편, 플러그 물질을 증착하지 않고 선택적 에피택셜 성장(Selective Epitaxial Growth; 이하 SEG라 함) 공정을 적용하여 기판(400)으로부터 게이트 전도막(404)의 높이까지 성장시킬 수도 있다.
도 4a는 리세스된 복수의 플러그(408)가 형성된 공정 단면을 나타낸다.
이어서, 플러그(408) 가 형성된 전면에 단차피복성이 열악한 증착 방식을 이용하여 질화막 계열의 어택방지막(409)을 증착한 다음, 전면식각을 실시하여 게이트전극 패턴의 노출된 부분 즉, 하드마스크 절연막(405)의 측면 및 상부에만 스페이서 형상으로 남도록 한다.
어택방지막(405) 증착 방식으로는 플라즈마 화학기상증착(Plasma Enhancement Chemical Vapor Deposition; 이하 PECVD라 함) 방식을 사용하는 것이 바람직하다.
식각 가스로는 CHF3/CF4를 사용하고 챔버의 압력은 10mTorr ∼ 100mTorr, 챔버의 파워는 100W ∼ 800W, 각 가스는 10SCCM ∼ 100SCCM을 사용한다. 이 때, He, Ne, Ar 등의 비활성 갓를 10SCCM ∼ 100SCCM 정도 첨가할 수도 있다.
이어서, 도 4b에 도시된 바와 같이, 어택방지막(409)이 형성된 전면에 제2절연막(410)을 형성한 후, 비트라인 콘택 정의를 위한 포토레지스트 패턴(도시하지 않음)을 형성한 다음, 포토레지스트 패턴을 식각마스크로 제2절연막(410)을 선택적으로 식각하여 도면에 도시되지는 않았지만 플러그(408) 중의 일부의 표면을 오픈시키는 비트라인 콘택홀(도시하지 않음)을 형성한다.
다음으로, 오픈된 플러그(408) 표면에 콘택된 비트라인 콘택 플러그(도시하지 않음)를 형성한 후, 텅스텐, 텅스텐질화막, 폴리사이드 또는 폴리실리콘 등이 단독 또는 적층된 비트라인용 전도막과 질화막 계열의 비트라인 하드마스크용 절연막을 증착한다.
비트라인 패턴 형성을 위한 포토레지스트 패턴을 형성한 다음, 이를 식각마스크로 하드마스크용 절연막과 비트라인용 전도막을 식각하여 전도막과 하드마스크용 절연막이 적층된 구조의 비트라인을 형성한다.
한편, 도시된 공정 단면에서는 비트라인이 나타나지 않는다.
이어서, 비트라인 상에 제3절연막(411)을 형성한다. 제2절연막(410)과 제3절연막(411)은 산화막 계열의 물질막을 포함하는 것으로, 제1절연막(407)과 같은 물질막을 사용한다.
제3절연막(411) 상에 LPC1 공정에 의해 형성된 플러그(408) 중 스토리지노드콘택이 이루어질 플러그(408) 표면을 오픈시켜 스토리지노드 콘택홀을 형성하기 위한 포토레지스트 패턴(412)을 형성한다.
도 4c에서는 포토레지스트 패턴(412)의 마스크 얼라인 작업 중 도시된 'E'와 같이 미스 얼라인이 발생한 공정 단면을 나타낸다.
한편, 비트라인 형성 후, 비트라인이 형성된 프로파일을 따라 질화막 계열의 식각정지막을 추가로 증착할 수 있는 바, 이는 후속 스토리지노드 콘택 형성을 위한 식각 공정에서 비트라인의 어택을 방지하기 위한 것이다.
다음으로, 도 4d에 도시된 바와 같이, 포토레지스트 패턴(412)을 식각마스크로 제3절연막(411)과 제2절연막(410)을 차례로 식각하여 플러그(408)의 일부를 노출시키는 오픈부 즉, 스토리지노드 콘택홀(413)을 형성한다.
한편, 스토리지노드 콘택홀(413) 형성을 위해서는 식각 타겟이 제3절연막(411)과 제2절연막(410)을 모두 포함하므로 식각 공정에서 통상의 SAC 공정에서 사용되는 식각 타겟보다 과도하게 사용하게 된다.
종래의 공정 방식에서는 미스 얼라인에 의해 식각되는 부위가 게이트전극 패턴의 상부이므로 SAC 식각 공정에 의해 하드마스크용 절연막(405)이 손실되었으나, 본 발명에서는 리세스된 플러그(408) 형성 후 게이트전극 패턴의 하드마스크 절연막(405)의 측벽 및 상부에 형성하는 어택방지막(409)이 있어, SAC 식각 공정에서 하드마스크 절연막(405)의 어택을 방지할 수 있다.
따라서, 하드마스크 절연막(405)의 손실로 인해 후속 스토리지노드콘택 플러그와 게이트 전도막(404)이 전기적으로 단락되거나, 둘 사이의 절연 특성이 열화되는 것을 방지할 수 있다.
한편, 도면에 도시되지는 않았지만, 스토리지노드 콘택홀(413)을 통해 하부의 플러그(408)와 전가적으로 도통되는 스토리지노드콘택 플러그를 형성하는 공정 을 추가로 실시하게 된다.
전술한 바와 같이 이루어지는 본 발명은, 하부의 플러그 형성시 플러그의 일부를 게이트 하드마스크 정도의 깊이로 리세스 시킨 다음, 전면에 단차피복성이 불량한 질화막 계열의 물질막을 어택방지막을 증착하고 절연막을 증착한 다음, 통상의 스토리지노드 콘택홀 형성 공정을 실시함으로써, 스토리지노드 콘택홀 형성을 위한 마스크 형성 공정시 미스 얼라인이 발생하더라도 어택방지막에 의해 게이트전극의 손실로 인한 문제점을 극복할 수 있음을 실시예를 통해 알아 보았다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
전술한 본 발명의 실시예에서는 비트라인 사이의 절연막을 식각하여 스토리지노드 콘택홀을 형성하는 것을 그 일예로 하였으나, 그 이외에도 상부의 플러그를 형성하기 위해 하부의 도전패턴의 어택을 방지할 수 있는 모든 반도체소자 제조 공정에 적용이 가능하다.
상술한 바와 같은 본 발명은, 콘택 형성 공정시 하부 도전패턴의 어택을 방 지할 수 있어, 반도체소자의 수율과 공정 마진을 향상시킬 수 있는 효과가 있다.

Claims (14)

  1. 기판 상에 하드마스크용 절연막/전도막 구조의 복수의 도전패턴을 형성하는 단계;
    상기 도전패턴을 포함하는 기판 전면에 제1절연막을 형성하는 단계;
    상기 제1절연막을 관통하여 상기 도전패턴 사이의 상기 기판에 콘택되며, 상기 도전패턴의 상단부로부터 상기 전도막 사이의 높이를 갖는 플러그를 형성하는 단계;
    상기 도전패턴의 상기 하드마스크 절연막의 상부 및 측면을 덮는 어택방지막을 형성하는 단계;
    상기 어택방지막 상에 제2절연막을 형성하는 단계; 및
    상기 제2절연막을 선택적으로 식각하여 상기 플러그를 노출시키는 콘택홀을 형성하는 단계
    를 포함하는 반도체소자 제조 방법.
  2. 제 1 항에 있어서,
    상기 플러그를 형성하는 단계는,
    상기 제1절연막을 선택적으로 식각하여 상기 도전패턴 사이의 상기 기판을 노출시키는 오픈부를 형성하는 단계;
    상기 오픈부를 매립하는 플러그용 전도막을 증착하는 단계;
    상기 하드마스크 절연막이 노출될 때까지 상기 플러그용 전도막을 제거하여 서로 분리된 상기 플러그를 형성하는 단계; 및
    상기 도전패턴의 상단부로부터 상기 전도막 사이의 높이를 갖도록 상기 플러그를 리세스시키는 단계
    를 포함하는 것을 특징으로 하는 반도체소자 제조 방법.
  3. 제 2 항에 있어서,
    상기 플러그를 분리시키는 단계에서, 화학적기계적연마 또는 전면식각을 이용하는 것을 특징으로 하는 반도체소자 제조 방법.
  4. 제 2 항에 있어서,
    상기 플러그를 리세스시키는 단계에서,
    C2F6/Cl2/HBr를 이용하여 전면식각하는 것을 특징으로 하는 반도체소자 제조 방법.
  5. 제 1 항에 있어서,
    상기 플러그를 형성하는 단계는,
    상기 제1절연막을 선택적으로 식각하여 상기 도전패턴 사이의 상기 기판을 노출시키는 오픈부를 형성하는 단계; 및
    선택적 에피택셜 성장 방식을 이용하여 상기 오픈부를 매립하며 상기 도전패턴의 상단부로부터 상기 전도막 사이의 높이를 갖도록 상기 플러그를 형성하는 단계
    를 포함하는 것을 특징으로 하는 반도체소자 제조 방법.
  6. 제 1 항에 있어서,
    상기 어택방지막을 형성하는 단계는,
    상기 플러그가 형성된 프로파일을 따라 어택방지막을 증착하는 단계와, 상기 도전패턴의 상기 하드마스크 절연막의 상부 및 측면에만 상기 어택방지막이 남도록 전면식각을 실시하는 단계를 포함하는 것을 특징으로 하는 반도체소자 제조 방법.
  7. 제 6 항에 있어서,
    상기 어택방지막은 플라즈마 화학기상증착 방식을 적용한 질화막인 것을 특징으로 하는 반도체소자 제조 방법.
  8. 제 7 항에 있어서,
    상기 전면식각하는 단계에서, CHF3/CF4 가스를 사용하는 것을 특징으로 하는 반도체소자 제조 방법.
  9. 제 1 항에 있어서,
    상기 복수의 도전패턴을 형성하는 단계 후, 상기 복수의 도전패턴이 형성된 프로파일을 따라 식각정지막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체소자 제조 방법.
  10. 제 9 항에 있어서,
    상기 식각정지막은, 복수의 질화막이 적층된 구조 또는 질화막과 산화막이 적층된 구조를 포함하는 것을 특징으로 하는 반도체소자 제조 방법.
  11. 제 1 항에 있어서,
    상기 복수의 도전패턴은, 게이트전극 패턴, 비트라인 또는 금속전극 중 어느 하나를 포함하는 것을 특징으로 하는 반도체소자 제조 방법.
  12. 제 1 항에 있어서,
    상기 콘택홀을 형성하는 단계 후, 상기 콘택홀을 매립하며 노출된 상기 플러그와 전기적으로 연결되는 전도층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체소자 제조 방법.
  13. 제 12 항에 있어서,
    상기 전도층은 스토리지노드콘택 플러그인 것을 특징으로 하는 반도체소자 제조 방법.
  14. 제 1 항에 있어서.
    상기 제2절연막은, 복수의 산화막으로 이루어진 것을 특징으로 하는 반도체소자 제조 방법.
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