KR100602079B1 - 반도체 소자의 플러그 형성 방법 - Google Patents
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Abstract
본 발명은 반도체 소자의 금속 배선 공정에 있어서, 금속 배선 패턴의 종횡비에 관계없이 보이드 없는 플러그를 형성할 수 있는 반도체 소자의 플러그 형성 방법에 관한 것이다. 본 발명에 따른 반도체 소자의 플러그 형성 방법은, ⅰ) 반도체 기판 상에 금속을 증착하여 금속 배선층을 형성하는 단계; ⅱ) 상기 금속 배선층 상에 플러그 물질을 증착하고, 이를 식각하여 플러그를 형성하는 단계; ⅲ) 상기 플러그의 측면에 장벽 금속층을 증착하는 단계; ⅳ) 상기 장벽 금속층이 증착된 상기 플러그를 제외한 부위의 상기 금속 배선층을 식각하는 단계; 및 ⅴ) 상기 반도체 기판 상에 IMD(Inter Metal Dielectric)를 증착하는 단계를 포함한다. 본 발명에 따르면, 플러그 물질을 증착한 후에 식각하여 플러그를 형성하게 되므로, 보이드가 발생하지 않게 된다. 또한, 본 발명에 따르면, 비아홀 형성을 위한 IMD의 식각 공정이 필요 없게 되며, 하부 금속 배선이 과도-식각되어 발생하는 손상을 없앨 수 있으므로, 플러그와 하부 금속 배선 간에 양호한 콘택 형성이 가능해진다.
플러그, 텅스텐, 비아홀, 콘택홀, 금속 배선, 장벽 금속층
Description
도 1a 내지 도 1f는 본 발명에 따른 반도체 소자의 플러그 형성 방법을 나타내는 공정 흐름도이다.
본 발명은 반도체 소자의 플러그 형성 방법에 관한 것으로, 보다 구체적으로, 반도체 소자의 금속 배선 공정에 있어서, 종횡비에 관계없이 보이드 없는 플러그를 형성할 수 있는 반도체 소자의 플러그 형성 방법에 관한 것이다.
반도체 소자가 고집적화됨에 따라 디자인룰이 점차 감소하면서 금속 배선 공정 또한 점차 다층화 및 미세화되고 있다. 또한, 금속 배선 패턴이 점차 미세화될수록 종횡비(Aspect Ratio)도 커져서 통상적인 텅스텐으로 비아홀 또는 콘택홀을 완전히 채우는 것이 어려워지고 있는 실정이다.
기존 공정에서는 절연막을 식각한 후에 장벽 금속(Barrier Metal)과 플러그(plug)를 형성하게 되는데, 식각 공정 이후 비아홀 또는 콘택홀의 크기나 경사(Slope)가 열악하거나 또는 종횡비가 매우 커서 플러그 물질의 갭 충진(gap fill) 능력을 넘어설 경우, 후속 공정인 플러그 물질 증착 시에 상기 플러그 내에 보이드가 발생할 수 있다.
그리고, 플러그(plug)에 보이드(Void)가 발생되면, 금속 배선 저항이 증가되고, 결국 반도체 소자의 RC 시간 지연으로 인해 반도체 소자의 동작 속도가 저하될 수 있다는 문제점이 있다.
상기 문제점을 해결하기 위한 본 발명의 목적은 종횡비에 관계없이 보이드 없는 플러그를 형성할 수 있는 반도체 소자의 플러그 형성 방법을 제공하기 위한 것이다.
또한, 본 발명의 다른 목적은 비아홀 또는 콘택홀 형성을 위한 IMD 식각 공정이 불필요하고, 하부 금속 배선이 과도-식각되어 발생하는 손상을 없앰으로써 플러그와 하부 금속 배선 간에 양호하게 콘택을 형성할 수 있는 반도체 소자의 플러그 형성 방법을 제공하기 위한 것이다.
상기 목적을 달성하기 위한 수단으로서, 본 발명에 따른 반도체 소자의 플러그 형성 방법은,
ⅰ) 반도체 기판 상에 금속을 증착하여 금속 배선층을 형성하는 단계;
ⅱ) 상기 금속 배선층 상에 플러그 물질을 증착하고, 이를 식각하여 플러그를 형성하는 단계;
ⅲ) 상기 플러그의 측면에 장벽 금속층을 증착하는 단계;
ⅳ) 상기 장벽 금속층이 증착된 상기 플러그를 제외한 부위의 상기 금속 배선층을 식각하는 단계; 및
ⅴ) 상기 반도체 기판 상에 IMD(Inter Metal Dielectric)를 증착하는 단계
를 포함한다.
여기서, 상기 플러그는 텅스텐을 증착하여 형성하는 것이 바람직하다.
여기서, 상기 장벽 금속층은 Ti/TiN을 증착하여 형성되는 것이 바람직하며, 상기 장벽 금속층은 스퍼터링(Sputtering) 방식이나 화학적 기상 증착(CVD) 방식으로 증착될 수 있다.
여기서, ⅵ) 상기 플러그 상부에 제2 금속 배선층을 형성하는 단계를 추가로 포함할 수 있다.
여기서, 상기 ⅰ) 내지 ⅴ) 단계의 공정을 반복하여 다층의 금속 배선 구조를 형성할 수 있다.
본 발명에 따르면, 플러그 물질, 예컨대 텅스텐을 증착한 후에 이를 식각하여 플러그를 형성하게 되므로, 보이드가 발생하지 않게 되고, 또한, 상기 플러그 형성 후에 IMD를 증착하게 되므로, 플러그 물질 잔여물(residue)의 생성을 방지할 수 있고, 또한 상기 플러그의 평탄화 공정이 필요 없게 된다. 또한, 본 발명에 따르면, 비아홀 또는 콘택홀 형성을 위한 IMD의 식각 공정이 필요 없게 되며, 하부 금속 배선에 대해 과도-식각(over-etch)으로 인한 손상을 없앨 수 있다.
이하, 첨부된 도면을 참조하여, 본 발명의 실시예에 따른 반도체 소자의 플러그 형성 방법을 상세히 설명한다.
전술한 바와 같이, 기존 공정에서처럼 절연막을 식각하여 콘택이나 비아홀 형성한 후, 장벽 금속과 텅스텐 증착을 하는 경우에는, 사진 공정 또는 식각 공정시에 문제가 발생하여 상기 콘택이나 비아홀 크기가 텅스텐 갭 충진 능력 이상으로 작게 형성되었을 경우, 상기 텅스텐 플러그 형성시에 보이드가 형성되어 저항이 증가하게 되고, 또한 상기 보이드로 인해 후속 텅스텐 CMP 평탄화 공정시에 결함을 유발하게 된다.
본 발명은 금속 배선 증착 후 텅스텐을 증착하고, 사진 공정과 식각 공정을 거쳐 텅스텐-플러그를 형성한다. 이후, 후속 공정인 IMD(Inter Metal Dielectric)와 텅스텐 플러그의 부착(adhesion)을 위해 Ti/TiN을 증착한다. 이후, 사진 공정과 금속 식각 공정을 거쳐 금속 배선 패턴을 형성하고, 다시 IMD를 증착함으로써 보이드 없는 텅스텐 플러그를 형성할 수 있게 된다.
도 1a 내지 도 1f는 본 발명에 따른 반도체 소자의 플러그 형성 방법을 나타내는 공정 흐름도이다.
본 발명에 따른 반도체 소자의 플러그 형성 방법은, 먼저 반도체 소자가 형성된 반도체 기판 또는 서브층(sub layer)(11) 상에 알루미늄(Al) 금속 배선(13)을 증착한 후에 텅스텐(15)을 증착하고, 상기 텅스텐(15)을 식각하기 위해 제1 식각 마스크(16)를 형성하게 된다(도 1a 참조). 여기서, 상기 알루미늄 금속 배선층(13)의 상하부에는 장벽 금속층으로 Ti/TiN 층(12, 14)이 형성될 수 있다.
다음으로, 상기 텅스텐(15)을 식각하여 텅스텐 플러그(15)를 형성하고, 상기 제1 식각 마스크(16)를 제거한 후에, 상기 텅스텐 플러그(15)의 전면에 장벽 금속 층인 Ti/TiN(17)을 증착한다(도 1b 참조). 이때, 후속 공정의 IMD와 텅스텐 플러그의 부착을 위한 상기 Ti/TiN(17)은 스퍼터링(Sputtering) 방식 또는 화학적 기상 증착(CVD) 방식으로 증착하게 된다.
다음으로, 상기 Ti/TiN(17)이 증착된 상기 텅스텐 플러그(13)에 제2 식각 마스크(18)를 형성한다(도 1c 참조). 이때, 상기 제2 식각 마스크(18)는 상기 Ti/TiN(17)이 증착된 텅스텐 플러그(13)보다 좌우측으로 약간 넓은 폭으로 형성된다.
이후, 상기 제2 식각 마스크(18)를 사용하여 상기 금속 배선층(13)을 식각하게 된다(도 1d 참조). 이때, 상기 알루미늄 금속 배선층(13)의 상하부에 증착된 Ti/TiN 층(12, 14)도 함께 식각되게 된다.
다음으로, 상기 제2 식각 마스크(18)를 제거한 후에, 상기 텅스텐 플러그(13)가 형성되어 있는 높이만큼 IMD(19)를 증착하게 된다(도 1e 참조).
이후, 상기 텅스텐 플러그(13)가 형성된 상부에 제2 금속 배선(20)을 형성하게 된다(도 1f 참조). 물론, 전술한 도 1a 내지 도 1f의 단계를 반복함으로써, 다층의 금속 배선 구조를 형성할 수 있다.
따라서 본 발명은 기존 공정에서처럼 먼저 콘택홀이나 비아홀을 형성한 후, 상기 홀 내에 텅스텐을 증착하여 플러그를 형성하는 것이 아니라, 텅스텐(13)을 증착한 후에 이를 식각하여 텅스텐 플러그를 형성하게 되므로, 보이드가 없는 플러그를 형성할 수 있게 된다. 또한, 상기 텅스텐 플러그를 형성 후에, IMD를 증착하게 되므로, IMD 입자(particle)나 평탄화 공정 중에 발생할 수 있는 상기 IMD의 rip- out으로 인한 텅스텐 잔여물(residue)의 생성을 방지할 수 있고, 또한 상기 텅스텐의 CMP 평탄화 공정이 필요 없게 된다.
또한, 본 발명에 따르면, 비아홀 또는 콘택홀 형성을 위한 IMD의 식각 공정이 필요 없게 되며, 하부 금속 배선에 대해 과도-식각(over-etch)으로 인한 손상을 없앨 수 있게 된다.
위에서 발명을 설명하였지만, 이러한 실시예는 이 발명을 제한하려는 것이 아니라 예시하려는 것이다. 이 발명이 속하는 분야의 숙련자에게는 이 발명의 기술 사항을 벗어남이 없어 위 실시예에 대한 다양한 변화나 변경 또는 조절이 가능함이 자명할 것이다. 그러므로 본 발명의 보호 범위는 첨부된 청구 범위에 의해서만 한정될 것이며, 위와 같은 변화예나 변경예 또는 조절예를 모두 포함하는 것으로 해석되어야 할 것이다.
본 발명에 따르면, 플러그 물질을 증착한 후에 이를 식각하여 플러그를 형성하게 되므로, 보이드가 발생하지 않게 된다.
또한, 본 발명에 따르면 플러그를 먼저 형성한 후 IMD를 증착하게 되므로, IMD 입자나 평탄화 공정 중에 발생할 수 있는 텅스텐 잔여물의 생성을 방지할 수 있고, 또한 기존의 텅스텐 CMP 평탄화 공정이 필요 없게 되어 공정이 단순해질 수 있다.
또한, 본 발명에 따르면, 비아홀 또는 콘택홀 형성을 위한 IMD의 식각 공정이 필요 없게 되며, 하부 금속 배선이 과도-식각되어 발생하는 손상을 없앨 수 있 으므로, 플러그와 하부 금속 배선 간에 양호한 콘택 형성이 가능해진다.
Claims (5)
- ⅰ) 반도체 기판 상에 금속을 증착하여 금속 배선층을 형성하는 단계;ⅱ) 상기 금속 배선층 상에 텅스텐을 증착하고, 이를 식각하여 텅스텐 플러그를 형성하는 단계;ⅲ) 상기 텅스텐 플러그 측면상에 스퍼터링(Sputtering) 방식이나 화학적 기상 증착(CVD) 방식으로 Ti/TiN을 증착하여 장벽 금속층을 증착하는 단계;iv) 상기 금속 배선층의 식각에 사용하기 위한 식각 마스크를 장벽 금속층에 형성하는 단계v) 상기 식각 마스크를 이용하여 상기 금속 배선층을 식각하는 단계; 및vi) 상기 반도체 기판 상에 IMD(Inter Metal Dielectric)를 증착하는 단계를 포함하는 반도체 소자의 플러그 형성 방법.
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- 제 1항에 있어서,상기 ⅰ) 내지 ⅴi) 단계의 공정을 반복하여 다층의 금속 배선 구조를 형성하는 것을 특징으로 하는 반도체 소자의 플러그 형성 방법.
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