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KR100609683B1 - 온도 보상이 가능한 ｃｍｏｓ지수함수 발생기 회로 - Google Patents

온도 보상이 가능한 ｃｍｏｓ지수함수 발생기 회로 Download PDF

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KR100609683B1
KR100609683B1 KR1020030097244A KR20030097244A KR100609683B1 KR 100609683 B1 KR100609683 B1 KR 100609683B1 KR 1020030097244 A KR1020030097244 A KR 1020030097244A KR 20030097244 A KR20030097244 A KR 20030097244A KR 100609683 B1 KR100609683 B1 KR 100609683B1
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김종대
송원철
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Abstract

온도 변화에 따른 이득을 보상할 수 있는 지수 함수 발생기 회로를 개시한다. 개시된 본 발명의 지수 함수 발생기 회로는, 외부 조정 전압 신호의 크기를 조절하는 조정 전압 조절부, 상기 조정 전압 조절부의 출력 신호에 의해 지수 함수 전류 및 전압을 발생하는 지수 함수 발생부, 상기 지수 함수 발생부에 기준 전압을 제공하는 기준 전압 발생부, 및 상기 조정 전압 발생부의 온도 변화에 따라 상기 조정 전압 조절부의 출력을 보상하는 온도 보상부를 포함한다.
VGA, CMOS, 가변 이득, 지수 함수

Description

온도 보상이 가능한 ＣＭＯＳ지수함수 발생기 회로{Temperature compensated Complementary Metal Oxide Semiconductor exponential function generator circuit}
도 1은 본 발명의 온도 보상이 가능한 전압 발생기를 적용한 가변 이득 증폭기 회로를 개략적으로 나타낸 도면이다.
도 2는 본 발명에 따른 온도 보상이 가능한 지수 함수 발생기를 나타낸 회로도이다.
도 3은 본 발명의 지수 함수 발생기에서 조정 전압 신호에 따른 지수함수 전압을 보여주는 그래프이다.
본 발명은 전압 발생기 회로에 관한 것으로, 보다 구체적으로는 온도 보상이 가능한 CMOS(complementary metal oxide semiconductor)로 구성된 지수 함수 발생기 회로에 관한 것이다.
일반적으로, AGC(automatic gain controlled) 회로 중 기능 회로(block circuit)의 하나인 가변 이득 증폭기(variable gain amplifier)는 인가되는 제어 전압에 대하여 지수 함수적인 전압 이득의 제어 기능을 제공한다. 이러한 가변 이득 증폭기는 상기 인가된 제어 전압에 선형적으로 비례하는 선형 특성을 갖는 파워 이득을 데시벨(dB) 형태로 제공한다. 가변 이득 증폭기는 수신기 및 송신기를 포함하는 다양한 응용 분야에 걸쳐 이용될 수 있다.
이와같은 가변 이득 증폭기를 설계하는데 있어서 가장 중요한 사항이 인가 전압(조절 전압)에 따른 정확한 이득 조절 특성이다. 이러한 이득 조절은 가변 이득 증폭기내에 설계된 바이폴라 트랜지스터의 전류-전압의 지수함수적 관계에 의해 가능하다.
또한, 종래의 가변 이득 증폭기는 다른 회로에 집적이 용이하도록, CMOS 회로로 구성되며, 상기 이득 조절은 CMOS 회로에서 기생적으로 발생되는 기생 바이폴라 트랜지스터의 자체 특성에 의해 제어 전압을 지수 전류(exponential current)로 용이하게 변환시키고 있다.
그러나, CMOS 가변 이득 증폭기 회로에서 그 특성상 공정 변화나 온도 변화 및 전원 전압의 잡음 등에 따라, MOS 소자의 문턱 전압 등의 크기 변화 및 축소된다. 이 때문에, CMOS 가변 이득 증폭기 회로의 입출력 신호 크기가 제한되어, 원활한 회로 동작을 가지기 어렵다. 즉, 상기한 CMOS 가변 이득 증폭기 회로는 공정 변수, 온도 및 전원 전압의 의존성이 크기 때문에, 집적회로에 정확한 지수함수의 성능을 가지도록 집적시키는데 어려움이 있다.
따라서, 본 발명이 이루고자 하는 기술적 과제는 온도 변화에 따른 이득 조 절을 보상할 수 있는 지수 함수 발생기 회로를 제공하는 것이다.
상기한 본 발명의 목적을 달성하기 위하여, 본 발명의 지수 함수 발생기 회로는, 조정 전압 신호의 크기를 조절하는 조정 전압 조절부, 상기 조정 전압 조절부의 출력 신호에 의해 지수 함수 전류 및 전압을 발생하는 지수 함수 발생부, 상기 지수 함수 발생부에 기준 전압을 제공하는 기준 전압 발생부, 및 상기 조정 전압 발생부의 온도 변화에 따라 상기 조정 전압 조절부의 출력을 보상하는 온도 보상부를 포함한다.
상기 조정 전압 조절부는, 상기 외부 조정 전압 신호가 (-) 입력에 입력되고, 상기 기준 전압이 (+) 입력에 입력되는 제 1 연산 증폭기를 포함하며, 상기 제 1 연산 증폭기의 (-) 입력에 연결된 제 1 저항 및 상기 제 1 연산 증폭기의 (-) 입력 및 출력 사이에 연결된 가변 저항인 제 2 저항을 더 포함하여, 그 이득을 감소시킨다.
상기 제 1 연산 증폭기의 출력단에 버퍼링 역할을 하는 제 2 연산 증폭기가 더 구비된다.
상기 지수 함수 발생부는 상기 제 1 연산 증폭기의 출력 신호에 따라 지수 함수 전류를 발생하는 수단 및 지수 함수 전압을 발생하는 수단을 포함한다.
상기 지수 함수 전류를 발생하는 수단은, 상기 제 1 연산 증폭기의 출력 신호가 게이트에 입력되는 한 쌍의 MOS 트랜지스터로 된 신호 전달부, 상기 각각의 MOS 트랜지스터의 드레인에 연결되어 상기 제 1 연산 증폭기의 출력 신호가 입력되 는 제 1 및 제 2 바이폴라 트랜지스터, 및 상기 신호 전달부에 소정의 바이어스를 제공하는 커런트 미러 전류원을 포함한다. 상기 제 1 및 제 2 바이폴라 트랜지스터는 그것의 베이스 및 콜렉터가 각각 연결되어 있다.
상기 지수 함수 전압을 발생하는 수단은, 상기 커런트 미러 전류원 및 상기 신호 전달부 중 어느 하나의 MOS 트랜지스터의 소오스 사이에 직렬 연결된 한 쌍의 저항으로 구성된다.
상기 기준 전압 발생부는, 상기 기준 전압이 인가되는 제 3 연산 증폭기, 상기 제 3 연산 증폭기의 출력 신호가 입력되는 모스 트랜지스터, 및 상기 모스 트랜지스터의 소오스에, 에미터가 연결되는 제 3 바이폴라 트랜지스터를 포함하고, 상기 모스 트랜지스터의 드레인은 전원 전압과 연결된 외부 전류원(Iop)과 연결되어 있고, 상기 모스 트랜지스터의 드레인과 상기 제 3 바이폴라 트랜지스터의 베이스 사이에 제 4 연산 증폭기가 연결되어 상기 바이폴라 트랜지스터의 베이스 전압을 생성한다.
상기 온도 보상부는, 상기 조정 전압 조절부의 온도 변화를 감지하는 제 4 바이폴라 트랜지스터, 상기 제 4 바이폴라 트랜지스터의 온도 변화에 따른 콜렉터 전류 변화에 따라, 소정의 바이어스를 제공하는 외부 전류원(Itemp), 및 상기 제 4 바이폴라 트랜지스터의 콜렉터 전류의 변화 및 상기 외부 전류원(Itemp)에 의해 제공된 바이어스에 의해 상기 조정 전압 조절부의 출력 신호를 조절하기 위한 제어 신호를 출력하는 제 5 연산 증폭기를 포함한다.
상기 온도 보상부는, 접지 전압(혹은 전원 전압) 및 기준 전압의 입력되는 제 6 연산 증폭부, 및 상기 제 6 연산 증폭부의 출력 신호를 상기 제 4 바이폴라 트랜지스터에 전달하는 모스 트랜지스터를 더 포함한다. 상기 제 6 연산 증폭부의 (-) 입력에 제 3 저항이 연결되고, (-) 입력 및 출력 사이에 가변 저항인 제 4 저항이 더 연결된다. 이때, 상기 제 5 연산 증폭기의 출력 신호는 온도 변화에 따라 상기 제 2 및 제 4 저항의 저항치를 가변시켜, 제 1 및 제 6 연산 증폭부의 정확한 이득을 조절하여, 온도 보상을 한다.
상기 제 1 내지 제 4 바이폴라 트랜지스터는 그것의 콜렉터가 각각 공통 접속되어 접지단과 연결되고, 베이스에 동일한 신호가 인가된다.
(실시예)
이하 첨부한 도면에 의거하여 본 발명의 바람직한 실시예를 설명하도록 한다. 그러나, 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예들로 인해 한정되어지는 것으로 해석되어져서는 안 된다. 본 발명의 실시예들은 당업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해서 제공되어지는 것이다. 따라서, 도면에서의 요소의 형상 등은 보다 명확한 설명을 강조하기 위해서 과장되어진 것이며, 도면상에서 동일한 부호로 표시된 요소는 동일한 요소를 의미한다.
도 1은 본 발명의 지수 함수 발생기를 갖는 전압 발생기를 적용한 CMOS 가변 이득 증폭기를 개략적으로 나타낸 블록도이다.
전압 발생기(100)는 도 1에 도시된 바와 같이, 다수의 가변 이득 증폭기(110,120,130), 오프셋 제거기(offset canceller:140), 온도 변화를 보상할 수 있는 지수함수 발생기(200) 및 내부 이득 조절신호 발생회로(300)을 포함한다.
다수의 가변 이득 증폭기(110,120,130), 예컨대, 제 1 내지 제 3 가변 이득 증폭기(110,120,130)는 제 1 가변 이득 증폭기(110)의 출력 신호가 제 2 가변 이득 증폭기(120)의 입력 신호가 되고, 제 2 가변 이득 증폭기(120)의 출력 신호가 제 3 가변 이득 증폭기(130)의 입력 신호가 되도록 순차적으로 연결된다. 제 1 가변 이득 증폭기(110)의 입력단에 차동 위상차를 갖는 신호(Vi+, Vi-)가 입력된다.
오프셋 제거기(140)는 제 1 가변 이득 증폭기(110)의 출력단과 제 3 가변 이득 증폭기(130)의 출력단 사이에 연결되어, 오프셋 신호를 제거한다.
지수 함수 발생기(200)는 외부 이득 조정 전압 신호(Vc)가 입력되고, 지수함수적인 전압 이득 조절 신호를 데시벨 단위에 대해 리니어(linear) 형태의 전압 이득으로 변환시켜, 내부 이득 조절 신호 발생 회로(300)로 출력한다. 내부 이득 조절 신호 발생 회로(300)는 상기 전압 이득을 입력받아, 각 가변 이득 증폭기(110,120,130)에 내부 이득 조절 신호를 제공한다. 이러한 지수 함수 발생기(200)는 앞서 설명한 바와 같이, 다른 소자들과 집적이 용이하도록 CMOS 반도체 공정 기술에 의해 형성되는 바이폴라 트랜지스터 및 CMOS 트랜지스터로 구성되어 있으며, 온도에 따른 지수 함수 발생 전압의 변화를 최소화하기 위한 바이폴라 트랜지스터로서 CMOS 트랜지스터 제작시 필연적으로 발생되는 기생 바이폴라 트 랜지스터를 이용하였다.
도 2를 참조하여 이러한 지수 함수 발생기(200)는 외부 이득 조정 전압 조절부(210), 지수 함수 발생부(220), 온도 보상부(250) 및 기준 전압 제공부(260)를 포함한다.
외부 이득 조정 전압 조절부(210)는 제 1 및 제 2 저항(R1,R2)이 연결된 제 1 연산 증폭기(212) 및 제 2 연산 증폭기(214)를 포함한다. 제 1 연산 증폭기(212)는 역 전압이 출력될 수 있도록, (-) 입력단에 외부 조정 전압 신호(Vc)가 입력되고, (+) 입력단에 기준 전압(VREF)이 입력된다. 또한, 제 1 연산 증폭기(212)의 (-) 입력단에 제 1 저항(R1)이 연결되고, 제 1 연산 증폭기(212)의 (-) 입력 및 출력단 사이에 가변 저항인 제 2 저항(R2)이 연결된다. 또한, 제 2 연산 증폭기(214)의 (+) 입력에 제 1 연산 증폭기(212)의 출력 신호가 입력되며, 제 2 연산 증폭기(214)는 제 1 연산 증폭기(212)의 출력 신호를 버퍼링하는 역할을 한다.
지수 함수 전류 발생부(220)는 지수 함수 전류 발생부(230) 및 지수 함수 전압 발생부(245)를 포함한다.
우선, 지수 함수 전류 발생부(230)는 전류원(232), 외부 이득 신호 전달부(234) 및 바이폴라 트랜지스터부(236)를 포함한다. 전류원(232)은 PMOS 트랜지스터인 제 1 및 제 2 MOS 트랜지스터(M1,M2)가 커런트 미러(current mirror) 형태로 연결되어 구성된다. 즉, 제 1 및 제 2 MOS 트랜지스터(M1,M2)의 게이트는 공 통 접속되면서, 제 1 MOS 트랜지스터(M1)의 게이트와 드레인 역시 공통 접속되어 있다.
외부 이득 조정 신호 전달부(234)는 소오스가 공통으로 연결된 제 3 및 제 4 MOS 트랜지스터(M3,M4)를 포함하며, 제 3 및 제 4 MOS 트랜지스터는 NMOS 트랜지스터로 구성된다. 상기 제 3 MOS 트랜지스터(M3) 및 제 4 MOS 트랜지스터(M4)의 게이트에 제 2 연산 증폭기(214)의 출력 전압이 각각 입력되고, 제 3 MOS 트랜지스터(M3)의 드레인은 제 1 MOS 트랜지스터(M1)의 드레인과 접속되고, 제 4 MOS 트랜지스터(M4)의 드레인은 제 2 MOS 트랜지스터(M2)와 전기적으로 연결된다. 제 3 및 제 4 MOS 트랜지스터(M3,M4)의 소오스는 상기 외부 이득 조정 전압 조절부(210)의 제 2 연산 증폭기(214)의 (-) 입력단과 연결되어, 제 2 연산 증폭기(214)의 (-) 입력 신호를 제공한다.
바이폴라 트랜지스터부(236)는 베이스 및 콜렉터가 각각 공통으로 연결된 제 1 및 제 2 바이폴라 트랜지스터(Q1,Q2)를 포함한다. 제 1 및 제 2 바이폴라 트랜지스터(Q1,Q2)는 상술한 바와 같이 기생 바이폴라 트랜지스터일 수 있고, 예컨대 그 에미터의 크기가 상기 제 4 바이폴라 트랜지스터의 n배(nx)의 크기를 가지며, 상기 외부 이득 조정 전압 조절부(210)의 제 2 연산 증폭기(214)의 출력 전압에 따라 지수 함수 전류(EXPI)를 발생한다. 아울러, 제 1 및 제 2 바이폴라 트랜지스터(Q1,Q2)의 콜렉터는 상술한 바와 같이, 서로 공통 접속되면서 접지되고, 제 1 바이폴라 트랜지스터(Q1)의 에미터는 제 3 MOS 트랜지스터(M3)의 소오스와 연결되고, 제 2 바이폴라 트랜지스터(Q2)의 에미터는 제 4 MOS 트랜지스터(M4)의 소 오스와 연결된다.
지수 함수 전압 발생부(245)는 직렬 연결된 제 5 및 제 6 저항(R5,R6)을 포함한다. 제 5 저항(R5)의 일단은 제 2 MOS 트랜지스터(M2)의 드레인과 연결되고, 제 6 저항(R6)의 일단은 제 4 MOS 트랜지스터의 드레인과 연결된다. 지수 함수 전압 발생부(245)의 지수 함수 전압(ExpV)은 제 5 및 제 6 저항(R5,R6)의 양단간의 전압이다. 아울러, 상기 지수 함수 전류(ExpI)는 제 2 MOS 트랜지스터(M2)의 드레인 전류(ID2) 및 제 4 MOS 트랜지스터(M4)의 드레인 전류(ID3)의 차(ID2 -ID3)로 얻어진다.
온도 보상부(250)는 제 3 및 제 4 저항(R3,R4)이 연결된 제 3 연산 증폭기(252), 제 4 연산 증폭기(254), 제 1 외부 전류원(Itemp:256), 제 6 및 제 7 저항(R6,R7)이 연결된 제 5 연산 증폭부(258), 제 6 MOS 트랜지스터(M6) 및 제 4 바이폴라 트랜지스터(Q4)를 포함한다.
제 3 연산 증폭기(252)의 (-) 입력은 접지되거나 전원 전압이 인가되고, (+) 입력에 기준 전압(VREF)이 인가된다. 아울러, 제 3 연산 증폭기(252)의 (-) 입력에 제 3 저항(R3)이 연결되고, 제 3 연산 증폭기(252)의 (-) 입력 및 출력 사이에 가변 저항인 제 4 저항(R4)이 연결된다.
제 4 연산 증폭기(254)는 그것의 (+) 입력에 제 3 연산 증폭기(252)의 출력 신호가 인가되어, 제 3 연산 증폭기(252)의 출력 신호를 버퍼링시킨다. 제 4 연산 증폭기(254)의 출력 신호는 NMOS 트랜지스터인 제 6 MOS 트랜지스터(M6)의 게이트에 입력된다. 제 6 MOS 트랜지스터(M6)의 드레인은 다시 제 4 연산 증폭기(254)의 (-)입력과 연결되어, 제 4 연산 증폭기(254)의 (-) 입력 신호를 제공한다.
제 4 바이폴라 트랜지스터(Q4)의 에미터는 제 6 MOS 트랜지스터(M6)의 드레인과 접속되고, 콜렉터는 상기 제 1 및 제 2 바이폴라 트랜지스터(Q3)의 콜렉터와 공통 접속되어 있다. 제 4 바이폴라 트랜지스터(Q4)의 크기는 상기 제 1 및 제 2 바이폴라 트랜지스터(Q3)보다 1/n 만큼 작은 1x임이 바람직하다. 이때, 제 4 바이폴라 트랜지스터(Q4) 역시 기생 바이폴라 트랜지스터일 수 있고, 온도 변화에 따른 제 4 바이폴라 트랜지스터(Q4)의 콜렉터 전류의 변화를 디텍팅(detecting) 한다.
한편, 제 5 연산 증폭기(258)는 그것의 (-) 입력에 제 1 외부 전류원(256) 및 제 7 저항(R7) 연결되고, 그것의 (+) 입력에 제 6 MOS 트랜지스터(M6)의 소오스와 연결된 제 8 저항(R8)이 연결된다. 이때, 제 7 및 제 8 저항(R7,R8)의 일단은 서로 연결되어, 상기 제 5 및 제 6 저항(R5,R6)의 공통 접속 노드와 연결되면서, 커먼 전압(Vcom) 전압을 인가받는다. 이때, 제 1 외부 전류원(256)은 온도에 따라 바이어스를 제공하는 온도 보상 전류원이며, 상기 제 4 바이폴라 트랜지스터(Q4)에서 온도 변화 따른 컬렉터 전류 디텍팅시 그에 대응하여 제 5 연산 증폭기(258)에 소정의 바이어스를 공급하는 것이다.
그러면, 제 4 바이폴라 트랜지스터(Q4) 및 제 1 외부 전류원(256)과 연결된 제 5 연산 증폭기(258)는 제 4 바이폴라 트랜지스터(Q4)의 온도 변화에 따른 컬럭터 전류의 변화에 따라, 상기 제 7 및 제 8 저항(R7,R8)에 입력 신호가 인가되고, 이에 따라 소정의 전압을 출력한다. 이 출력 신호는 가변 저항인 제 2 및 제 4 저항(R2,R4)과 연결되어, 제 2 및 제 4 저항(R2,R4)값을 조절한다. 즉, 온도 변화 따라, 그에 해당하는 바이어스가 입력되는 제 5 연산 증폭기(258)의 출력 신호에 의해, 지수 함수 전압 및 전류의 크기를 제어하는 제 2 및 제 4 저항(R2,R4)의 값이 가변된다.
한편, 기준 전압 발생부(260)는 제 2 외부 전류원(262), 제 3 바이폴라 트랜지스터(Q3), 제 6 연산 증폭부(264), 제 7 연산 증폭부(266) 및 제 5 MOS 트랜지스터(M5)를 포함한다.
우선, 제 7 연산 증폭부(266)의 (+) 입력에 기준 전압(VREF)이 인가되고, 제 7 연산 증폭부(266)의 출력 신호는 NMOS 트랜지스터인 제 5 MOS 트랜지스터(M5)의 게이트에 입력된다. 제 5 MOS 트랜지스터(M5)의 드레인에 전원 전압(VDD)과 연결된 제 2 외부 전류원(262)이 연결되고, 소오스에 제 3 바이폴라 트랜지스터(Q3)의 에미터가 연결된다. 이때, 제 3 바이폴라 트랜지스터(Q3)의 콜렉터는 상기 제 1, 제 2 및 제 4 바이폴라 트랜지스터(Q4)의 콜렉터와 공통으로 묶여있으며, 베이스 역시 공통으로 묶여있다. 또한, 제 5 MOS 트랜지스터(M5)의 드레인과 제 3 바이폴라 트랜지스터(Q3)의 베이스 사이에 제 6 연산 증폭기(264)가 연결되어 있다. 이에따라, 제 1 내지 제 4 바이폴라 트랜지스터(Q1∼Q4)의 베이스에 제 6 연산 증폭기(264)에 의해 증폭된 제 2 외부 전류원(262)으로부터 제공되는 바이어스가 제공된다. 아울러, 제 7 연산 증폭기(266)의 (-) 입력은 제 5 MOS 트랜지스터(M5)의 드레인과 연결된다.
이와같은 구성을 갖는 지수 함수 발생기의 동작을 설명하도록 한다.
우선, 외부로부터 인가되는 조정 전압 신호(Vc)이 제 1 연산 증폭부(212)에 입력되면, 제 1 저항(R1) 및 제 2 저항(R2)에 의해 스케일링된 역 전압이 발생된다. 제 1 연산 증폭기(212)의 출력 전압(신호)은 제 2 연산 증폭기(214)를 통해 지수 함수 발생부(220)의 제 3 및 제 4 MOS 트랜지스터(M3,M4)의 게이트에 입력된다. 제 3 및 제 4 MOS 트랜지스터(M3,M4)의 소오스에 제 1 연산 증폭기(212)의 출력 전압이 인가되고, 상기 소오스의 전압은 다시 제 2 연산 증폭기(214)의 입력 신호가 된다.
한편, 기준 전압 신호부(260)의 제 5 MOS 트랜지스터(M5)의 소오스 역시 마찬가지로 외부로부터 일정한 기준 전압(VREF)이 인가되고, 그 전압이 다시 제 7 연산 증폭기(266)의 (-) 입력 신호가 된다.
상기와 같이, 제 3 및 제 4 MOS 트랜지스터(M3,M4)의 소오스에 제 1 연산 증폭기(212)의 출력 신호가 전달됨에 따라, 제 1 및 제 2 바이폴라 트랜지스터(Q1,O2)의 에미터에도 제 1 연산 증폭기(212)의 출력 전압이 인가된다. 이때, 상기 제 1 및 제 2 바이폴라 트랜지스터(Q1,Q2)와 연결되어 있는 제 3 바이폴라 트랜지스터(Q3)의 에미터에는 제 2 외부 전류원(262)에 의해 일정한 바이어스 전류(Iop)가 흐르고 있다. 아울러, 제 2 외부 전류원(262), 제 6 연산 증폭기(264) 및 제 7 연산 증폭기(266)에 의해 제 3 바이폴라 트랜지스터(Q3)의 베이스 전압(Vb)이 설정되고, 이 베이스 전압(Vb)은 제 1, 제 2 및 제 4 바이폴라 트랜지스터(Q1,Q2,Q4)의 베이스 전압이 된다.
상기와 같은 방식으로 제 1 및 제 2 바이폴라 트랜지스터(Q1,Q2)의 베이스 바이어스 전압(Vb)을 생성하는 것은, 전체 이득 조절 전압 범위(0∼Vc)의 대략적인 중간 지점인 기준 전압(VREF)에 대하여 바이폴라 트랜지스터들(Q1,Q2,Q3)의 베이스-에미터 전압(Vbe), 온도 및 공정 변화등에 대한 출력 전류의 변화를 최소화시키기 위함이다.
이러한 상태에서 조정 전압 신호(Vc)를 변화시키면, 제 1 및 제 2 MOS 트랜지스터(M1,M2)로 구성된 전류원(232)에 의해 제 3 및 제 4 MOS 트랜지스터(M3,M4)의 드레인에 상기 제 1 및 제 2 바이폴라 트랜지스터의 컬렉터 전류에 해당하는 지수 함수 형태의 출력 전류(Io)가 흐르게 되며, 이 출력 전류(Io)는 다음의 식으로 표현된다.
(수학식 1)
Io=K1 CDOT EXP(-K2 CDOT Vc-Vcom)
여기서, 상기 K1은 제 1 및 제 2 바이폴라 트랜지스터(Q1,Q2)의 크기를 나타내는 함수이고, K2는 제 1 및 제 2 저항(R1,R2)에 따른 스케일링 상수이다. Vcom은 외부에서 인가되는 전압으로서 지수함수 전압(ExpV)이 공통 모드(common mode) 전 압이 된다.
상술한 바와 같이, 제 1 내지 제 4 바이폴라 트랜지스터(Q1∼Q4)의 베이스 전압(Vb)은 제 2 외부 전류원(262)에서 제공되는 바이어스 전류(Iop)에 따라 변한다. 이에 따라, 상기 K1,K2 및 바이어스 전류(Iop)를 조절하게 되면, 원하는 크기의 지수함수 특성의 전류를 얻을 수 있고, 지수 함수 전압 발생부(245)의 제 5 및 제 6 저항(R5,R6)에 의해 차동 형태의 지수 함수 전압을 얻을 수 있다.
또한, 조정 전압 신호(Vc)가 기준 전압(VREF)과 동일한 경우, 온도 변화에 대한 보상은 제 2 외부 전류원(262), 제 6 연산 증폭기(264) 및 제 3 바이폴라 트랜지스터(Q3)에 의해 조정 전압 신호(Vc)가 기준 전압(VREF) 크기인 지점을 중심으로 이루어진다. 즉, 본 발명의 지수 함수 발생기(200)는 회로 구성상 조정 전압 신호(Vc)의 변화에 따라, 온도 파라미터에 대해 지수 함수 특성이 민감하게 변할 수 있다.
보다 자세하게는 온도 변화가 있는 경우, 지수 함수 전압 특성이 조정 전압 신호가 최소(Vc=Vcmin, 예컨대 0V) 또는 최대(Vc=Vcmax, 예컨대, VDD)일 때 가장 심하게 변하고, 조정 전압 신호(Vc)가 기준 전압(VREF) 주변인 경우에서는 거의 변화되지 않는다. 이에따라, 온도에 따라 가변되는 지수 함수 전압은 이득 조절 범위에서 기준 전압(VREF)을 중심으로 하여 시소(seesaw) 형태로 상하 이동된다. 이는 데시벨 단위로 표현될 때의 상기 지수 함수 전압의 기울기가 제 1 및 제 2 바이폴라 트랜지스 터의 열전압(thermal voltage), 제 1 저항(R1) 및 제 2 저항(R2)에 따라, 선형적으로 변하기 때문이다.
여기서, 지수 함수 전압의 기울기는 다음의 식 2로 표현된다.
(수학식 2)
Figure 112003049697338-pat00001
따라서, 온도 변화에 따른 지수 함수 전압의 기울기를 보상하기 위하여 제 1 및 제 3 연산 증폭기(212,252)의 저항비(R2/R1,R4/R3)를 조절하고, 제 3 연산 증폭기(252)의 어느 하나의 입력에 접지 전압을 인가하거나 전원 전압을 인가하면, 온도 변화에 따른 이득을 변화를 조절할 수 있다.
이때, 이러한 저항비의 조절은 상기 온도 보상부(250)에 의해 자동적으로가능하다. 즉, 온도 보상부(250)의 제 4 연산 증폭기(254), 제 6 MOS 트랜지스터(M6) 뿐만 아니라, 제 4 바이폴라 트랜지스터(Q4)의 온도에 따른 콜렉터 전류 변화량(△Ic(T)), 제 1 외부 전류원(256) 및 제 7, 제 8 저항(R8)에 의한 제 5 연산 증폭기 특성을 이용하여, 온도에 따라, 지수 함수 전압을 조절할 수 있다.
즉, 제 5 연산 증폭기(258)의 출력 전압이 제 2 및 제 4 저항(R2,R4)에 피드백되도록 연결되어 있으므로, 온도 변화에 따라 저항비(R2/R1 및 R4/R3)를 조정할 수 있어, 안정된 지수 함수 전압을 발생시킬 수 있다. 이때, 제 2 및 제 4 저항(R2,R4)은 선형 영역에서 동작하는 MOS 트랜지스터들의 자체 온 저항 특성을 이용하여 구현시킬 수 있다.
여기서, 데시벨로 표현된 지수 함수 전압의 기울기는 다음의 식 3과 같다.
(수학식 3)
20log(ExpV최대값/ExpV최소값)×(VREF/Vc최대값)=20log(n×I temp)/Iop
즉, 상기 식 3에 의하면, 제 1 및 제 2 외부 전류원(256,266)에 의해 그 기울기를 조절할 수 있으므로, 온도에 따른 지수 함수 전압 및 전류를 보상할 수 있다.
도 3은 본 발명의 지수 함수 발생기에서 조정 전압 신호에 따른 지수함수 전압을 보여주는 그래프이다. 도 3에 의하면, 조정 전압 신호(Vc)가 기준 전압(VREF)일때를 중심으로, 본 발명의 보상 회로에 의해 자동적으로 시소 형태로 지수 함수 전압의 기울기가 온도 보상이 된다.
이상에서 자세히 설명한 바와 같이, 본 발명에 의하면, CMOS 트랜지스터 제작시 기생적으로 생성되는 바이폴라 트랜지스터를 포함하는 온도 보상부 및 기준 전압 발생부를 지수 함수 발생기에 설치한다. 이에따라, 온도 보상 회로에 의해 온도 변화에 따른 바이폴라 트랜지스터의 컬렉터 전류의 변화를 디텍팅하고, 발생되는 지수 함수 전압의 기울기가 보상된다.
또한, 가변 이득 증폭기에서 안정된 이득 조절 공급에 의한 저 왜곡 및 고 대역 특성을 얻을 수 있다. 아울러, 저전원 공급 영역 또는 필요에 따라 신호 모드 설정이 가능하다.
이상 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상의 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러가지 변형이 가능하다.

Claims (10)

  1. 외부 이득 조정 전압 신호의 크기를 조절하는 조정 전압 조절부;
    상기 조정 전압 조절부의 출력 신호에 의해 지수 함수 전류 및 전압을 발생하는 지수 함수 발생부;
    상기 지수 함수 발생부에 기준 전압을 제공하는 기준 전압 발생부; 및
    상기 조정 전압 발생부의 온도 변화에 따라 상기 조정 전압 조절부의 출력을 보상하는 온도 보상부를 포함하며,
    상기 조정 전압 조절부는 조정 전압 신호가 (-) 입력에 입력되고 기준 전압이 (+)입력에 입력되는 제 1 연산 증폭기를 포함하며,
    상기 지수 함수 발생부는 상기 제 1 연산 증폭기의 출력 신호에 따라 지수 함수 전류를 발생하는 수단 및 지수 함수 전압을 발생하는 수단으로 구성되며,
    상기 지수 함수 전류를 발생하는 수단은 상기 제 1 연산 증폭기의 출력 신호가 게이트에 입력되는 한 쌍의 MOS 트랜지스터로 된 신호 전달부, 상기 각각의 MOS 트랜지스터의 드레인에 연결되어 상기 제 1 연산 증폭기의 출력 신호가 입력되는 기생적으로 구현된 제 1 및 제 2 바이폴라 트랜지스터, 및 상기 신호 전달부에 소정의 바이어스를 제공하는 커런트 미러 전류원을 포함하며, 상기 제 1 및 제 2 바이폴라 트랜지스터는 그것의 베이스 및 콜렉터가 각각 연결되어 있는 것을 특징으로 하는 온도 보상 지수 함수 발생기 회로.
  2. 제 1 항에 있어서, 상기 조정 전압 조절부는 상기 제 1 연산 증폭기의 (-) 입력에 연결된 제 1 저항 및 상기 제 1 연산 증폭기의 (-) 입력 및 출력 사이에 연결된 가변 저항인 제 2 저항을 더 포함하는 것을 특징으로 하는 온도 보상 지수 함수 발생기 회로.
  3. 제 2 항에 있어서, 상기 제 1 연산 증폭기의 출력단에 버퍼링 역할을 하는 제 2 연산 증폭기가 더 구비되는 것을 특징으로 하는 온도 보상 지수 함수 발생기 회로.
  4. 삭제
  5. 삭제
  6. 제 1 항에 있어서, 상기 지수 함수 전압을 발생하는 수단은,
    상기 커런트 미러 전류원 및 상기 신호 전달부 중 어느 하나의 MOS 트랜지스터의 소오스 사이에 직렬 연결된 한 쌍의 저항으로 구성되는 것을 특징으로 하는 온도 보상 지수 함수 발생기 회로.
  7. 제 1 항에 있어서, 상기 기준 전압 발생부는,
    상기 기준 전압이 인가되는 제 3 연산 증폭기;
    상기 제 3 연산 증폭기의 출력 신호가 입력되는 모스 트랜지스터; 및
    상기 모스 트랜지스터의 소오스에, 에미터가 연결되는 제 3 바이폴라 트랜지스터를 포함하고,
    상기 모스 트랜지스터의 드레인은 전원 전압과 연결된 외부 전류원(Iop)과 연결되어 있고,
    상기 모스 트랜지스터의 드레인과 상기 제 3 바이폴라 트랜지스터의 베이스 사이에 제 4 연산 증폭기가 연결되어, 상기 바이폴라 트랜지스터의 베이스 전압을 생성하는 것을 특징으로 하는 온도 보상 지수 함수 발생기 회로.
  8. 제 1 항에 있어서, 상기 온도 보상부는,
    상기 외부 이득 조정 전압 조절부의 온도 변화에 따른 컬렉터 전류 신호의 변화를 감지하는 제 4 바이폴라 트랜지스터;
    상기 제 4 바이폴라 트랜지스터의 콜렉터 신호 변화에 따라, 소정의 바이어스를 제공하는 외부 전류원(Itemp); 및
    상기 제 4 바이폴라 트랜지스터의 콜렉터 전류의 변화 및 상기 외부 전류원(Itemp)에 의해 제공된 바이어스에 의해 상기 조정 전압 조절부의 출력 신호를 조절하기 위한 제어 신호를 출력하는 제 5 연산 증폭기를 포함하는 것을 특징으로 하는 온도 보상 지수 함수 발생기 회로.
  9. 제 8 항에 있어서, 상기 온도 보상부는,
    접지 전압(혹은 전원 전압) 및 기준 전압의 입력되는 제 6 연산 증폭부; 및
    상기 제 6 연산 증폭부의 출력 신호를 상기 제 4 바이폴라 트랜지스터에 전달하는 모스 트랜지스터를 더 포함하고,
    상기 제 6 연산 증폭부의 (-) 입력에 제 3 저항이 연결되고, (-) 입력 및 출력 사이에 가변 저항인 제 4 저항이 더 연결되며,
    상기 제 5 연산 증폭기의 출력 신호는 상기 제 2 및 제 4 저항의 저항치를 가변시켜, 제 1 및 제 6 연산 증폭부의 이득을 조절하는 것을 특징으로 하는 온도 보상 지수 함수 발생기 회로.
  10. 제 7 항 또는 제 8 항에 있어서, 상기 제 1 내지 제 4 바이폴라 트랜지스터는 그것의 콜렉터가 각각 공통 접속되어 접지단과 연결되고, 베이스에 동일한 신호가 인가되는 것을 특징으로 하는 온도 보상 지수 함수 발생기 회로.
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