KR100604537B1 - Method for fabricating the semiconductor device - Google Patents
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Abstract
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 실리콘 기판 상에 게이트 산화막과 폴리 실리콘막을 순차적으로 형성하는 단계; 할로 이온을 소정의 분량으로 나누어 입사 이온 빔과 실리콘 기판의 각도의 뒤틀림을 변화시키면서 이온을 주입하는 단계; 확장 이온을 주입하는 단계; 상기 이온 주입한 불순물을 활성화하기 위해 제1 RTP 열공정하는 단계; 스페이서를 형성하고 소스/드레인 이온을 주입하는 단계; 상기 이온 주입한 불순물을 활성화하기 위해 제2 RTP 열공정하는 단계 및 실리사이드 형성 공정을 진행하는 단계로 이루어짐에 기술적 특징이 있고, 할로 이온 주입시 비소 대신에 질소 이온을 주입함으로써, 접합 이온 주입시 붕소가 표면에서 분리되고 확산이 억제되며 단채널에서 문턱전압의 강하를 줄여 단채널 효과를 억제할 수 있는 효과가 있다.The present invention relates to a method for manufacturing a semiconductor device, comprising the steps of: sequentially forming a gate oxide film and a polysilicon film on a silicon substrate; Dividing the halo ions into a predetermined amount and implanting ions while varying the distortion of the angle between the incident ion beam and the silicon substrate; Implanting expansion ions; Performing a first RTP thermal process to activate the ion implanted impurities; Forming a spacer and implanting source / drain ions; In order to activate the ion-implanted impurities, the second RTP thermal process and the process of silicide formation are performed, and the technical characteristics include boron ion implantation by implanting nitrogen ions instead of arsenic. It is separated from the surface, suppressed diffusion, and has the effect of suppressing the short channel effect by reducing the drop of the threshold voltage in the short channel.
단채널, 질소 이온, 비소Short channel, nitrogen ions, arsenic
Description
도 1a 내지 도 1e는 종래의 반도체 소자의 제조 방법을 나타낸 공정 단면도이다.1A to 1E are cross-sectional views illustrating a conventional method for manufacturing a semiconductor device.
도 2a 내지 도 2c는 본 발명에 따른 반도체 소자의 제조 방법을 나타내는 공정 단면도이다.2A to 2C are cross-sectional views illustrating a method of manufacturing a semiconductor device according to the present invention.
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 보다 자세하게는 할로 이온 주입시 비소 대신에 질소 이온을 주입하여 단채널 효과를 억제하는 반도체 소자의 제조 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a semiconductor device, and more particularly, to a method for manufacturing a semiconductor device in which nitrogen ions are injected instead of arsenic during halo ion implantation to suppress short channel effects.
일반적으로 로직(Logic) 소자의 크기가 감소됨에 따라 HCE(Hot Carrier Effect), SCE(Short Channel Effect) 및 RSCE(Reverse SCE) 등과 같이 소자 작동의 어려움 및 소자 성능 감소를 파생적으로 유도하는 문제점을 해결하기 위해서 기판 과 이온 빔과의 입사각에 틸트(tilt)를 주어 국부적으로 웰 농도를 높여주는 할로(Halo) 이온을 소오스/드레인 영역에 주입시킨다.In general, as the size of a logic device is reduced, problems such as hot carrier effect (HCE), short channel effect (SCE), and reverse SCE (Reverse SCE) are induced, resulting in deterioration of device performance and device performance. To do this, halo ions are injected into the source / drain regions, which give a tilt to the incident angle between the substrate and the ion beam to locally increase the well concentration.
도 1a 내지 도 1e는 종래의 반도체 소자의 제조 방법을 나타낸 공정 단면도이다. 도 1a에 도시된 바와 같이, 액티브 영역과 필드 영역으로 정의된 실리콘 기판(5)의 필드 영역에 STI(Shallow Trench Isolation) 공정을 실시하여 소자 격리막(10)을 형성한다. 상기 STI 공정은 반도체 기판(5)의 필드 영역을 선택적으로 제거하여 소정깊이를 갖는 트랜치를 형성한 후 트랜치 내부를 절연막으로 매립하는 기술이다.1A to 1E are cross-sectional views illustrating a conventional method for manufacturing a semiconductor device. As shown in FIG. 1A, a
이어, 상기 소자 격리막(10)을 포함한 반도체 기판(5)의 전면에 포토레지스트를 도포한 후, 노광 및 현상 공정으로 포토레지스트를 패터닝하여 PMOS 트랜지스터 또는 NMOS 트랜지스터가 형성될 영역을 노출시킨다. 그리고 상기 패터닝된 포토레지스트를 마스크로 이용하여 실리콘 기판(5)의 전면에 n형 또는 p형 불순물 이온을 선택적으로 주입하여 n웰(well) 영역 또는 p형 웰 영역을 형성한다.Subsequently, after the photoresist is coated on the entire surface of the
상기 각 웰 영역은 CMOS 소자를 형성할 때 포토레지스트를 마스크로 이용하여 소자 격리막(10)에 의해 격리된 실리콘 기판(5)의 액티브 영역에 선택적으로 n형 불순물 또는 p형 불순물 이온을 주입하여 n웰 영역과 p웰 영역을 각각 형성하는 것이다.Each well region is formed by selectively implanting n-type impurities or p-type impurity ions into the active region of the
즉, PMOS 트랜지스터를 형성할 경우 인(P) 또는 비소(As) 이온을 주입하여 n웰 영역을 형성하고, NMOS 트랜지스터를 형성할 경우 붕소(B) 이온을 주입하여 p웰 영역을 형성한다.That is, n-well regions are formed by implanting phosphorus (P) or arsenic (As) ions when forming a PMOS transistor, and p-well regions are formed by implanting boron (B) ions when forming an NMOS transistor.
도 1b에 도시된 바와 같이, 실리콘 기판(5)의 전면에 게이트 산화막(15)과 폴리 실리콘막(25)을 순차적으로 형성한 후, 포토 및 식각 공정을 진행하여 상기 폴리 실리콘막(25) 및 게이트 산화막(15)을 선택적으로 제거하여 게이트 전극(20)을 형성한다.As shown in FIG. 1B, after the
그리고 상기 게이트 전극(20)을 마스크로 이용하여 상기 실리콘 기판(5)의 전면에 LDD(Lightly Doped Drain) 이온 주입 공정을 실시하여 상기 게이트 전극(20) 양측의 실리콘 기판(5) 표면 내에 LDD 영역(24)을 형성한다.In addition, an LDD (Lightly Doped Drain) ion implantation process is performed on the entire surface of the
도 1c에 도시된 바와 같이, 게이트 전극(20)을 마스크로 이용하여 실리콘 기판(5)의 전면에 입사 빔과 경사를 주어 불순물 이온을 주입하여 LDD 영역(24) 주변에 할로 영역(30)을 형성한다. 상기 할로 영역(30)을 형성하기 위해 주입되는 이온은 실리콘 기판(5) 또는 각 웰 영역과 동일 도전형을 갖는 붕소 또는 인 등의 불순물 이온이다.As shown in FIG. 1C, by using the
한편, 할로 영역(30)은 소자의 크기가 감소함에 따라 파생적으로 발생하는 문제점의 하나인 HCE(Hot Carrier Effect) 현상을 해결하기 위하여 드레인 영역 중 좀더 낮은 농도 영역을 만들어 국부적으로 전기장이 집중되는 현상을 감소시키기 위해 형성한다.On the other hand, the
도 1d에 도시된 바와 같이, 게이트 전극(20)을 포함한 실리콘 기판(5)의 전면에 절연막을 형성한 후, 전면에 에치백 공정을 실시하여 상기 게이트 전극(20)의 양측면에 측벽 스페이서(35)를 형성한다. 상기 측벽 스페이서(35)를 형성하기 위해 사용되는 절연막은 SiN 및 Si3N4 등의 질화물(Nitride) 계열 물질을 사용한다.
As shown in FIG. 1D, an insulating film is formed on the entire surface of the
그 후, 상기 게이트 전극(20) 및 측벽 스페이서(35)를 마스크로 이용하여 상기 실리콘 기판(5)의 전면에 소오소/드레인용 불순물 이온을 주입하여 게이트 전극(20) 양측에 소오스/드레인 영역(40)을 형성한다.Subsequently, source / drain regions are implanted on both sides of the
도 1e에 도시된 바와 같이, 게이트 전극(20)을 포함한 실리콘 기판(5)의 전면에 고융점 금속막(예를 들면, 코발트 또는 티타늄)을 증착하고, 열처리 공정을 실시하여 노출된 게이트 전극(20) 및 소오스/드레인 영역(40)이 형성된 실리콘 기판(5)과 고융점 금속을 반응시키어 표면에 금속 실리사이드막(45)을 형성한다.As illustrated in FIG. 1E, a high melting point metal film (eg, cobalt or titanium) is deposited on the entire surface of the
이어, 상기 게이트 전극(20) 및 실리콘 기판(5)과 반응하지 않는 고융점 금속막은 습식 식각에 의해 제거한다. 이후 공정은 통상적인 콘택 및 배선 공정을 실시하여 소자를 완성한다.Subsequently, the high melting point metal film that does not react with the
그러나 상기와 같은 종래기술은 PMOS 트랜지스터에서 할로를 형성하는 비소로 이온 주입한 후, 이불화 붕소 또는 붕소로 이온 주입을 실시하는데, 이때 비소 이온 주입에 의해 형성된 손실층(Damage Layer)으로 인해 열공정에서 접합의 붕소 확산이 촉진되는 문제점이 있었다.However, the prior art as described above is ion implanted with arsenic to form a halo in the PMOS transistor, and then implanted with boron difluoride or boron, in which the thermal process due to the loss layer formed by the arsenic ion implantation There was a problem in that the boron diffusion of the junction is promoted.
따라서, 본 발명은 상기와 같은 종래 기술의 제반 단점과 문제점을 해결하기 위한 것으로, 할로 이온 주입시 비소 대신에 질소 이온을 주입하여 단채널 효과를 억제할 수 있는 반도체 소자의 제조 방법을 제공함에 본 발명의 목적이 있다.
Accordingly, the present invention is to solve the above disadvantages and problems of the prior art, to provide a method of manufacturing a semiconductor device that can suppress the short-channel effect by injecting nitrogen ions instead of arsenic during the halo ion implantation There is an object of the invention.
본 발명의 목적은 실리콘 기판 상에 게이트 산화막과 폴리 실리콘막을 순차적으로 형성하는 단계; 할로 이온을 소정의 분량으로 나누어 입사 이온 빔과 실리콘 기판의 각도의 뒤틀림을 변화시키면서 이온을 주입하는 단계; 확장 이온을 주입하는 단계; 상기 이온 주입한 불순물을 활성화하기 위해 제1 RTP 열공정하는 단계; 스페이서를 형성하고 소스/드레인 이온을 주입하는 단계; 상기 이온 주입한 불순물을 활성화하기 위해 제2 RTP 열공정하는 단계 및 실리사이드 형성 공정을 진행하는 단계를 포함하여 이루어진 반도체 소자의 제조 방법에 의해 달성된다.It is an object of the present invention to sequentially form a gate oxide film and a polysilicon film on a silicon substrate; Dividing the halo ions into a predetermined amount and implanting ions while varying the distortion of the angle between the incident ion beam and the silicon substrate; Implanting expansion ions; Performing a first RTP thermal process to activate the ion implanted impurities; Forming a spacer and implanting source / drain ions; In order to activate the ion implanted impurity is achieved by a method of manufacturing a semiconductor device comprising the step of performing a second RTP thermal process and the process of silicide formation.
본 발명의 상기 목적과 기술적 구성 및 그에 따른 작용효과에 관한 자세한 사항은 본 발명의 바람직한 실시예를 도시하고 있는 도면을 참조한 이하 상세한 설명에 의해 보다 명확하게 이해될 것이다.Details of the above object and technical configuration of the present invention and the effects thereof according to the present invention will be more clearly understood by the following detailed description with reference to the drawings showing preferred embodiments of the present invention.
도 2a 내지 도 2c는 본 발명에 따른 반도체 소자의 제조 방법을 나타내는 공정 단면도이다. 도 2a에 도시된 바와 같이, 실리콘 기판(100) 상에 게이트 산화막(110)과 폴리 실리콘막(120)을 순차적으로 형성한 후, 할로 이온을 주입한다. 상기 할로 이온은 질소 이온(N+)을 사용한다. 이때, 주입되는 질소 이온의 주입 에너지는 30keV~100keV이고, 질소 이온 주입량은 1E13~5E14 ions/cm2이며, 질소 이온 빔과 기판 입사각의 뒤틀림(Twist) 각도는 25도~40도로 한다.2A to 2C are cross-sectional views illustrating a method of manufacturing a semiconductor device according to the present invention. As shown in FIG. 2A, after the
아래 표 1은 이온 주입시 뒤틀림의 각도를 변경하여 이온 주입하는 일예를 나타낸 것이다.Table 1 below shows an example of ion implantation by changing the angle of distortion during ion implantation.
상기 표 1을 참조하면, 뒤틀림의 각도를 가변하면서 이온 주입을 하는 것으로, 1번째 이온 주입시 각도는 0, 뒤틀림은 0, 분량은 전체 용량의 1/4로 하고 4번째 이온 주입시 각도는 0, 뒤틀림은 270, 분량은 전체 용량의 1/4로 하는 것을 나타낸다. Referring to Table 1, ion implantation is performed while varying the angle of warpage. The angle is 0 at the first ion implantation, the distortion is 0, the amount is 1/4 of the total capacity, and the angle at the fourth ion implantation is 0. The distortion is 270, and the quantity indicates 1/4 of the total capacity.
도 2b에 도시된 바와 같이, 확장 이온 주입을 실시한다. 상기 확장 이온은 비소(As+)를 사용한다. 이때, 주입되는 비소 이온의 주입 에너지는 5keV~20keV이고, 비소 이온 주입량은 1E14~5E14 ions/cm2으로 실시한다.As shown in Fig. 2B, expansion ion implantation is performed. The expanded ion uses arsenic (As +). At this time, the implantation energy of the implanted arsenic ions is 5keV ~ 20keV, the arsenic ion implantation is carried out at 1E14 ~ 5E14 ions / cm 2 .
다음, 이온 주입한 불순물을 활성화하기 위해 제1 RTP(Rapid Thermal Processing) 열공정을 한다. 상기 제1 RTP 열공정은 N2 분위기에서 공정 온도는 800℃~1000℃이고, 시간은 5초~15초로 한다. 이때, 질소가 활성화되면서 실리콘 표면쪽으로 확산되면서 붕소가 실리콘 표면에서 분리되고, 확산이 억제되어 단채널에서 문턱전압 강하를 줄여 단채널 효과를 억제한다.Next, a first rapid thermal processing (RTP) thermal process is performed to activate the implanted impurities. In the first RTP thermal process, the process temperature is 800 ° C. to 1000 ° C. and the time is 5 seconds to 15 seconds in an N 2 atmosphere. At this time, boron is separated from the silicon surface as nitrogen is activated and diffused toward the silicon surface, and diffusion is suppressed to reduce the threshold voltage drop in the short channel to suppress the short channel effect.
도 2c에 도시된 바와 같이, 스페이서(130)를 형성하고, 소스/드레인 이온 주입을 실시한다. 상기 소스/드레인 이온은 비소를 사용한다. 이때, 주입되는 비소 이온의 주입 에너지는 40keV~70keV이고, 비소 이온 주입량은 1E15~5E15 ions/cm2으로 실시한다.As shown in FIG. 2C, a
다음, 제2 RTP 열공정을 실시한다. 상기 제2 RTP 열공정은 N2 분위기에서 공정 온도는 900℃~1050℃이고, 시간은 5초~15초로 한다. 이후, 실리사이드 형성 공정을 진행하는 일련의 과정을 거쳐 반도체 소자의 제조를 완료한다.Next, a second RTP thermal process is performed. In the second RTP thermal process, the process temperature is 900 ° C to 1050 ° C in N 2 atmosphere, and the time is 5 seconds to 15 seconds. Thereafter, the semiconductor device is fabricated through a series of processes of forming a silicide.
본 발명은 이상에서 살펴본 바와 같이 바람직한 실시예를 들어 도시하고 설명하였으나, 상기한 실시예에 한정되지 아니하며 본 발명의 정신을 벗어나지 않는 범위 내에서 당해 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해 다양한 변경과 수정이 가능할 것이다.Although the present invention has been shown and described with reference to the preferred embodiments as described above, it is not limited to the above embodiments and those skilled in the art without departing from the spirit of the present invention. Various changes and modifications will be possible.
따라서, 본 발명의 반도체 소자의 제조 방법은 할로 이온 주입시 비소 대신에 질소 이온을 주입함으로써, 접합 이온 주입시 붕소가 표면에서 분리되고 확산이 억제되며 단채널에서 문턱전압의 강하를 줄여 단채널 효과를 억제할 수 있는 효과가 있다.Therefore, in the method of manufacturing a semiconductor device of the present invention, by implanting nitrogen ions instead of arsenic during halo ion implantation, boron is separated from the surface and diffusion is suppressed during junction ion implantation, and the short channel effect is reduced by reducing the drop in threshold voltage in the short channel. There is an effect that can be suppressed.
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