[go: up one dir, main page]
More Web Proxy on the site http://driver.im/

KR100604419B1 - Method for forming carbon nanotube line using metallocene compound - Google Patents

Method for forming carbon nanotube line using metallocene compound Download PDF

Info

Publication number
KR100604419B1
KR100604419B1 KR1020040109199A KR20040109199A KR100604419B1 KR 100604419 B1 KR100604419 B1 KR 100604419B1 KR 1020040109199 A KR1020040109199 A KR 1020040109199A KR 20040109199 A KR20040109199 A KR 20040109199A KR 100604419 B1 KR100604419 B1 KR 100604419B1
Authority
KR
South Korea
Prior art keywords
forming
carbon nanotubes
wiring
metallocene compound
carbon nanotube
Prior art date
Application number
KR1020040109199A
Other languages
Korean (ko)
Other versions
KR20060070658A (en
Inventor
최경근
Original Assignee
매그나칩 반도체 유한회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 매그나칩 반도체 유한회사 filed Critical 매그나칩 반도체 유한회사
Priority to KR1020040109199A priority Critical patent/KR100604419B1/en
Publication of KR20060070658A publication Critical patent/KR20060070658A/en
Application granted granted Critical
Publication of KR100604419B1 publication Critical patent/KR100604419B1/en

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • BPERFORMING OPERATIONS; TRANSPORTING
    • B82NANOTECHNOLOGY
    • B82YSPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
    • B82Y40/00Manufacture or treatment of nanostructures
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/324Thermal treatment for modifying the properties of semiconductor bodies, e.g. annealing, sintering

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Nanotechnology (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

본 발명은 금속 촉매가 포함된 메탈로센 화합물을 탄소나노튜브의 성장에 필요한 탄소원으로서 공급하여 반도체 소자 기판의 콘택 홀 또는 비아 홀에 탄소나노튜브를 증착시켜서 탄소나노튜브 배선을 형성하는 방법에 관한 것이다.The present invention relates to a method for forming a carbon nanotube wiring by supplying a metallocene compound containing a metal catalyst as a carbon source for growth of carbon nanotubes and depositing carbon nanotubes in a contact hole or via hole of a semiconductor device substrate. will be.

본 발명에 의하면, 450℃ 이하의 저온에서도 비아 홀(via hole)에서 탄소나노튜브를 선택적으로 성장시킬 수 있고, 비아에서의 마이그레이션 내성을 향상시켜서 반도체 소자의 소형화에 따른 Cu 배선의 스트레스마이그레이션(stress-migration)과 일렉트로마이그레이션(electro-migration) 문제를 해결할 수 있다.According to the present invention, it is possible to selectively grow carbon nanotubes in via holes even at a low temperature of 450 ° C. or lower, improve migration resistance in vias, and stress migration of Cu wiring according to miniaturization of semiconductor devices. Solve the problems of -migration and electro-migration.

Description

메탈로센 화합물을 이용한 탄소나노튜브 배선 형성 방법{Method for forming carbon nanotube line using metallocene compound}Method for forming carbon nanotube line using metallocene compound

도 1은 탄소나노튜브를 이용한 비아 공정의 모식도이다.1 is a schematic diagram of a via process using carbon nanotubes.

도 2는 니켈-카본(흑연)의 상평형도이다.2 is a phase diagram of nickel-carbon (graphite).

도 3a ∼ 도 3d는 본 발명의 탄소나노튜브 배선 형성 과정을 나타내는 개략적인 단면도이다.3A to 3D are schematic cross-sectional views illustrating a process of forming carbon nanotube wiring according to the present invention.

<도면의 주요부분의 부호에 대한 설명><Description of Signs of Major Parts of Drawings>

1 : 기판(하부 구리 배선 포함) 5 : 탄소나노튜브1 substrate (including lower copper wiring) 5 carbon nanotube

2 : 구리 확산 방지막 6 : 확산 방지막2: copper diffusion prevention film 6: diffusion prevention film

3 : 저유전율 절연막 7 : 구리층3: low dielectric constant insulating film 7: copper layer

4 : 비아 홀4: via hole

본 발명은 메탈로센 화합물을 이용한 탄소나노튜브 배선 형성 방법에 관한 것이고, 보다 상세하게는 본 발명에서는 금속 촉매가 포함된 메탈로센 화합물을 탄소나노튜브의 성장에 필요한 탄소원으로서 공급하여 반도체 소자 기판의 콘택 홀 또는 비아(via) 홀에 탄소나노튜브를 증착시켜서 탄소나노튜브 배선을 형성하는 방법에 관한 것이다.The present invention relates to a method for forming a carbon nanotube wiring using a metallocene compound, and more particularly, to a semiconductor device substrate by supplying a metallocene compound containing a metal catalyst as a carbon source for growth of carbon nanotubes. The present invention relates to a method for forming carbon nanotube wiring by depositing carbon nanotubes in a contact hole or a via hole of a carbon nanotube.

반도체 소자의 소형화에 따라 Cu 배선의 스트레스마이그레이션(stress-migration)과 일렉트로마이그레이션(electro-migration) 문제가 부각되었다. 특히, 콘택 홀 또는 비아 홀에서 이와 같은 문제는 더 중요해진다. 이에 대한 해결책으로 비아에 마이그레이션 내성(resistance)이 큰 탄소나노튜브가 효과적인 해결수단으로 제안되었다.With the miniaturization of semiconductor devices, stress-migration and electro-migration problems of Cu wiring have emerged. In particular, such problems become more important in contact holes or via holes. As a solution, carbon nanotubes with high migration resistance in vias have been proposed as an effective solution.

탄소나노튜브(Carbon NanoTube, CNT)는 109A/㎠ 이상의 높은 전류밀도, 다이아몬드와 같이 높은 극초열전도도(ultra-high thermal conductivity), 탄도수송(ballistic transport) 등의 전기적 특성으로 차세대 배선물질로서 제안되고 있다. 그러나 하나의 탄소나노튜브를 사용하여 LSI 배선으로 사용하기는 어렵다. 그래서 니헤이(M.Nihei) 등은 탄소나노튜브를 비아에 다발(bundle) 형태로 사용하였다(M.Nihei, Jpn. J. Appl. Phys., vol 42, 2003, pp. L721). 도 1은 탄소나노튜브 비아 공정의 모식도이다. 탄소나노튜브를 Si 기판 공정에 사용하기 위해서는 약 450℃ 이하의 저온 공정과 비아 홀(via hole)에서 탄소나노튜브의 선택적 성장이 필요하다.Carbon NanoTube (CNT) is the next generation wiring material with high current density of more than 10 9 A / ㎠, high ultra-high thermal conductivity like diamond, and ballistic transport. It is proposed. However, it is difficult to use a single carbon nanotube as an LSI wiring. Thus, M. Nihei et al. Used carbon nanotubes in bundles in vias (M. Nihei, Jpn. J. Appl. Phys., Vol 42, 2003, pp. L721). 1 is a schematic diagram of a carbon nanotube via process. In order to use carbon nanotubes in a Si substrate process, a low temperature process of about 450 ° C. or lower and selective growth of carbon nanotubes in via holes are required.

그러나, C2H2, Ar 및 H2 가스를 사용하여 탄소나노튜브를 형성하는 종래의 방법은 약 500℃ 이상의 고온 공정(M. Nihei, Proceeding of the 2004 International Interconnect Technology Conference, p.251(2004))이며, Ni이나 Co 등의 촉매가 필요한 것으로 알려져 있다.However, conventional methods for forming carbon nanotubes using C 2 H 2 , Ar, and H 2 gases are described in a high temperature process of about 500 ° C. or higher (M. Nihei, Proceeding of the 2004 International Interconnect Technology Conference, p.251 (2004). ), And it is known that a catalyst such as Ni or Co is required.

본 발명의 목적은 약 450℃ 이하의 저온에서도 콘택 홀 또는 비아 홀(via hole)에서 탄소나노튜브를 선택적으로 성장시킬 수 있고, 비아에서의 마이그레이션 내성을 향상시켜서 반도체 소자의 소형화에 따른 Cu 배선의 스트레스마이그레이션(stress-migration)과 일렉트로마이그레이션(electro-migration) 문제를 해결할 수 있는 탄소나노튜브 배선 형성방법을 제공하는 것이다.It is an object of the present invention to selectively grow carbon nanotubes in a contact hole or via hole even at a low temperature of about 450 ° C. or lower, and to improve migration resistance in vias, thereby reducing the size of Cu wirings. It is to provide a carbon nanotube wiring forming method that can solve the stress-migration (electro-migration) problem.

상기 문제점들을 해결하기 위하여 본 발명에서는 탄소나노튜브를 위(z축)로 일정하게 성장시키도록 금속 촉매가 포함된 CVD 전구체를 탄소나노튜브의 성장에 필요한 탄소원으로서 공급하여 탄소나노튜브를 성장시키고 탄소나노튜브 배선을 형성하는 방법을 제공한다. 상기 금속 촉매가 포함된 CVD 전구체는 메탈로센 화합물이 바람직하다.In order to solve the above problems, in the present invention, by supplying a CVD precursor containing a metal catalyst as a carbon source for growing the carbon nanotubes to grow the carbon nanotubes to grow the carbon nanotubes constantly (z-axis) It provides a method of forming nanotube wiring. The CVD precursor containing the metal catalyst is preferably a metallocene compound.

이하, 도면을 참조하여 본 발명을 상세히 설명한다.Hereinafter, the present invention will be described in detail with reference to the drawings.

메탈로센 화합물이란 전이금속(M)과 하나 이상의 시클로펜타디에닐(cyclopentadienyl, Cp) 리간드가 결합한 화합물로서, 일반적으로 알려져 있는 MCp2의 구조는 Cp 리간드가 대칭적으로 금속을 감싸고 있는 샌드위치 구조를 갖고 있다. 메탈로센 화합물을 수소 가스와 함께 반응시키면 메탈로센 화합물에 포함된 금속이 촉매로 작용하여 탄소나노튜브가 증착된다.A metallocene compound is a compound in which a transition metal (M) and one or more cyclopentadienyl (Cp) ligands are bound. A commonly known structure of MCp2 has a sandwich structure in which a Cp ligand symmetrically surrounds a metal. have. When the metallocene compound is reacted with hydrogen gas, the metal contained in the metallocene compound acts as a catalyst to deposit carbon nanotubes.

본 발명은,
(a) 하부 금속 배선을 포함하는 기판 상에 구리 확산 방지막 및 저유전율(low-k) 절연막을 순차적으로 형성한 후 노광 및 식각 공정을 이용하여 비아 홀(via hole)을 형성하는 단계 및
The present invention,
(a) sequentially forming a copper diffusion barrier layer and a low-k dielectric layer on a substrate including a lower metal interconnection, and then forming a via hole using an exposure and etching process; and

(b) 상기 기판 온도를 250∼450℃로 조절하고, 수소 분위기에서 메탈로센 화합물의 환원 반응으로 탄소나노튜브를 상기 비아 홀에 증착하는 단계를 포함하는 것을 특징으로 하는 탄소나노튜브 배선 형성 방법을 제공한다.(b) controlling the substrate temperature to 250 to 450 ° C., and depositing carbon nanotubes in the via holes by a reduction reaction of the metallocene compound in a hydrogen atmosphere. To provide.

삭제delete

즉, 본 발명의 탄소나노튜브 배선 형성방법에서는, 도 3a에 나타낸 것처럼 종래의 방법에 의하여 하부 금속 배선을 포함하는 기판 (1) 위에 구리 확산 방지막 (2) 및 저유전율(low-k) 절연막 (3)을 순차적으로 형성한 후, 도 3b에 나타낸 것처럼 노광 및 식각 공정을 이용하여 비아 홀(via hole) (4)을 형성한다. 이어서, 수소 분위기에서 메탈로센 화합물의 환원 반응으로 탄소나노튜브 (5)를 상기 비아 홀 (4)에 증착시켜서 탄소나노튜브 배선을 형성한다.That is, in the carbon nanotube wiring forming method of the present invention, as shown in FIG. 3A, the copper diffusion barrier film 2 and the low dielectric constant (low-k) insulating film (2) are formed on the substrate 1 including the lower metal wiring by the conventional method. After forming 3) sequentially, via holes 4 are formed using an exposure and etching process as shown in FIG. 3B. Subsequently, carbon nanotubes 5 are deposited in the via holes 4 by a reduction reaction of the metallocene compound in a hydrogen atmosphere to form carbon nanotube wirings.

상기 (a) 단계에서, 기판 (1)은 도면 3a에 도시되지는 않았지만 종래의 공정을 이용하여 형성된 웰(well), 아이솔레이션(isolation), 트랜지스터(transistor), 커패시터(capacitor) 및 금속 배선을 포함한다. 이어서, 종래의 노광 공정 및 식각 공정을 이용하여 비아 홀을 형성한다(도 3b 참조).In the step (a), the substrate 1 includes wells, isolation, transistors, capacitors, and metal wires formed using conventional processes, although not shown in FIG. 3A. do. Subsequently, via holes are formed using a conventional exposure process and an etching process (see FIG. 3B).

본 발명의 (b) 단계에서 사용할 수 있는 메탈로센 화합물은 탄소나노튜브의 성장에 촉매 역할을 하는 니켈(Ni)을 포함하는 니켈로센(nickellocene) 화합물인 것이 바람직하고, Ni(C5H5)2가 보다 바람직하다. 일반적으로 니켈로센 분자는 수소 의 존재하에 환원되어 Ni 막이 형성되는데 이 때의 반응식은 하기와 같다.The metallocene compound that can be used in step (b) of the present invention is preferably a nickellocene compound including nickel (Ni) which serves as a catalyst for the growth of carbon nanotubes, and Ni (C 5 H). 5 ) 2 is more preferable. In general, nickellocene molecules are reduced in the presence of hydrogen to form a Ni film. The reaction formula is as follows.

Ni(C5H5)2 + nH2 → Ni(s) + 2C5H5+n(g) Ni (C 5 H 5 ) 2 + nH 2 → Ni (s) + 2C 5 H 5 + n (g)

(상기 식에서 n은 1, 3 또는 5이다.)(Where n is 1, 3 or 5)

그러나 상기 반응에서 온도를 약 250∼450℃의 온도에서 형성시키면 C5H5의 분해 반응으로 탄소나노튜브가 형성된다. 니켈(Ni)-흑연(C) 상평형도를 나타내는 도 2를 보면, 250℃∼450℃의 온도에서는 Ni-C 화합물이 형성되지 않아서 탄소가 유리 탄소(free carbon) 형태로 존재하는 것을 알 수 있다.However, when the temperature is formed at a temperature of about 250 to 450 ° C., carbon nanotubes are formed by the decomposition reaction of C 5 H 5 . Referring to FIG. 2 showing a nickel (Ni) -graphite (C) phase equilibrium, it can be seen that at a temperature of 250 ° C. to 450 ° C., no Ni-C compound is formed, so that carbon exists in the form of free carbon. have.

상기 (b) 단계의 탄소나노튜브의 증착은 기판 온도 250∼450℃, 전구체 버블러(bubbler) 온도 60∼90℃, 증착 압력 10∼300Torr, 아르곤 캐리어 가스의 유량 20∼300sccm, 반응 기체 H2의 유량 30∼300sccm인 조건에서 수행되는 것이 바람직하다. 예를 들면, 비아 홀의 두께가 3,000Å이라면 1∼5분 정도 증착한다. 도 3c는 비아 홀에 탄소나노튜브가 증착된 반도체 소자의 개략적인 단면도를 나타낸다. 탄소나노튜브의 증착 과정에서, 비아 홀에 증착되는 탄소나노튜브가 저유전율 절연막 위에도 증착될 경우에는 CMP 장비로 연마할 수 있다.The carbon nanotubes of step (b) are deposited at a substrate temperature of 250-450 ° C., precursor bubbler temperature 60-90 ° C., deposition pressure 10-300 Torr, flow rate of argon carrier gas 20-300 sccm, reaction gas H 2. It is preferably carried out under conditions of a flow rate of 30 to 300 sccm. For example, if the thickness of the via hole is 3,000 kPa, it is deposited for about 1 to 5 minutes. 3C is a schematic cross-sectional view of a semiconductor device in which carbon nanotubes are deposited in via holes. In the process of depositing carbon nanotubes, when the carbon nanotubes deposited in the via holes are also deposited on the low dielectric constant insulating film, they may be polished by CMP equipment.

또한, 본 발명은 상기 (a) 단계 및 (b) 단계 후 (c) 단계로서 탄소나노튜브가 증착 완료된 반도체 소자의 기판 위에 제2의 저유전율 절연막을 형성하고 노광 및 식각 공정으로 비아 홀을 형성한 후에(도면에 도시하지는 않음) 확산 방지막 (6) 및 구리층 (7)을 형성하고 CMP 공정에 의하여 상층 배선 형성 지역을 형성하는 싱글 다마신(single damascene) 공정 단계를 더 포함하는 탄소나노튜브의 배선 형 성 방법을 제공한다.In addition, according to the present invention, after the steps (a) and (b), as a step (c), a second low dielectric constant insulating film is formed on the substrate of the semiconductor device on which carbon nanotubes are deposited, and via holes are formed by exposure and etching processes. And further comprising a single damascene process step of forming a diffusion barrier film 6 and a copper layer 7 and forming an upper wiring formation region by a CMP process (not shown in the drawing). Provides a way of forming wiring.

상기 (c) 단계에서 제2의 절연막은 디자인룰(design rule)에 의하여 소자에서 필요한 두께로 형성할 수 있다. 또한 상기 확산 방지막 (6)으로서 종래에 공지된 약 50∼300Å의 탄탈(Ta)막을 형성할 수 있고, 구리층 (7) 형성은 시드층(seed layer)의 스퍼터링 방법에 의한 전기 도금 방법으로 0.5㎛ 정도의 두께로 수행된다. 상기 구리층의 형성 후 어닐(anneal) 및 Cu CMP 공정을 거쳐서 상부 배선을 형성한다. 상부 배선 형성이 완료된 상태의 반도체 소자의 개략적인 단면도(제2의 저유전율 절연막 도시는 생략함)를 도 3d에 나타낸다.In the step (c), the second insulating film may be formed to a thickness required by the device by a design rule. As the diffusion barrier 6, a tantalum (Ta) film of about 50 to 300 kPa can be formed. The copper layer 7 is formed by an electroplating method by a sputtering method of a seed layer. It is carried out to a thickness of the order of μm. After the formation of the copper layer, an upper wiring is formed through annealing and Cu CMP processes. 3D shows a schematic cross-sectional view (not shown in the second low dielectric constant insulating film) of the semiconductor element in which the upper wiring formation is completed.

또한, 본 발명에서는 상기 싱글 다마신에 의한 상층 배선 형성 공정 대신에 듀얼 다마신에 의한 상층 배선 형성 공정을 적용할 수 있다. 즉, 본 발명은 상기 (a) 단계 및 (b) 단계 후 (c') 단계로서 상기 (b) 단계의 기판 위에 제 2의 저유전율 절연막을 형성하고 노광 및 식각 공정으로 비아 홀 및 트렌치를 형성한 후에 확산 방지막 및 구리층을 형성하고 CMP 공정에 의하여 비아 및 상층 배선 형성 지역을 형성하는 듀얼 다마신(dual damascene) 공정 단계를 더 포함하는 탄소나노튜브의 배선 형성 방법을 제공한다.In addition, in the present invention, the upper layer wiring forming step using dual damascene may be applied instead of the upper layer wiring forming step using single damascene. That is, the present invention forms a second low dielectric constant insulating film on the substrate of step (b) after step (a) and step (b) and forms via holes and trenches in an exposure and etching process. After the formation of the diffusion barrier layer and the copper layer, and by the CMP process, a dual damascene process step of forming a via and the upper layer wiring forming region is provided.

본 발명에 의하면 메탈로센 화합물을 이용하여 비아에 탄소나노튜브를 증착시킴으로써, 약 450℃ 이하의 저온에서도 콘택 홀 또는 비아 홀(via hole)에서 탄소나노튜브를 선택적으로 성장시킬 수 있고, 비아에서의 마이그레이션 내성을 향상시켜서 반도체 소자의 소형화에 따른 Cu 배선의 스트레스마이그레이션(stress-migration) 과 일렉트로마이그레이션(electro-migration) 문제를 해결할 수 있다.According to the present invention, by depositing carbon nanotubes in vias using a metallocene compound, carbon nanotubes can be selectively grown in a contact hole or via hole even at a low temperature of about 450 ° C. or less. It is possible to solve the stress-migration and electro-migration problems of Cu wiring due to the miniaturization of semiconductor devices by improving the migration resistance of the semiconductor device.

Claims (6)

(a) 하부 금속 배선을 포함하는 기판 상에 구리 확산 방지막 및 저유전율(low-k) 절연막을 순차적으로 형성한 후 노광 및 식각 공정을 이용하여 비아 홀(via hole)을 형성하는 단계 및(a) sequentially forming a copper diffusion barrier layer and a low-k dielectric layer on a substrate including a lower metal interconnection, and then forming a via hole using an exposure and etching process; and (b) 상기 기판 온도를 250∼450℃로 조절하고, 수소 분위기에서 메탈로센 화합물의 환원 반응으로 탄소나노튜브를 상기 비아 홀에 증착하는 단계를 포함하는 것을 특징으로 하는 탄소나노튜브 배선 형성 방법.(b) controlling the substrate temperature to 250 to 450 ° C., and depositing carbon nanotubes in the via holes by a reduction reaction of the metallocene compound in a hydrogen atmosphere. . 제 1항에 있어서,The method of claim 1, 상기 (b) 단계의 메탈로센 화합물은 니켈로센 화합물인 것을 특징으로 하는 탄소나노튜브 배선 형성 방법.The method of forming a carbon nanotube wiring, characterized in that the metallocene compound of step (b) is a nickellocene compound. 제 2항에 있어서,The method of claim 2, 상기 니켈로센 화합물은 Ni(C2H5)2인 것을 특징으로 하는 탄소나노튜브 배선 형성 방법.The nickellocene compound is Ni (C 2 H 5 ) 2 carbon nanotube wiring forming method, characterized in that. 제 1항 내지 제 3항 중 어느 한 항에 있어서,The method according to any one of claims 1 to 3, 상기 (b) 단계의 탄소나노튜브의 증착은 전구체 버블러 온도 60∼90℃, 증착 압력 10∼300Torr, 아르곤 캐리어 가스의 유량 20∼300sccm, 반응 기체 H2의 유량 30∼300sccm인 조건에서 수행되는 것을 특징으로 하는 탄소나노튜브의 배선 형성 방법.Deposition of the carbon nanotubes of step (b) is carried out under the conditions of precursor bubbler temperature 60 ~ 90 ℃, deposition pressure 10 ~ 300 Torr, the flow rate of argon carrier gas 20 ~ 300sccm, the flow rate of the reaction gas H 2 30 ~ 300sccm Forming a wiring of carbon nanotubes, characterized in that. 제 1항 내지 제 3항 중 어느 한 항에 있어서,The method according to any one of claims 1 to 3, (c) 상기 (b) 단계의 기판 위에 제2의 저유전율 절연막을 형성하고 노광 및 식각 공정으로 비아 홀을 형성한 후에 확산 방지막 및 구리층을 형성하고 CMP 공정에 의하여 상층 배선 형성 지역을 형성하는 싱글 다마신(single damascene) 공정 단계를 더 포함하는 것을 특징으로 하는 탄소나노튜브의 배선 형성 방법.(c) forming a second low dielectric constant insulating film on the substrate of step (b), forming a via hole by an exposure and etching process, and then forming a diffusion barrier layer and a copper layer and forming an upper wiring forming region by a CMP process. The method of forming a wiring of carbon nanotubes further comprising a single damascene process step. 제 1항 내지 제 3항 중 어느 한 항에 있어서,The method according to any one of claims 1 to 3, (c') 상기 (b) 단계의 기판 위에 제 2의 저유전율 절연막을 형성하고 노광 및 식각 공정으로 비아 홀 및 트렌치를 형성한 후에 확산 방지막 및 구리층을 형성하고 CMP 공정에 의하여 비아 및 상층 배선 형성 지역을 형성하는 듀얼 다마신(dual damascene) 공정 단계를 더 포함하는 것을 특징으로 하는 탄소나노튜브의 배선 형성 방법.(c ') forming a second low dielectric constant insulating film on the substrate of step (b), forming a via hole and a trench by an exposure and etching process, forming a diffusion barrier and a copper layer, and forming a via and upper wiring by a CMP process. And a dual damascene process step of forming a formation region.
KR1020040109199A 2004-12-21 2004-12-21 Method for forming carbon nanotube line using metallocene compound KR100604419B1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020040109199A KR100604419B1 (en) 2004-12-21 2004-12-21 Method for forming carbon nanotube line using metallocene compound

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020040109199A KR100604419B1 (en) 2004-12-21 2004-12-21 Method for forming carbon nanotube line using metallocene compound

Publications (2)

Publication Number Publication Date
KR20060070658A KR20060070658A (en) 2006-06-26
KR100604419B1 true KR100604419B1 (en) 2006-07-25

Family

ID=37164255

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020040109199A KR100604419B1 (en) 2004-12-21 2004-12-21 Method for forming carbon nanotube line using metallocene compound

Country Status (1)

Country Link
KR (1) KR100604419B1 (en)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100718112B1 (en) 2005-11-02 2007-05-14 삼성에스디아이 주식회사 Vertical interconnection structure using carbon nanotube and method of fabricating the same
KR100791347B1 (en) * 2006-10-26 2008-01-03 삼성전자주식회사 Method of fabricating semiconductor integrated circuit device and semiconductor integrated circuit device by the same

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100791948B1 (en) 2006-09-27 2008-01-04 삼성전자주식회사 Method of forming carbon nano-tube wire and method of forming wire of semiconductor device using the same
KR100809602B1 (en) * 2007-01-05 2008-03-06 포항공과대학교 산학협력단 Method for etching of insulating layers using carbon nanotubes and formation of nanostructures thereafter
WO2009093770A1 (en) * 2008-01-25 2009-07-30 Postech Academy-Industry Foundation Method for etching of insulating layers using carbon nanotubes and formation of nanostructures thereafter

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20040008653A (en) * 2002-07-19 2004-01-31 주식회사 하이닉스반도체 Method for manufacturing silicide layer using CNT
KR20040094065A (en) * 2003-05-01 2004-11-09 삼성전자주식회사 Method of forming conductive line of semiconductor device using carbon nanotube and semiconductor device manufactured by the method

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20040008653A (en) * 2002-07-19 2004-01-31 주식회사 하이닉스반도체 Method for manufacturing silicide layer using CNT
KR20040094065A (en) * 2003-05-01 2004-11-09 삼성전자주식회사 Method of forming conductive line of semiconductor device using carbon nanotube and semiconductor device manufactured by the method

Non-Patent Citations (2)

* Cited by examiner, † Cited by third party
Title
1020040008653
1020040094065

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100718112B1 (en) 2005-11-02 2007-05-14 삼성에스디아이 주식회사 Vertical interconnection structure using carbon nanotube and method of fabricating the same
KR100791347B1 (en) * 2006-10-26 2008-01-03 삼성전자주식회사 Method of fabricating semiconductor integrated circuit device and semiconductor integrated circuit device by the same

Also Published As

Publication number Publication date
KR20060070658A (en) 2006-06-26

Similar Documents

Publication Publication Date Title
KR100287180B1 (en) Method for manufacturing semiconductor device including metal interconnection formed using interface control layer
US10784157B2 (en) Doped tantalum nitride for copper barrier applications
US20030207564A1 (en) Copper dual damascene interconnect technology
JP2004525510A (en) Copper interconnect structure with diffusion barrier
TW201348492A (en) Methods for depositing manganese and manganese nitrides
US6716744B2 (en) Ultra thin tungsten metal films used as adhesion promoter between barrier metals and copper
US6569756B1 (en) Method for manufacturing a semiconductor device
KR100604419B1 (en) Method for forming carbon nanotube line using metallocene compound
KR101069630B1 (en) Method for fabricating metal line using adsorption inhibitor in semiconductor device
JP4804725B2 (en) Method for forming conductive structure of semiconductor device
US8008774B2 (en) Multi-layer metal wiring of semiconductor device preventing mutual metal diffusion between metal wirings and method for forming the same
KR100528069B1 (en) Semiconductor Device And Method For Manufacturing The Same
KR100289515B1 (en) Barrier emtal layer and method of forming the same
TWI495059B (en) Semiconductor device, semiconductor apparatus and method for manufacturing the same
JP2007258390A (en) Semiconductor device and manufacturing method therefor
US8159069B2 (en) Metal line of semiconductor device without production of high resistance compound due to metal diffusion and method for forming the same
KR100283107B1 (en) Copper wiring formation method of semiconductor device
KR100609049B1 (en) Method for forming metal interconnection of semiconductor device
JP3176088B2 (en) Deposition film formation method
US20240014071A1 (en) Cmos-compatible graphene structures, interconnects and fabrication methods
KR101373338B1 (en) Method of manufacturing a semiconductor device
KR101089249B1 (en) Semiconductor device and a method of manufacturing the same
KR100571387B1 (en) Copper wiring manufacturing method of semiconductor device
KR100640956B1 (en) method for forming of diffusion barrier layer
JPH0864538A (en) Thin film growing method

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20130620

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20140618

Year of fee payment: 9

LAPS Lapse due to unpaid annual fee