KR100593565B1

KR100593565B1 - 전력오프의매우빠른검출을사용하는전력온검출및인에이블링회로

Info

Publication number: KR100593565B1
Application number: KR1019980040799A
Authority: KR
Inventors: 에른스트 요트. 슈탈
Original assignee: 지멘스 악티엔게젤샤프트
Priority date: 1997-09-30
Filing date: 1998-09-30
Publication date: 2006-08-30
Also published as: CN1215410C; KR19990030295A; CN1221914A; EP0905605A3; TW466398B; JP4119543B2; DE69837587T2; DE69837587D1; JPH11163701A; EP0905605B1; EP0905605A2; US5942925A

Abstract

전력 오프 조건에 거의 순시적 응답을 가지는 전력-온 검출 회로는 몇몇 트랜지스터(30, 32, 38, 40) 및 레지스터(34)의 네트워크를 포함한다. 회로에 사용된 공급 전압(+VCC)이 첫째 턴온될 때, 네트워크는 출력(라인 24)에서 회로 엘리먼트 일명 "래치"(14)를 리셋 또는 초기화하기 위한 전력-온(PWRON) 신호를 생성하기 위하여 사용된 짧은 펄스를 생성한다. 래치(14)는 차례로 동작 정보를 다른 (메인) 회로(16)에 제공한다. 리버스 결합 다이오드 접속 트랜지스터(30)는 전력이 갑작스러운 음의 과도 전압에 의해 중단될 때의 입력에서 기생 캐패시턴스(36)에 저장된 전하를 접지시키기 위하여 분로되도록 제공된다. 다이오드 접속 트랜지스터(30)의 이런 분로 동작은 전력이 회복될때마다 출력에서 짧은 펄스가 생성되도록 입력 전압을 거의 영으로 순시적으로 가져간다. 출력에서 이런 짧은 펄스는 비록 전력이 몇 나노초동안만 중단될지라도 래치(14)를 다시 세팅하기 위한 새로운 PWRON을 차례로 생성한다.

Description

전력 오프의 매우 빠른 검출을 사용하는 전력-온 검출 및 인에이블링 회로{POWER-ON DETECTION AND ENABLING CIRCUIT WITH VERY FAST DETECTION OF POWER-OFF}

본 발명은 전력(전압)이 턴온(또는 오프)될 때를 검출하고 전압이 안정된 동작 값으로 회복된후 래치같은 회로를 소정 조건으로 리셋하기 위하여 상기 회로에 초기화 인에이블링 신호를 제공하기 위한 개선된 전자 회로에 관한 것이다.

집적 회로(IC)는 수천개의 트랜지스터, 게이트, 래치, 메모리 유니트 등을 포함하고, 대규모 집적(VLSI) 회로는 단일 실리콘 칩상에 작용하는 수백만 또는 그 이상의 트랜지스터, 게이트, 래치, 메모리 유니트 등을 포함한다. 상기 엘리먼트는 넓은 응용 분야에 사용하기 위하여 여러 종류의 복잡한 회로로 조직된다. 상기 엘리먼트에 대한 전력이 턴온될 때 적당한 동작을 위하여 이들 회로의 몇몇은 회로 엘리먼트가 "초기화" 처리에 의해 소정 조건으로 설정되거나 메모리 세팅을 패턴화하는 것을 요구한다. 상기 처리는 종래에 잘 공지되고, 예를들어 목표된 초기화 패턴의 소정 세팅으로 다수의 "래치"를 초기에 세팅함으로써 달성된다. 상기 래치의 초기 세팅은 회로에 대한 전력이 짧은 순간 동안 오프된후 다시 턴온되는 각각의 시간동안 수행되어야 한다.

IC에 대한 전력 공급 전압이 인가되고 충분한 동작 레벨인 안정된 상태에 도달될때를 결정하기 위하여, 전력이 온될때를 검출하기 위한 회로는 이미 개발되었다. 예를들어, 전력이 처음으로 턴온될 때 및 공급 전압이 영으로부터 상승하기 시작할 때, 전력-온 검출 회로는 이런 조건을 감지하고 공급 전압이 완전한 레벨에 도달하기 전에 즉각적으로 짧은 펄스를 생성한다. 이런 짧은 펄스는 보다 긴 다소 지연된 전력-온 신호(PWRON)를 생성하기 위하여 사용되고, 이러한 지연된 전력-온 신호는 전력-온 검출 회로에 결합된 래치가 소정 세팅으로 적당하게 "초기화"되도록 한다. 그후, 안정된 완전한 동작 레벨의 공급 전압을 사용하여 래치는 거기에 현재 저장된 정보를 동작 프로그램의 부분인 다른 회로(즉, IC의 메인 회로)에 보낸다. 전력이 순간동안 턴오프될 때, 래치는 세팅을 잃을수있고, 전력이 회복될 때 리셋(초기화)되어야 한다. 래치를 적당하게 세팅(또는 리셋)하지 못하면 잘 공지된 바와같이 메인 회로의 에러 또는 올바르지 못한 동작이 유발된다.

예를들어, 장치(예를들어, 대형 컴퓨터)가 처음으로 턴온될 때 상기 장치내의 여러 회로가 약간 다른 시간상에서 전력이 상승되기 때문에 갑작스러운 음의 과도 전압(negative voltage transient)이 발생할 수 있다. 이러한 음의 과도 전압은 임의적이고 전력이 턴온된후 언제든지 발생할 수 있다. 상기 음의 전압 과도이 발생할 때, 래치는 적당한 세팅을 잃는다. 만약 래치가 즉각적으로 리셋되지 않으면, 메인 회로는 전력이 즉각적으로 회복되는 경우 적당하게 동작하지 않을 것이다. 종래 전력-온 검출 회로는 상기 갑작스러운 음의 과도 전압에 충분히 빠르게 응답할 수 없었고 따라서 래치는 전력이 다시 회복될 때 부적절하게 세팅된 채로 남는다.

따라서, 본 발명의 목적은 전력 오프 조건에 거의 즉각적으로 응답할 수 있는 칩상의 메인 회로를 따라 VLSI 회로 칩상에 제조되는 전력-온 검출 회로를 제공하는 것이다.

본 발명은 여기에 사용된 공급 전력 전압이 턴온되고 소정 전압 레벨에 도달 할 때를 검출하는 전력-온 검출 회로에 관한 것이다. 이런 조건에 응답하여 회로는 전압 펄스를 생성한다. 만약 전력 공급 전압의 전압 레벨이 임의의 이유(예를들어, 노이즈 스파이크동안 매우 짧은 시간)로 소정 레벨 이하로 떨어지면, 회로는 제어(공통) 단자의 전압을 빠르게 방전하므로, 회로는 소정 레벨로 돌아가는 전력 공급 전압에 응답하는 새로운 다른 전압 펄스를 빠르게 생성한다.

일측면에서 본 발명은 전압 펄스 생성 회로 및 전압 강하 회로 수단을 포함하는 전력-온 검출 회로에 관한 것이다. 제어 단자 및 제 1 전력 공급 단자를 가지는 전압 펄스 생성 회로 수단은 적어도 하나의 소정 전압 레벨의 공급 전압이 제 1 전력 공급 단자에 인가될 때 제 1 공통 단자에서 전압 펄스를 생성한다. 제어 단자에 결합된 전압 강하 회로 수단은 제 1 전력 공급 단자로 인가되는 전압이 소정 전압 레벨에 도달하거나 초과한 후, 소정 전압 레벨이하로 떨어지는 경우 상기 제어 단자의 전압을 급속히 강하시킴으로써, 상기 제 1 전력 공급 단자가 다시 소정 전압 레벨에 도달하거나 초과할 때 전압 펄스 생성 회로 수단이 제 1 공통 단자에서 새로운 다른 전압 펄스를 신속하게 생성할 수 있도록 하여준다.

다른 측면에서, 본 발명은 전력-온 검출 회로에 관한 것이다. 전력-온 검출 회로는 제 1 및 제 2 p-채널 전계 효과 트랜지스터 및 제 1 및 제 2 n-채널 전계 효과 트랜지스터를 포함하고, 각각의 트랜지스터는 게이트, 제 1 및 제 2 출력 단자, 제 1 및 제 2 단자 사이에 저항을 제공하기 위한 제 1 및 제 2 단자를 가지는 저항 수단 및 전하를 충전하기 위한 기생 용량성 수단을 가진다. 트랜지스터의 모든 게이트, 제 2 p-채널 및 제2 n-채널 트랜지스터의 제 1 출력 단자, 및 상기 저항 수단의 제 1 단자 및 용량성 수단은 모두 제 1 공통 단자에 결합된다. 제 1 p-채널 트랜지스터의 제 1 출력 단자, 제 2 p-채널 트랜지스터의 제 2 출력 단자 및 제 2 n-채널 트랜지스터의 제 2 출력 단자는 모두 제 1 전력 공급 단자에 결합된다. 제 1 p-채널 트랜지스터의 제 2 출력 단자 및 제 1 n-채널 트랜지스터의 제 1 출력 단자는 전력-온 검출 회로의 출력 단자에 결합된다. 저항 수단의 제 2 단자 및 제 1 n-채널 트랜지스터의 제 2 출력 단자는 제 2 전력 공급 단자에 결합된다.

중요 장점의 보다 완전한 응용과 함께 본 발명의 보다 나은 이해는 첨부 도면 및 청구범위와 관련하여 기술된 다음 상세한 설명의 고찰로부터 얻어진다.

도 1을 참조하여, 본 발명에 따라 메인 회로(16), 래치 및 리셋 회로(14) 및 전력-온 검출 회로(12)를 포함하는 시스템(10)이 도시된다. 시스템(10)은 상보형 금속 산화물 반도체(CMOS) 기술을 사용하여 실리콘 웨이퍼(도시되지 않음) 부분에 형성된 단일 집적 회로 칩상에 통상적으로 집적된다. 시스템(10)은 예를들어 수백만 또는 그 이상의 구성요소를 포함한다. 상기 칩의 설계 및 제조는 종래에 공지되어 여기에서 상세히 기술되지 않는다. 전력 공급 전압(+VCC)은 회로(12, 14, 16)에 차례로 접속된 단자(18)에 접속된다. 기준 전력 공급 전압(예를들어, 접지)은 단자(22) 및 회로(12, 14, 16)에 접속된다. 단자(18 및 22)는 각각 제 1 및 제 2 전력 공급 단자로서 나타낸다. 전력-온 검출 회로(12)는 통상적으로 시스템(10)의 극히 작은 부분만을 차지하고, 통상 상대적으로 저전력(예를들어, 마이크로와트)을 소비한다.

전력이 턴온(또는 중단후 다시 턴온될때)될 때, 적당한 시간 지연후 전력-온 검출 회로(12)는 리드(24)를 통하여 PWRON 신호를 래치 및 리셋 회로(14)에 인가한다. PWRON 신호의 수신시에, 래치는 초기의 소정 조건으로 세팅(또는 리셋)된다. 래치의 설계 및 동작과 어떻게 상기 래치가 미리 결정된 세팅으로 초기 설정되는 지는 종래에 공지되어 더 이상 기술되지 않는다. 래치(14)로부터의 정보는 다수의 리드(26)를 통하여 메인 회로(16)에 인가된다. 전력-오프 및 온 후에 래치(14)의 초기화 또는 사전 세팅은 잘 공지된 바와같이 메인 회로(16)의 적당한 동작을 위하여 중요하다. 메인 회로(16)의 설계 및 동작은 종래에 잘 공지되었고 여기서 더 이상 기술되지 않는다.

도 2를 참조하면, 도 1의 전력-온 검출 회로(12)의 개략적인 회로 형태 및 부분적으로 블록 형태의 실시예가 도시된다. 회로(12)는 p-채널 전계 효과 트랜지스터(FETS)(32 및 38), n-채널 전계 효과 트랜지스터(FETS)(30 및 40), 레지스터(34), 캐패시터(36)(통상적으로 레지스터(34) 및 트랜지스터(30, 32, 38 및 40)와 관련되는 기생 캐패시터), 파(wave) 형성 유니트(42)(블록도에 도시됨), 펄스 지연 유니트(44)(블록도로 도시됨) 및 버퍼 인버터 유니트(46)(블록도에서 도시됨)를 포함한다. 트랜지스터(30, 32, 38 및 40)는 통상적으로 금속 산화물 실리콘(MOS) 형태이고 MOSFET로서 나타낼 수 있다. 각각의 트랜지스터는 게이트, 및 제 1 및 제 2 출력 단자를 가진다. 트랜지스터(32, 38 및 40)와 레지스터(34)의 결합은 전압 펄스 생성 수단으로서 나타낼 수 있다. 트랜지스터(30)는 전압 강하 수단으로서 나타낼 수 있다. 레지스터(34)는 저항 수단으로서 나타내고 캐패시터(36)는 용량성 수단으로서 나타낼 수 있다. p-채널 트랜지스터에서 전류는 소스로부터 드레인으로 흐른다. 그래서 소스는 제 1 출력 단자이고 드레인은 제 2 출력 단자이다. n-채널 트랜지스터에서 전류는 드레인으로부터 소스로 흐르고 그래서 제 1 출력 단자는 드레인이고 제 2 출력 단자는 소스이다. 파 형성 유니트(42), 펄스 지연 유니트(44) 및 버퍼 인버터 유니트(46)는 종래 잘 공지된 회로이고 상세히 기술되지 않는다. 또한 상기 엘리먼트에 +VCC 및 접지를 전력 접속하는 것은 실제적으로 도시되지 않는다.

트랜지스터(30, 32 및 38)의 소스는 전압 소스(+VCC)에 결합된 단자(18)에 결합된다. 전압 전력 소스(+VCC로서 도시됨)는 0 볼트(턴 오프될 때) 또는 +VCC 볼트(턴온될 때)의 레벨까지이다. 그래서 단자(18)에 인가된 전압은 0 및 +VCC 볼트 사이이다. 노이즈 스파이크(spike)는 비록 전력 공급이 턴온될지라도 단자(18)가 +VCC 이하이도록 만든다. 트랜지스터(30 및 32)의 게이트 및 드레인, 트랜지스터(38 및 40)의 게이트, 레지스터(34)의 제 1 단자 및 캐패시터(36)의 제 1 단자는 모두 단자(50)에 결합된다. 레지스터(34) 및 캐패시터(36)의 제 2 단자 및 트랜지스터(40)의 소스는 접지된 단자(22) 및 기준 전압 공급기에 결합된다. 트랜지스터(38 및 40)의 드레인은 파 형성 유니트(42)의 입력 및 단자(52)에 결합된다. 파 형성 유니트(42)의 출력은 펄스 지연 유니트(44)의 입력 및 단자(54)에 결합된다. 펄스 지연 유니트(44)의 출력은 버퍼 인버터 유니트(46)의 입력 및 단자(56)에 결합된다. 버퍼 인버터 유니트(46)의 출력은 라인(24)에 결합되고 출력 신호(PWRON)를 생성한다. 단자(50)에 함께 결합된 게이트 및 드레인을 가지며, 다이오드로서 접속되는 트랜지스터(30)는 단자(50)상의 전압이 단자(18)보다 상대적으로 양일 때 단자(50)로부터 단자(18) 방향으로만 전류를 도통시킨다. 이것은 이후에 보다 자세히 설명될 것이다. 트랜지스터(32)는 단자(50)에 함께 결합된 게이트 및 드레인을 가지는 다이오드로서 접속된다. 전력-온 검출 회로(12)에서 엘리먼트의 수 및 크기는 비교적 작고 칩상에 보다 큰 영역을 요구하지 않고 CMOS 기술을 사용하여 집적 회로 칩상에 제조될 수 있다. 단자(18, 50, 52, 54 및 56) 및 리드(24)(PWRON)에서 초기화 전력-온 검출동안 전압 파형은 이후 상세히 기술된다.

전력 공급 전압이 처음으로 턴온될 때, 단자(18)에서의 전압은 0이다. 이 전압은 다이오드 접속된 p-채널 트랜지스터(32)의 임계 전압(Vth) 이상 상승할 때, 트랜지스터(32)는 단자(22)에 및 레지스터(34)를 통과하는 접지에 전류를 도통시키기 시작한다. 이후, 단자(18)에서 공급 전압이 계속하여 상승할 때, 단자(50)에서의 전압은 레지스터(34)를 통해 흐르는 전류 및 증가한 공급 전압에 비례하여 상승한다.

단자(18)에서의 공급 전압이 트랜지스터(38 및 40)의 임계 전압(Vth) 이상 상승할 때, 이들 트랜지스터는 턴온되기 시작한다. 최종 결과는 단자(52)가 우선 +VCC쪽으로 풀 업되고, 그래서 트랜지스터(40)가 턴온되고 트랜지스터(38)가 턴오프됨에 따라, 단자(52)상의 전압은 접지로 강하한다. 전력이 턴온될 때 단자(52)에서 전압의 상승 및 강하는 짧은 주기의 펄스를 생성하고 리드(24)상에서 적당하게 지연된 PWRON 신호의 생성을 유발한다. 이것은 이후에 더 상세히 기술된다.

단자(18)에서 공급 전압이 안정된 동작 레벨(예를들어, 약 +3.3 볼트)에 도달할 때, 단자(50)상의 전압은 상기 동작 레벨에서 다이오드 접속 트랜지스터(32)의 임계 전압을 뺀 값(+VCC-Vth)으로 유지된다. 단자(52)는 단자(50)에서 양의 전압에 의해 고정된 턴온 트랜지스터(40)에 의해 영의 레벨에서 유지된다. 트랜지스터(38)는 필수적으로 단자(50)상의 양의 전압에 의해 반드시 바이어스 오프된다. 트랜지스터(32, 38 및 40)의 임계 전압은 통상적으로 동일하다(예를들어, 각각 약 0.6 볼트). 트랜지스터(30)의 임계 전압(Vth)은 트랜지스터(32, 38 및 40)의 임계 전압보다 작고, 통상적으로 약 0.3 볼트이다. 이들은 본 발명의 중요한 설계 특징이다.

트랜지스터(32)에 의해 유도된 전류를 작게 유지하기 위하여, 일단 공급 전압이 완전한 레벨(+VCC)에 도달되면, 레지스터(34)는 높은 저항 값(예를들어, 약 2 메가오움)을 가지도록 선택된다. 이런 고저항을 달성하기 위하여, 레지스터(34)는 비교적 큰 확산 영역을 가지는 확산 장치로서 통상적으로 제조되고, 상기 기술은 종래에 잘 공지되었다. 그러나, 이런 큰 확산 영역의 결과로서, 레지스터(34)는 트랜지스터(30 및 32)의 게이트 및 드레인뿐 아니라 트랜지스터(38 및 40)의 게이트와 연동되는 기생 캐패시턴스를 포함하는 캐패시터(36)에 의해 나타난 비교적 큰 기생 커패시턴스(예를들어, 1 피코패럿)를 가진다. 그렇지 않다면, 비교적 큰 값의 캐패시터(36)(기생 캐패시턴스)는 본 발명에 대하여 전력-온 검출 회로(12)가 +VCC의 레벨상에 중첩된 갑작스러운, 짧은 주기 음의 과도 전압에 빠르게 응답하여 새로운 PWRON 신호를 생성하는 것이 불가능하게 된다. 이것은 이후에 상세히 설명될 것이다. 만약 회로(12)가 공급 전압의 갑작스러운 음의 과도 전압들에 충분히 빠르게 응답할 수 없으면, 래치 및 리셋 회로(14)에서 래치의 잘못된 (임의의) 세팅 및 메인 회로(16)의 부적당한 동작이 발생한다.

상기에 설명된 바와같이, 전압 펄스는 공급 전압이 턴온되고 어떤 레벨 이상으로 상승할 때 단자(52)에서 발생된다. 단자(52)에서 전압 펄스는 급하게 상승 및 하강하는 에지를 가진 펄스를 생성하는 파 형성 유니트(42)에 인가된다. 단자(54)에서 이런 모양의 펄스는 단자(56)에서 상당히 지연된 하강 에지(예를들어, 약 1 마이크로초)를 가지는 확장된(stretched) 전압 펄스를 생성하는 펄스 지연 유니트(44)에 인가된다. 단자(18)에서의 공급 전압이 충분한 동작 레벨에서 완전히 안정화되도록 하는 적절히 지연된(예를들어, 약 1 마이크로초) 양(+)의 진행 PWRON 신호를 리드(24)상에 생성하는 버퍼 인버터 유니트(46)에 단자(56)에서 확장되고 지연된 전압 펄스가 인가된다. PWRON 신호가 리드(24)를 통하여 래치 및 리셋 회로(14)(도 1 참조)에 인가될때만 상기 래치 및 리셋 회로는 소정 초기 조건으로 적당하게 세팅(또는 리셋)된다. 만약 단자(18)에서 전력 공급 전압이 어떤 레벨(예를들어, 약 +0.4 볼트) 이하로 갑자기 떨어지면, 래치는 세팅을 잃어버리고 공급 전압이 다시 상승하고 래치가 적당하게 다시 초기화될 때 새로운 PWRON 신호가 생성되지 않으면 임의적으로 리셋된다. 본 발명은 새로운 PWRON 신호가 단지 나노초동안 지속되는 전력 중단에서 조차 생성되는 것을 보장한다. 물론, 긴 시간 지속되는 전력 오프 조건은 상기된 바와같이 생성되는 PWRON 신호를 유발한다.

도 3을 참조하여, 전력이 턴온될 때 전력-온 검출 회로(12)의 단자(18, 50, 52, 54 및 56) 및 리드(24)에 각각 나타나는 관련된 전압 파형(62, 63, 64, 65, 66, 67)을 개략적으로 도시한 그래프(60)가 도시된다. 그래프(60)의 수직 축은 다양한 파형의 각각의 전압 "0" 내지 "+"를 도시하고, 수평축은 시간을 도시한다. 파형은 필수적으로 비례하지 않는다.

파형(62)은 전력이 시작 시간 "Tstart"에서 턴온될 때 단자(18)에서의 전압 상승을 도시한다. 전압은 포인트(70)에서의 영(0)으로부터 위쪽으로 경사진 라인(72)을 따라 시간 "TON"에서 포인트(71)에서 완전한 레벨(예를들어, 약 +3.3 v)로 상승한다. "Tstart"로부터 "T on"으로 경과된 시간은 예를들어 마이크로초 보다 작다. 전력은 고의적으로 턴오프되거나 고의가 아닌 중단때까지 포인트(71)에 의해 지시된 완전한 레벨(+VCC)에서 유지된다. 시간(T1) 및 파형(62)의 라인(72)상의 포인트(73)에서 지시된 전압 레벨에 도달될 때, 트랜지스터(32)의 임계 전압(Vth)은 초과되고 트랜지스터(32)는 턴온된다. 파형(63)에 의해 지시된 단자(50)에서 전압은 파형(62)의 라인(72)과 동일 기울기를 가지는 라인(76)을 따라 포인트(74)에서의 영으로부터 시간 "T on"에서의 포인트(78)로 상승하기 시작한다. 그후 단자(50)의 전압(전력이 머무르는 한)은 포인트(78)의 레벨에서 유지된다. 이런 레벨은 상기 설명된 바와같이 +VCC 에서 트랜지스터(32)의 임계 전압(Vth)(약 0.6v)을 뺀 값이다.

단자(50)에서 전압이 영에서 시간(T1)으로부터 상승하기 시작할 때, 트랜지스터(38 및 40)는 턴온되고 파형(64)에 의해 지시된 단자(52)에서의 전압은 포인트(80) 및 시간(T1)에서 영으로부터 상승하고, 포인트(84) 및 시간(T2)에서 영으로 빠르게 떨어지는 짧은 주기 펄스(82)를 형성한다. 시간(T2)에서 트랜지스터(38)는 바이어스 오프되고 트랜지스터(40)는 급격히 바이어스 온 된다. 파형(62)의 라인(72)을 따라 포인트(86)에 의해 지시된 단자(18)의 전압 레벨은 트랜지스터(38)가 바이어스 오프되고 트랜지스터(40)가 급격히 바이어스 온되는 레벨이다.

단자(52)에서 둥근 펄스(82)는 파형(65)에 도시된 바와같이 단자(54)에서 모양 펄스(88)를 생성하는 파 형성 유니트(42)에 의해 형성된다. 펄스(88)는 파형(66)의 펄스(90)를 단자(56)에서 생성하는 펄스 지연 유니트(44)에 의해 주기 내에서 확장된다. 펄스(90)는 시간(T1)으로부터 시간(T3)로 연장되고, 주기의 예는 약 마이크로초이다. 시간(T3) 및 펄스(90)의 단부에 도달하기까지, 단자(18)(파형 62)에서의 전압은 완전한 동작 레벨(+VCC)에서 안정화된다.

펄스(90)가 시간(T3)에서 끝날 때, 버퍼 인버터 유니트(46)는 파형(67)에 의해 지시된 바와같이 리드(24)를 통하여 래치 및 리셋 회로(14)에 인가된 바와같은(도 1) PWRON 신호인 신호(92)를 리드(24)에 인가한다. 래치가 초기화된 후, 다음 PWRON 신호는 단자(18)에서 공급 전압이 턴오프되고 다시 턴온될 때만 생성될 것이다. 본 발명은 비록 전력이 몇 나노초 동안 중단될지라도 래치를 재설정하기 위하여 새로운 PWRON 신호를 생성하는 것을 보장하는 전력 오프 조건의 거의 순간 검출을 제공한다.

트랜지스터(32, 38 및 40), 및 레지스터(34)(도 2)는 그것들이 인버터로서 접속되는 펄스 형성 네트워크를 구성한다. 공급 전압이 충분히 상승될 때(완전한 레벨 또는 거의 완전한 레벨에 근접한 레벨), 단자(50)의 전압은 유지되고(공급 전압보다 약간 작음) 단자(52)에서의 전압은 영으로 유지된다. 그러나 이들 트랜지스터는 종래에 공지된 바와같이 각각의 임계 전압에 인접한 비선형 임계 전도 특성을 가진다. 그래서, 단자(18)에서 공급 전압(파형 62)은 우선 턴온되어(시간 = Tstart) 영으로부터 +VCC(TON)으로 상승하고, 트랜지스터(32, 38 및 40) 및 레지스터(34)의 이런 네트워크는 단자(52)에서 파형(64)의 펄스(82)를 시간 간격(T1 내지 T2)에서 생성한다. 통상적으로 마이크로초 동안의 작은 부분인 펄스(82)는 공급 전압이 그것의 동작 레벨(+VCC)(약 +3.3v)에서 안정된후 적절하게, 상당히 늦은 시간(T3)에서 PWRON 신호(92)를 생성한다.

여기서 제공된 도면에서 단자(50)의 전압 파형(63)은 시간(Tstrart)에서 영 볼트이다. 추후, 시간(T1)이 지난 후, 단자(50)에서의 전압은 단자(18)(파형 62)에서의 전압과 조화하여 상승하지만 크기면에서 다이오드 접속 p-채널 트랜지스터(32)의 임계 전압(Vth) 크기와 같은 양만큼 낮추어진다. 트랜지스터(32, 38 및 40)의 임계 전압(Vth)이 크기(약 0.6 볼트)에서 모두 같은 것을 주의한다.

전력이 턴온될 때, 단자(50)에서의 전압이 분명히 영 이상 레벨에서 시작한다면(예를들어, 트랜지스터 38 또는 40의 임계 전압 Vth와 크기가 같은 전압에서), 단자(52)(파형 64)에서 펄스(82)는 단자(18)에서의 공급 전압이 파형(62)의 라인(72)을 따라 상승할 때 T1 내지 T2로부터의 시간동안 적당하게 형성되지 않는다(또는 전혀 형성되지 않는다). 결과적으로, 어떠한 새로운 PWRON 신호(92)도 전력이 턴온되고 공급 전압이 상승하기 시작할 때 생성되지 않는다. 본 발명은 전력이 턴오프 또는 갑자기 중단될 때, 단자(50)가 순간적으로 거의 영(예를들어, 약 +0.4 볼트이하)으로 되돌아 가는 것을 보장한다. 그래서 단자(52)에서의 새로운 펄스(82) 및 리드(24)상의 새로운 PWRON 신호(92)는 전력이 다시 턴온될 때마다, 전력 오프 직후 또는 추후 시간에 생성되는 것을 보장한다.

도 4를 참조하여, 전력-온 검출 회로(12)에 대한 전력은 턴오프(예를들어, 갑작스러운 음의 과도 전압)될 때, 단자(18) 및 단자(50)에서 각각의 전압 대 시간을 개략적으로 도시하는 그래프(100)가 도시된다. 그래프(100)의 수직 축은 볼트 전압을 가리키고, 수평축은 나노초의 시간을 가리킨다. 그래프(100)는 단자(18)에서 +VCC를 나타내는 포인트(103)로부터 포인트(104)의 영으로 나노초동안 하강하는 제 1 음의 진행 전압 파(102)(전력 오프)를 도시한다. 이런 전압 파(102)는 단자(18)에 대한 전력이 심지어 몇 나노초동안 중단될 때 전압이 순간적으로 거의 영으로 하강하는 것을 가리킨다.

그래프(100)는 단자(50)상의 전압을 나타내는 제 2 음의 진행 전압 파(106)를 도시한다. 상기 도면의 단자(50)에서 수직 축상의 포인트(107)에 의해 지시된 바와같은 초기 전압 레벨은 이미 설명된 바와같이 p-채널 트랜지스터(32)의 임계 전압(Vth) 크기만큼 +VCC보다 작아진다.

n-채널 트랜지스터(30)(도 2 참조)는 버스(20)를 통하여 단자(18)에 접속된 소스 및 단자(50)와 공통으로 접속된 드레인 및 게이트와 다이오드 접속된다. 그래서 트랜지스터(30)는 단자(18)에서의 전압이 트랜지스터(30)의 임계 전압(Vth)(약 0.3 볼트) 이상으로 단자(50)상의 전압 아래로 강하할때까지 도통되지 않는다. 트랜지스터(30)가 도통하기 시작하는 레벨은 포인트(108)에 의해 그래프(100)의 수직 축상에 지시된다. 단자(18)상의 전압이 갑작스러운 강하(전압 파형 102)를 계속할 때, 단자(50)상의 전압이 즉각적으로 강하되도록(전압 파형 106) 트랜지스터(30)가 도통될 때 상기 트랜지스터는 캐패시터(36)(기생 캐패시턴스)상의 전하를 접지로 분로시킨다.

전압 파(102)가 영으로 강하할 때, 상기 전압은 수평 라인(110) 및 표시된 "Vnew"(약 +0.4 볼트)에 의해 지시된 전압 레벨을 통하여 포인트(109)를 통과한다. 이런 전압 레벨(Vnew)은 p-채널 트랜지스터(38), 및 n-채널 트랜지스터(40) 및 p-채널 트랜지스터(32)의 임계 전압(Vth)(약 0.6 볼트) 이하 이고, 이들 트랜지스터는 턴오프된다. 그러나, 다이오드 접속 n-채널 트랜지스터(30)는 그것의 임계 전압(Vth)(약 0.3 볼트)에 도달할때까지 계속하여 도통한다. 그래서 단자(50)의 전압 파(106)는 포인트(112)에서 수평 라인(110)(Vnew) 아래로 빠르게 강하한다. 포인트(112)가 단지 몇 나노초만큼 포인트(109)로부터 분리되는 것은 주의된다. 단자(50) 및 전압 파(106)가 약 +0.3 볼트(트랜지스터 30의 임계 전압 Vth와 같은 크기)로 강하한후 트랜지스터(30)는 도통을 그만둔다. 그후 캐패시터(36)는 레지스터(34)를 통하여 단순히 방전하고 전압 파(106)는 몇 시간후에서 영으로 떨어지는 지수함수적인 수평 곡선을 따른다(그래프 100에서 도시되지 않음).

전압 레벨(Vnew)은 래치 및 리셋 회로(14)의 래치가 그것의 초기화된 세팅을 잃고 그래서 리셋될 필요가 있는 전압 레벨상에 있다. 단자(18)에서 전압이 Vnew위에 머무는 한 래치 세팅은 그대로 남는다. 임의의 경우에, 만약 임의의 시간에 단자(18)(및 단자 50)에서 전압이 Vnew 이하로 떨어지면, 새로운 PWRON 신호는 리드(24)에 인가되고 래치는 리셋될 것이다.

그래프(100)는 가상적인 전압 파형(120)을 점선으로 도시한다. 이런 가상 전압 파(120)는 다이오드 접속 n-채널 트랜지스터(30)(도 2)의 부재시 단자(50)에서 전압 감쇠를 도시한다(전력이 전압 파 102에 의해 도시된 바와같이 갑자기 중단될때). 가상 전압 파(120)는 전하가 높은 오움 수를 갖는 레지스터(34)를 통하여 거의 캐패시터(36)로부터 소모되기 때문에 비교적 느린 비율(전압 파 106과 비교하여)로 단자(50)에서의 지수함수적 전압 감쇠를 도시한다. 단자(50)에서 전압이 Vnew 레벨(수평 라인 110)이하로 떨어지는데 오랜 시간(예를들어, 대략 마이크로초 또는 여기서 도시되지 않음)이 걸린다. 상기 시간동안 단자(18)에서의 전압은 쉽게 회복되지만(그래프 100에서 도시되지 않음), 새로운 PWRON 신호는 이런 가상의 경우에 생성되지 않는다. 그리고, 상기 래치들은 리셋되지 않는다. 상기에 설명된 바와같이 이런 조건을 피하는 것이 중요하다.

개시된 전력-온 검출 회로의 다양한 변형은 당업자에 의해 발생될 수 있고 첨부된 청구범위에 나타난 본 발명의 사상 및 범위로부터 벗어나지 않고 이루어질 수 있다. 예를들어, 개시된 바와 다른 전압 레벨 및 임계 전압이 사용될 수 있고, 펄스 감쇠 및 온 및 오프 시간은 주어진 응용동안 최적으로 적합되도록 변경될 수 있다. 또한, 전력-온 검출 회로는 IC의 특정 크기 또는 IC상의 특정 다른 (메인) 회로에 응용이 제한되지 않는다. 또한, 레지스터(34)의 오움 수는 필요한 최적 레벨로 변경될 수 있다. 또한, 트랜지스터의 전도 형태는 반전되고 음의 레벨 및 접지는 전력 공급 레벨일 수 있다.

본 발명에 따라 거의 순간적인 전력 오프 조건에 응답하고 칩상의 메인 회로를 따라 VLSI 회로 칩상에 제조되는 전력-온 검출 회로를 제공하여 갑작스러운 음의 전압 과도 전류에 충분히 빠르게 응답하고 그래서 래치는 적당하게 세팅된다.

도 1은 본 발명에 따라 제공된 래치 및 리셋 회로, 메인 회로, 및 전력-온 검출 회로를 포함하는 시스템을 도시한 도.

도 2는 본 발명에 따라 제공된 전력-온 검출 회로를 더 상세하게 도시하는 부분적으로 블록 형태의 개략적인 회로도.

도 3은 도 2의 전력-온 검출 회로의 여러 노드에서 발생된 관련 파형을 개략적으로 도시한 그래프.

도 4는 갑작스러운 음의 전압 파형을 가진 전력 오프 조건을 개략적으로 도시하고, 본 발명에 의해 제공된 보다 빠른 전력 오프 검출을 도시하는 전력-온 검출 회로내의 노드에서 결과적인 전압 파형을 도시하고, 본 발명의 부재시 전력-온 검출 회로에 의한 바람직하지 않은 느린 전력 오프 검출을 도시하고 동시에 가상 전압 파형을 더 도시하는 (점선) 그래프.

*도면의 주요 부분에 대한 부호의 설명*

12 : 전력-온 검출 회로 14 : 래치 및 리셋 회로

16 : 메인 회로 18 : 제 1 단자

20 : 버스 22 : 제 2 단자

24, 26 : 리드

Claims

제1 p-채널 전계 효과 트랜지스터(38);

제2 p-채널 전계 효과 트랜지스터(32);

제1 n-채널 전계 효과 트랜지스터(40);

제2 n-채널 전계 효과 트랜지스터(30) - 여기서, 상기 트랜지스터들 각각은 게이트 및 제1 및 제2 출력 단자들을 가지며, 상기 제1 및 제2 p-채널 전계 효과 트랜지스터 및 상기 제1 n-채널 전계 효과 트랜지스터의 임계 전압들은 모두 제1 값을 가지며, 상기 제2 n-채널 전계 효과 트랜지스터의 임계 전압은 상기 제1 값보다 작은 제2 값을 가짐 - ;

제1 및 제2 단자들을 가지며, 상기 제1 및 제2 단자들 사이에 저항을 제공하는 저항 수단(34); 및

전하를 저장하는 기생 용량성 수단(36)을 포함하며,

상기 트랜지스터들의 모든 게이트들, 상기 제2 p-채널 전계 효과 트랜지스터와 제2 n-채널 전계 효과 트랜지스터의 제1 출력 단자들, 및 상기 저항 수단 및 용량성 수단의 제1 단자들은 모두 제1 공통 단자에 연결되며,

상기 제1 p-채널 전계 효과 트랜지스터의 제1 출력 단자 및 상기 제2 p-채널 전계 효과 트랜지스터의 제2 출력 단자, 및 제2 n-채널 전계 효과 트랜지스터의 제2 출력 단자는 제1 전력 공급 단자에 연결되며,

상기 제1 p-채널 전계 효과 트랜지스터의 제2 출력 단자 및 상기 제1 n-채널 전계 효과 트랜지스터의 제1 출력 단자는 전력 온-검출 회로의 출력 단자에 연결되며,

상기 저항 수단의 제2 단자 및 제1 n-채널 전계 효과 트랜지스터의 제2 출력 단자는 제2 전력 공급 단자에 연결되는 전력-온 검출 회로.
제1항에 있어서,

상기 제1 및 제2 p-채널 전계 효과 트랜지스터들 및 제1 n-채널 전계 효과 트랜지스터의 임계 전압들은 대략 0.6 볼트이며, 제2 n-채널 전계 효과 트랜지스터의 임계 전압은 대략 0.3 볼트인 전력-온 검출 회로.
제1항에 있어서,

상기 저항 수단은 대략 2 메가옴의 저항값을 갖는 전력-온 검출 회로.
제1항에 있어서,

제2 공통 단자에 연결되는 입력을 가지며, 전력이 턴온될 때 세팅되는 래치들에 연결되어 적절한 전력 펄스 신호를 제공하는 출력을 갖는 펄스 형성 회로 및 지연 수단을 추가로 포함하는 전력-온 검출 회로.
전력 온 검출 회로 및 래치들에 연결된 전력 공급이 턴온되거나, 순간적인 중단 후에 다시 턴온된 후에 메모리 셀의 래치들의 세팅을 초기 프리셋 상태로 구동하기 위한 전력-온 신호를 발생시키기 위한 전력-온 검출 회로에 있어서, 상기 회로 및 래치들은 전력-온시에 동작 기간동안 래치들로부터의 필요한 정보를 수신하는 메인 회로들을 포함하는 집적회로 상에 상보성 금속 산화물 반도체 기술로서 구현되며, 상기 전력-온 검출 회로는

제1 p-채널 전계 효과 트랜지스터(38);

제2 p-채널 전계 효과 트랜지스터(32);

제1 n-채널 전계 효과 트랜지스터(40);

제2 n-채널 전계 효과 트랜지스터(30) - 여기서, 상기 트랜지스터들 각각은 게이트 및 제1 및 제2 출력 단자들을 가짐 - ;

제1 및 제2 단자들을 갖는 저항(34); 및

제1 P-채널 트랜지스터 및 제1 n-채널 트랜지스터의 제1 출력 단자들 및 래치들 사이에 연결되어 래치들의 세팅을 구동하기 위한 전력-온 신호를 출력 단자들에서 나타나는 각각의 전압 펄스로부터 발생시키는 펄스 형성 및 지연 수단을 포함하며,

여기서, 상기 트랜지스터들의 모든 게이트들, 상기 제2 p-채널 전계 효과 트랜지스터와 제2 n-채널 전계 효과 트랜지스터의 제1 출력 단자들, 및 상기 저항 수단의 제1 단자는 모두 제1 공통 단자에 연결되며, 상기 저항 수단은 이와 관련된 기생 커패시턴스를 가지며,

상기 제1 p-채널 전계 효과 트랜지스터의 제1 출력 단자 및 상기 제2 p-채널 전계 효과 트랜지스터의 제2 출력 단자, 및 제2 n-채널 전계 효과 트랜지스터의 제2 출력 단자는 제1 전력 공급 단자에 연결되며,

상기 저항의 제2 출력 단자 및 상기 제1 n-채널 전계 효과 트랜지스터의 제2 출력 단자는 제2 전력 공급 단자에 연결되며,

상기 래치들은 상기 제1 및 제2 전력 공급 단자들 사이에 연결되며, 제1 및 제2 전력 공급 단자들에서의 전압이 제1 값 이하로 떨어지는 경우 초기 상태들로 세팅 또는 재-세팅될 필요가 있으며,

상기 제1 및 제2 p-채널 트랜지스터, 제1 n-채널 트랜지스터, 및 상기 저항의 조합은 상기 제1 및 제2 전력 공급 단자들 사이에 연결되는 전력 공급이 턴온되거나, 또는 순간적인 전압 중단 및 공통 단자에서의 전압이 제1 값 이하로 떨어진 이후 다시 턴온될 때 상기 제1 p-채널 트랜지스터 및 상기 제1 n-채널 트랜지스터의 제1 출력들에서 전압 펄스를 형성하며,

상기 제1 및 제2 p-채널 트랜지스터들 및 제1 n-채널 트랜지스터 각각은 상기 제1 값 보다 큰 임계 전압을 가지며,

상기 제2 -n 채널 트랜지스터는 상기 제1 값보다 작은 임계 전압을 가지며, 전력이 갑자기 중단되는 경우 저 저항 분로(shunt path)를 제공하여 수 나노초 이내에 공통 단자의 전압을 상기 제1 값보다 낮은 제2 값으로 강하시킴으로써 전력 온 검출 회로가 전력의 중단을 검출하고, 전력이 다시 턴온되는 경우 상기 제1 및 제2 p-채널 트랜지스터, 제1 n-채널 트랜지스터, 및 상기 저항의 조합이 상기 제1 p-채널 트랜지스터 및 상기 제1 n-채널 트랜지스터의 제1 출력들에서 또 다른 전압 펄스를 생성하도록 하는 전력-온 검출 회로.
제5항에 있어서,

상기 제1 및 제2 p-채널 전계 효과 트랜지스터들 및 제1 n-채널 전계 효과 트랜지스터의 임계 전압들은 대략 0.6 볼트이며, 제2 n-채널 전계 효과 트랜지스터의 임계 전압은 대략 0.3 볼트인 전력-온 검출 회로.
제5항에 있어서,

상기 저항은 대략 2 메가옴의 저항을 가지며, 그와 관련된 용량성 커패시턴스를 갖는 전력-온 검출 회로.
전력-온 및 고속 전력-오프 검출 회로 및 래치들에 연결된 전력 공급이 턴온되거나, 순간적인 중단 후에 다시 턴온된 후에 래치들의 세팅을 초기 프리셋 상태로 구동하기 위한 전력-온 신호를 발생시키기 위한 전력-온 및 고속 전력-오프 검출 회로에 있어서, 상기 회로 및 래치들은 집적회로 상에 상보성 금속 산화물 반도체 기술로서 구현되며, 상기 래치들은 전력-온시에 동작 기간동안 메인 회로들로 필요한 정보를 제공하며, 상기 전력-온 및 고속 전력-오프 검출 회로는

상기 회로, 래치들 및 메인 회로들에 동작 전압을 제공하는 제1 및 제2 전력 공급 단자들;

전력 공급 단자들의 전압이 제로에서 완전한 동작값으로 상승할 때 짧은 듀레이션의 갖는 펄스를 그 출력에서 생성하는 펄스 형성 네트워크에 연결되는 복수의 트랜지스터 - 여기서, 복수의 트랜지스터들 모두의 임계 전압들은 모두 동일하며, 상기 펄스 형성 네트워크는 전력이 턴 온되는 경우 짧은 듀레이션을 갖는 펄스가 상기 네트워크에 의해 생성되도록 제로 또는 제로 근방의 전압을 갖는 내부 노드를 가지며, 상기 내부 노드는 그와 관련된 기생 커패시턴스를 가짐 - ;

각각의 짧은 펄스에 응답하여 지연된 전력-온 신호를 형성하며, 상기 네트워크의 출력에 연결되는 펄스 형성 회로;

상기 전력 공급 단자들 사이에 연결되는 복수의 래치들 - 여기서 상기 래치들은 전력 온 신호를 수신하도록 연결되며, 수신된 전력 온 신호에 응답하여 초기 값으로 세팅되며, 공급 단자들에서의 전압이 최소 동작 전압 이하로 강하하는 경우 그 세팅을 상실하여 리세팅되어야만 함 - ; 및

상기 전력 공급 단자들 중 하나 및 상기 펄스 형성 네트워크의 내부노드 사이에 연결되는 다이오드 접속 트랜지스터를 포함하며,

상기 다이오드 접속 트랜지스터는 상기 래치들의 최소 동작 전압보다 작은 임계 전압을 가지며, 상기 펄스 형성 네트워크의 상기 복수의 트랜지스터들의 임계 전압들은 상기 래치들의 최소 동작 전압 및 다이오드 접속 트랜지서터의 임계 전압보다 크며, 다이오드 접속 트랜지스터는 전력 공급이 중단될 때 마다 펄스 형성 네트워크의 내부 노드의 전압을 상기 래치들의 최소 동작 전압 이하 및 제로 근방 값으로 방전함으로써 공급 전압이 수 나노초 동안 중단되더라도 상기 래치들을 리세팅하는 새로운 전력-온 신호가 발생될 수 있도록 하는 전력-온 및 고속 전력-오프 검출 회로.
제8항에 있어서,

상기 복수의 트랜지스터들의 임계 전압들은 대략 0.6 볼트이며, 상기 래치들의 최소 동작 전압은 대략 0.4 볼트이며, 상기 다이오드 접속 트랜지스터의 임계 전압은 대략 0.3 볼트인 전력-온 및 고속 전력-오프 검출 회로.
제8항에 있어서,

상기 펄스 형성 네트워크는 상기 전력 공급 단자들 중 하나 및 상기 내부 노드 사이에 연결되는 높은 저항값을 갖는 저항을 포함하며, 상기 저항은 높은 저항값으로 인해 그와 관련된 실질적인 기생 커패시턴스를 갖는 전력-온 및 고속 전력-오프 검출 회로.