KR100596764B1 - Wafer level package and manufacturing method thereof - Google Patents
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Abstract
본 발명은 웨이퍼 레벨 패키지 및 그의 제조 방법을 개시한다. 개시된 본 발명은, 반도체 칩의 표면에 배치된 본딩 패드에 도전성 범프가 형성된다. 도전성 범프가 노출되도록 반도체 칩의 표면에 절연성 접착제가 도포된다. 절연성 접착제상에 금속박판인 리드 프레임이 접착되는데, 리드 프레임의 일단은 도전성 범프에 전기적으로 연결되고, 타단 부분에는 복수개의 충진홈들이 형성된다. 리드 프레임 표면에 절연층이 도포되어서 각 충진홈들을 매립하게 되고, 또한 각 충진홈 사이에 위치한 리드 프레임 부분이 절연층으로부터 노출되어 볼 랜드가 형성된다. 볼 랜드에 솔더 볼이 마운트된다.The present invention discloses a wafer level package and its manufacturing method. In the disclosed invention, a conductive bump is formed on a bonding pad disposed on a surface of a semiconductor chip. An insulating adhesive is applied to the surface of the semiconductor chip to expose the conductive bumps. The lead frame, which is a thin metal plate, is bonded onto the insulating adhesive. One end of the lead frame is electrically connected to the conductive bump, and a plurality of filling grooves are formed at the other end thereof. An insulating layer is applied to the lead frame surface to fill the filling grooves, and a portion of the lead frame located between the filling grooves is exposed from the insulating layer to form a ball land. Solder balls are mounted on the ball lands.
Description
도 1은 종래의 웨이퍼 레벨 패키지를 나타낸 단면도.1 is a cross-sectional view showing a conventional wafer level package.
도 2 내지 도 15는 본 발명에 따른 웨이퍼 레벨 패키지를 제조 방법 순서대로 나타낸 단면도.2 to 15 are cross-sectional views sequentially showing a wafer level package according to the present invention.
- 도면의 주요 부분에 대한 부호의 설명 --Explanation of symbols for the main parts of the drawing-
10 ; 웨이퍼 11 ; 도전성 범프10;
20 ; 절연성 접착제 30 ; 리드 프레임20;
31 ; 볼 랜드 32 ; 충진홈31; Borland 32; Filling Home
40,41 ; 포토레지스트 50 ; 절연층40,41; Photoresist 50; Insulation layer
60 ; 접합 보조층 70 ; 솔더 볼60; Bonding
본 발명은 웨이퍼 레벨 패키지 및 그의 제조 방법에 관한 것으로서, 보다 구체적으로는 웨이퍼 상태에서 패키징 공정이 이루어지는 패키지 및 이를 제조하는 방법에 관한 것이다.BACKGROUND OF THE
기존의 패키지는 웨이퍼를 먼저 스크라이브 라인을 따라 절단하여 개개의 반도체 칩으로 분리한 후, 개개의 반도체 칩별로 여러 가지 패키징 공정을 실시하는 것에 의해 제조되었다.Existing packages are manufactured by first cutting a wafer along a scribe line, separating the wafer into individual semiconductor chips, and then performing various packaging processes for each semiconductor chip.
그러나, 상기된 기존의 패키지는 개개의 반도체 칩별로 많은 단위 공정이 실시되어야 하기 때문에, 하나의 웨이퍼에서 제조되는 반도체 칩들을 고려하게 되면, 공정수가 너무 많다는 문제점을 안고 있다.However, since the conventional package described above requires many unit processes to be performed for each semiconductor chip, considering the semiconductor chips manufactured from one wafer, there is a problem that the number of processes is too large.
그래서, 최근에는 웨이퍼를 먼저 절단하지 않고 웨이퍼 상태에서 상기된 패키징 공정을 우선적으로 실시한 후, 최종적으로 스크라이브 라인을 따라 절단하여 패키지를 제조하는 방안이 제시되었다. 이러한 방법으로 제조된 패키지를 웨이퍼 레벨 패키지라 하는데, 이를 제조하는 방법을 도 1을 참고로 하여 개략적으로 설명하면 다음과 같다.Therefore, in recent years, a method of manufacturing a package by first performing the above-described packaging process in a wafer state without cutting the wafer first and finally cutting along the scribe line has been proposed. A package manufactured by this method is called a wafer level package. A method of manufacturing the package will be described below with reference to FIG. 1.
웨이퍼(1) 표면에는 실리콘 질화막인 보호막(미도시)이 도포되어 있다. 웨이퍼(1)에 구성된 반도체 칩의 본딩 패드(2)는 식각에 의해 보호막에 형성된 홈을 통해 노출되어 있다. A protective film (not shown), which is a silicon nitride film, is coated on the
이러한 상태에서, 보호막 전체 표면에 하부 절연층(3)을 도포한다. 본딩 패드(2) 상부에 위치한 하부 절연층(3) 부분을 식각하여 본딩 패드(2)를 노출시킨다. 구리 재질의 금속층을 하부 절연층(3)상에 진공 증착한 후, 금속층을 식각하여 일단은 본딩 패드에(2) 전기적으로 연결된 금속 패턴(4)을 형성한다. In this state, the lower
하부 절연층(3) 표면에 상부 절연층(5)을 도포하고, 금속 패턴(4)의 타단 상부에 위치한 상부 절연층(5) 부분을 식각하여 금속 패턴(4)의 타단을 노출시킨다. 노출된 금속 패턴(4)의 타단이 솔더 볼(7)이 마운트되는 볼 랜드가 된다. 볼 랜드에 접합 보조층(6)을 형성하고, 솔더 볼(7)을 접합 보조층(6)에 마운트한다. 마지막으로, 스크라이브 라인을 따라 웨이퍼(1)를 절단하여 개개의 반도체 칩으로 분리하면, 웨이퍼 레벨 패키지가 완성된다.The upper insulating
그런데, 종래에는 반도체 칩의 본딩 패드와 솔더 볼을 전기적으로 연결하는 매개체로서 금속 패턴이 사용되었다. 금속 패턴은 전술된 바와 같이, 스퍼터링 방법에 의한 증착되는 것에 의해 형성되는데, 스퍼터링 장비를 이용하는데는 매우 많은 비용이 소요된다. 이로 인하여, 패키지의 제조 비용이 상승되는 문제점이 있다.However, in the related art, a metal pattern has been used as a medium for electrically connecting the bonding pads and the solder balls of the semiconductor chip. The metal pattern is formed by being deposited by a sputtering method, as described above, which is very expensive to use sputtering equipment. For this reason, there is a problem that the manufacturing cost of the package is increased.
또한, 종래의 금속 패턴은 상하에서 절연층으로만 지지를 받고 있기 때문에, 패키지 신뢰성 테스트 후 균열이 발생되는 심각한 문제점이 있었다.In addition, since the conventional metal pattern is supported only by the insulating layer at the top and bottom, there is a serious problem that a crack occurs after the package reliability test.
따라서, 본 발명은 종래의 웨이퍼 레벨 패키지가 안고 있는 제반 문제점을 해소하기 위해 안출된 것으로서, 증착 방법을 생략하고 식각 방법으로만 본딩 패드와 솔더 볼을 전기적으로 연결하는 전도성 패턴을 형성할 수 있도록 하여, 패키지의 제조 단가를 낮출 수 있는 웨이퍼 레벨 패키지 및 그의 제조 방법을 제공하는데 목적이 있다.Accordingly, the present invention has been made to solve all the problems of the conventional wafer-level package, it is possible to form a conductive pattern for electrically connecting the bonding pad and the solder ball only by the etching method by omitting the deposition method It is an object of the present invention to provide a wafer level package and a method of manufacturing the same, which can lower the manufacturing cost of the package.
본 발명의 다른 목적은 본딩 패드와 솔더 볼을 전기적으로 연결하는 전도성 패턴이 견고히 지지를 받도록 하여, 패키지 신뢰성 테스트 후 전도성 패턴에 균열이 발생되는 것을 억제할 수 있게 하는데 있다.Another object of the present invention is to ensure that the conductive patterns electrically connecting the bonding pads and the solder balls are firmly supported, thereby suppressing the occurrence of cracks in the conductive patterns after the package reliability test.
상기와 같은 목적을 달성하기 위하여, 본 발명에 따른 웨이퍼 레벨 패키지는 다음과 같은 구성으로 이루어진다.In order to achieve the above object, the wafer level package according to the present invention has the following configuration.
본딩 패드가 표면에 배치된 반도체 칩; 상기 본딩 패드에 접촉되게 형성되어 전기적으로 연결되는 도전성 범프; 상기 도전성 범프가 노출되도록 상기 반도체 칩 표면에 도포된 절연성 접착제; 상기 절연성 접착제를 매개로 밑면이 상기 노출된 도전성 범프와 접촉되어 전기적으로 연결되도록 상기 반도체 칩 표면에 접착되며 상기 절연성 접착제가 노출되게 식각되는 것에 상기 도전성 범프 사이를 선택적으로 연결하며 복수개의 충진홈이 형성된 리드 프레임; 상기 리드 프레임 상부에 도포되어서 상기 충진홈을 매립하며 상기 충진홈 사이에 위치한 상기 리드 프레임을 노출시키는 볼 랜드가 형성된 절연층; 상기 볼 랜드에 의해 노출된 상기 리드 프레임에 접촉되게 형성된 접합 보조층; 및 상기 접합 보조층에 마운트되어 상기 리드 프레임과 전기적으로 연결되는 솔더 볼을 포함한다.A semiconductor chip having a bonding pad disposed on a surface thereof; A conductive bump formed in contact with the bonding pad and electrically connected to the bonding pad; An insulating adhesive applied to a surface of the semiconductor chip to expose the conductive bumps; The bottom surface is adhered to the surface of the semiconductor chip so that the bottom surface is in contact with the exposed conductive bumps and electrically connected through the insulating adhesive, and selectively connects the conductive bumps between the conductive bumps and the plurality of filling grooves. Formed lead frames; An insulating layer formed on the lead frame to fill the filling groove and to expose the lead frame located between the filling grooves; A bonding auxiliary layer formed to contact the lead frame exposed by the ball lands; And solder balls mounted on the bonding auxiliary layer and electrically connected to the lead frame.
상기된 구성으로 이루어진 웨이퍼 레벨 패키지를 제조하는 방법은 다음과 같다. A method of manufacturing a wafer level package having the above-described configuration is as follows.
웨이퍼에 구성된 복수개의 반도체 칩이 갖는 각각의 본딩 패드와 접촉되게 도전성 범프를 형성하는 단계; 상기 웨이퍼의 표면에 절연성 접착제를 매개로 밑면이 도전성 범프에 접촉되게 상기 웨이퍼 크기와 동일한 크기를 갖는 리드 프레임을 부착하는 단계; 상기 리드 프레임을 상기 절연성 접착제가 노출되게 식각하여 복수개의 충진홈을 형성하는 단계; 상기 리드 프레임 상부에 상기 충진홈을 매립하도록 절연층을 도포하는 단계; 상기 절연층을 식각하여 상기 충진홈 사이에 위치한 상기 리드 프레임을 노출시키는 볼 랜드를 형성하는 단계; 상기 볼 랜드 내에 상기 노출된 리드 프레임과 접촉되는 접합 보조층을 형성하는 단계; 상기 접합 보조층 상에 솔더 볼을 마운트하는 단계; 및 상기 웨이퍼를 개개의 반도체 칩으로 분리되게 절단하는 단계를 포함한다.Forming a conductive bump in contact with each bonding pad of the plurality of semiconductor chips configured in the wafer; Attaching a lead frame having a size equal to the size of the wafer such that a bottom surface thereof is in contact with a conductive bump through an insulating adhesive; Etching the lead frame to expose the insulating adhesive to form a plurality of filling grooves; Applying an insulating layer to bury the filling groove on the lead frame; Etching the insulating layer to form a ball land exposing the lead frame located between the filling grooves; Forming a bonding auxiliary layer in contact with the exposed lead frame in the ball lands; Mounting a solder ball on the bonding auxiliary layer; And cutting the wafer separately into individual semiconductor chips.
상기된 본 발명의 구성에 의하면, 솔더 볼과 본딩 패드를 연결하는 전도성 패턴으로서 증착에 의한 금속 패턴을 이용하지 않고 식각에 의한 금속박막이 사용되므로써, 증착 공정이 배제되어 패키지 제조 비용을 절감할 수가 있다. 특히, 금속박막인 리드 프레임은 식각되어 복수개의 충진홈이 형성되고, 각 충진홈이 절연층으로 매립되므로써, 리드 프레임의 지지 강도가 강화되어 신뢰성 테스트 후 리드 프레임에 균열이 발생되는 것이 억제된다.According to the above-described configuration of the present invention, since the metal thin film by etching is used as the conductive pattern connecting the solder balls and the bonding pads without using the metal pattern by vapor deposition, the deposition process is eliminated, thereby reducing the package manufacturing cost. have. In particular, the lead frame, which is a metal thin film, is etched to form a plurality of filling grooves, and each filling groove is filled with an insulating layer, so that the support strength of the lead frame is strengthened and cracks are generated in the lead frame after the reliability test.
이하, 본 발명의 바람직한 실시예를 첨부도면에 의거하여 설명한다.Best Mode for Carrying Out the Invention Preferred embodiments of the present invention will now be described based on the accompanying drawings.
도 2 내지 도 15는 본 발명에 따른 웨이퍼 레벨 패키지를 제조 공정 순서대로 순차적으로 나타낸 도면이다.2 to 15 are views sequentially showing a wafer level package according to the present invention in the order of manufacturing process.
먼저, 도 2a에 도시된 바와 같이, 웨이퍼(10) 한 장에는 모든 반도체 제조 공정이 완료되면, 보통 수 백개 이상의 반도체 칩이 구성된다. 도 2b는 수 백개의 반도체 칩중 하나만을 확대해서 나타낸 도면으로서, 반도체 칩의 표면 중앙을 따라 본딩 패드(미도시)들이 배열되는데, 각 본딩 패드에 솔더를 포함한 금 재질의 도전성 범프(11)를 형성한다.First, as shown in FIG. 2A, once all the semiconductor manufacturing processes are completed on one
그런 다음, 도 3a에 도시된 바와 같이, 웨이퍼(10) 크기와 동일한 크기를 갖는 금속박막인 리드 프레임(30)을 절연성 접착제(20)를 매개로 웨이퍼(10) 표면에 접착한다. 절연성 접착제(20)로는 열경화성 또는 열가소성 수지를 사용할 수 있고, 리드 프레임(30)의 재질로는 구리나 알루미늄이 사용될 수 있다. 한편, 도 3b는 개 별 반도체 칩에 리드 프레임(30)이 접착된 상태를 나타낸 단면도로서, 도시된 바와 같이, 리드 프레임(30)의 밑면은 도전성 범프(11)에 접촉되어서 전기적으로 연결된다.3A, the
이어서, 도 4에 도시된 바와 같이, 포토레지스트(40)를 리드 프레임(30) 전체 표면에 도포(spin coating)한다. 그런 다음, 포토레지스트(40)를 패터닝하고, 이 패터닝된 포토레지스트(40)를 식각 마스크로 하여 도 5와 같이 리드 프레임(30)을 식각한다. 이 식각에 의해 리드 프레임(30)에는 복수개의 충진홈(32)이 형성된다. 물론, 도전성 범프(11)에 연결된 리드 프레임(30) 부분은 식각하지 않는다. 식각이 완료되면, 도 6과 같이 포토레지스트를 스트립하여 제거한다.Next, as shown in FIG. 4, the
이어서, 도 7에 도시된 바와 같이, 리드 프레임(40)상에 절연층(50)을 도포한다. 절연층(50)은 각 충진홈(32)을 매립하게 되므로, 리드 프레임(40)은 절연층(50)과 절연성 접착제(20)에 의해 상하부에서 지지를 받음과 아울러 충진홈(32)에 충진된 절연층(50)에 의해서도 측면에서도 지지를 받게 된다.Subsequently, as shown in FIG. 7, an
그런 다음, 도 8과 같이 다시 포토레지스트(41)를 절연층(50) 표면에 도포한다. 이어서, 도 9에 도시된 바와 같이, 포토레지스트(41)를 패터닝한 후, 패터닝된 포토레지스트(41)를 식각 마스크로 하여, 충진홈(32) 사이에 위치한 리드 프레임(30) 부분이 노출되도록 절연층(50)을 식각한다. 절연층(50)으로부터 노출된 리드 프레임(30) 부분이 솔더 볼이 마운트되는 볼 랜드(31)가 된다. 식각이 완료되면, 도 10과 같이 포토레지스트를 스트립하여 제거한다.Then, the
이어서, 도 11에 도시된 바와 같이, 절연층(50)으로부터 노출된 리드 프레임(30) 표면에 솔더 볼과의 접합력 강화를 위해 접합 보조층(60)을 형성한다. 접합 보조층(60)은 3층 또는 4층 구조의 다층 금속로 여러 가지 유형들이 제시되었다. 본 실시예에서는, 니켈/납/주석으로 이루어진 3층 구조가 채용되는데, 각 금속은 도금법에 의해 형성된다.Subsequently, as shown in FIG. 11, a bonding
그런 다음, 도 12와 같이 솔더 볼(70)을 접합 보조층(60)상에 마운트한 후, 적외선을 이용한 리플로우 공정을 통해서 솔더 볼(70)을 접합 보조층(60)상에 견고히 연결시킨다. Then, the
이어서, 도 13에 도시된 바와 같이, 웨이퍼(10)를 마운트 테이프(80)상에 부착한 상태에서, 도 14와 같이 스크라이브 라인을 따라 웨이퍼(10)를 절단하면, 도 15에 도시된 본 발명에 따른 웨이퍼 레벨 패키지가 완성된다.Subsequently, as shown in FIG. 13, when the
도 15에 도시된 웨이퍼 레벨 패키지의 구조에 대해 상세히 설명한다. 반도체 칩(10) 표면에 배치된 본딩 패드에 도전성 범프(11)가 형성된다. 도전성 범프(11)가 노출되도록 절연성 접착제(20)가 반도체 칩(10)의 표면에 도포된다. 복수개의 충진홈(32)을 가지면서 반도체 칩(10) 크기와 동일한 크기를 갖는 리드 프레임(30)이 절연성 접착제(20)상에 접착되면서, 그의 밑면이 노출된 도전성 범프(11)에 접촉된다. 절연층(50)이 리드 프레임(30) 상부에 도포되어서, 각 충진홈(32)을 매립하게 된다. 절연층(50)의 표면에는 각 충진홈(32) 사이에 위치한 리드 프레임(30) 부분을 노출시키는 볼 랜드가 형성된다. 볼 랜드에는 접합 보조층(60)이 형성되고, 솔더 볼(70)이 접합 보조층(60)에 마운트된다.The structure of the wafer level package shown in FIG. 15 will be described in detail. The
이상에서 설명한 바와 같이 본 발명에 의하면, 반도체 칩의 본딩 패드와 솔더 볼간을 전기적으로 연결하는 매개체로서 금속박판인 리드 프레임이 이용되므로, 고비용이 요구되는 증착 공정이 배제된다. 따라서, 패키지 제조 비용이 절감된다. As described above, according to the present invention, since a lead frame made of a thin metal plate is used as a medium for electrically connecting the bonding pads of the semiconductor chip and the solder balls, a high cost deposition process is eliminated. Thus, package manufacturing costs are reduced.
특히, 리드 프레임에는 충진홈이 형성되고, 각 충진홈이 절연층으로 매립되므로써, 리드 프레임은 상하에서 절연층과 절연성 접착제에 의해 지지를 받게 되고, 측면에서는 충진홈에 매립된 절연층에 의해 지지를 받게 된다. 따라서, 패키지 신뢰성 테스트 후, 리드 프레임에 균열이 발생되는 것이 억제된다.In particular, since the filling groove is formed in the lead frame and each filling groove is filled with the insulating layer, the lead frame is supported by the insulating layer and the insulating adhesive on the upper and lower sides, and is supported by the insulating layer embedded in the filling groove on the side. Will receive. Therefore, it is suppressed that a crack generate | occur | produces in a lead frame after a package reliability test.
부가적으로, 금속 재질의 리드 프레임의 가장자리는 전부 노출되어 있으므로, 이 노출된 부분을 통해서 열발산이 용이하게 이루어지는 잇점도 있다.In addition, since the edges of the lead frame made of metal are all exposed, there is also an advantage that heat dissipation is easily performed through the exposed portions.
이상에서는 본 발명의 바람직한 실시예에 대하여 도시하고 또한 설명하였으나, 본 발명은 상기한 실시예에 한정되지 않고, 이하 청구범위에서 청구하는 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 분야에서 통상의 지식을 가진자라면 누구든지 다양한 변경 실시가 가능할 것이다.Although the preferred embodiments of the present invention have been illustrated and described above, the present invention is not limited to the above-described embodiments, and the present invention is not limited to the above-described claims, and the present invention is not limited to the scope of the present invention. Anyone with knowledge will be able to make various changes.
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