KR100589497B1 - 캐패시터 제조방법 - Google Patents

Abstract

본 발명은 캐패시터의 제조방법에 관한 것으로, 보다 자세하게는 상부 전극이 하부 전극의 양쪽 측면을 감싸도록 캐패시터를 형성하여 하부 전극의 두께에 해당하는만큼의 용량을 증대하여 고집적화한 MIM(Metal-Insulator-Metal) 캐패시터의 제조방법에 관한 것이다.

본 발명의 상기 목적은 기판의 상부에 하부 전극물질을 증착하고 제 1 포토레지스트를 증착한 후 패터닝하여 하부 전극을 형성하는 단계, 상기 하부 전극을 포함한 기판의 전면에 절연막을 형성하고 제 2 포토레지스트를 증착한 후 상기 패터닝된 하부 전극의 측면이 드러나도록 상기 절연막을 패터닝하는 단계, 상기 절연막을 포함한 기판의 상부에 유전체막과 상부 전극물질을 형성하는 단계 및 상기 상부 전극물질과 유전체막을 평탄화하여 상부전극을 형성하는 단계를 포함하는 것을 특징으로 하는 캐패시터 제조방법에 의해 달성된다.

따라서, 본 발명의 캐패시터의 제조방법은 상부 전극이 하부 전극의 양쪽 측면을 감싸도록 캐패시터를 형성함으로써 하부 전극의 두께에 해당하는 만큼의 용량을 증대시키는 효과가 있고, 상부전극 형성시 유전체막의 측벽에 재증착되어 쇼트를 유발시키는 현상을 억제하여 공정마진을 향상시키는 효과가 있고, 프린지 용량에 기인하는 캐패시터의 특성 저하를 방지할 수 있는 효과가 있다.

MIM, capacitor

Description

캐패시터 제조방법{Method for fabricating capacitor}

도 1a 내지 도 1d는 종래기술에 의한 캐패시터 제조 공정단면도.

도 2a 내지 도 2e는 본 발명에 의한 캐패시터 제조 공정단면도.

본 발명은 캐패시터의 제조방법에 관한 것으로, 보다 자세하게는 상부 전극이 하부 전극의 양쪽 측면을 감싸도록 캐패시터를 형성하여 하부 전극의 두께에 해당하는만큼의 용량을 증대하여 고집적화한 MIM(Metal-Insulator-Metal) 캐패시터의 제조방법에 관한 것이다.

캐패시터의 유전막으로는 보통 SiO₂/Si₃N₄계 유전물질을 사용하며, 캐패시터의 전극 물질에 따라, PIP(Poly-Insulator-Poly) 캐패시터, 또는 MIM 캐패시터를 사용하게 된다. PIP 캐패시터 또는 MIM 캐패시터 등과 같은 박막형 캐패시터는 MOS 캐패시터나 접합부 캐패시터와는 달리 바이어스에 독립적이기 때문에 캐패시터의 정밀성을 요구하는 아날로그 제품에 있어서 많이 사용되고 있다.

또한, MIM 캐패시터의 경우는 단위 면적당 캐패시턴스를 PIP 캐패시터에 비해 크게 제조하기 어려운 단점이 있는 반면, 전압이나 온도에 따른 캐패시턴스의 VCC(Voltage Coefficient for Capacitor)와 TCC(Temperature Coefficient for Capacitor)가 PIP 캐패시터에 비해 매우 양호한 특성을 나타내기 때문에 정밀한 아날로그 제품을 제조하는 데 매우 유리하다.

반도체 소자의 집적도가 증가함에 따라 종래의 MIS(Metal-Insulator-Semiconductor) 커패시터는 유전막과 폴리실리콘막 사이에 저유전막이 형성되어 원하는 커패시턴스를 얻을 수 없게 되었다. 이에 따라, 상기 MIS 커패시터를 대체할 수 있는 MIM 커패시터에 대한 필요성이 커지고 있다.

이하에서는 상기한 MIM 캐패시터의 제조방법을 도 1a 내지 도 1d를 참조해서 설명하도록 한다.

먼저, 도 1a에 도시된 바와 같이, 반도체 기판(1) 상에 소정의 하지층(10)을 형성한 상태에서, 상기 하지층(10) 상에 제1금속막(11)과 유전체막(12) 및 제2금속막(13)을 차례로 형성한다. 여기서, 상기 하지층(10)은 트랜지스터 및 표면 평탄화가 이루어진 층간절연막을 포함하는 것으로 이해될 수 있다.

다음, 도 1b에 도시된 바와 같이, 제2금속막(13) 상에 공지된 포토리소그라피 공정을 통해 제1감광막 패턴(14)을 형성하고, 그런 다음, 상기 제1감광막 패턴(14)을 식각 마스크로 이용해서 상기 제2금속막(13)과 유전체막(12)을 식각함으로써 캐패시터 상부 전극(13a)을 얻는다.

다음으로, 상기 제1감광막 패턴을 제거한 상태에서, 도 1c에 도시된 바와 같이, 상기 결과물 상에 재차 포토리소그라피 공정을 통해 캐패시터 하부 전극의 형성을 위한 제2감광막 패턴(15)을 형성하고, 그런 다음, 노출된 제1금속막 부분을 식각하여 캐패시터 하부 전극(11a)을 얻음으로써, MIM 캐패시터를 완성한다. 미설명된 도면부호 11b는 로직 영역에서의 회로 배선을 나타낸다.

이후, 도 1d에 도시된 바와 같이, 상기 결과물 상에 층간절연막(16)을 형성한 상태에서, 상기 층간절연막(16)의 소정 부분들을 선택적으로 식각하여 캐패시터 하부 및 상부 전극(11a, 13a)과 회로 배선(11b)을 각각 노출시키는 콘택홀들을 형성하고, 그런 다음, 각 콘택홀들 내에 도전막을 매립시켜 회로 배선(11b)과 캐패시터 하부 및 상부 전극(11a, 13a)과 각각 콘택되는 플러그(17)를 형성한다. 그리고 나서, 상기 층간절연막(16) 상에 금속막을 증착한 후, 이를 패터닝하여 플러그(17)에 의해 상기 회로 배선(11b)과 캐패시터 하부 및 상부 전극(11a, 13a)과 전기적으로 각각 콘택되는 금속 전극들(18)을 형성한다.

그러나, 상기와 같은 종래의 MIM 캐패시터 제조방법은 상부 전극의 형성 후에 하부 전극을 형성하는 것으로 인해, 용량(capacitance)의 형성이 상부 전극으로 덮여진 면적에서만 이루어질 뿐, 하부 전극의 측면에서는 이루어지지 않으며, 그래서, 높은 Q값과 낮은 전압율(Voltage coefficient)을 얻기 위해서는 단위 면적당 높은 용량을 가져야만 한다는 것과 관련해서, 원하는 용량을 확보하기 위해서는 필연적으로 캐패시터 전극 면적의 확대가 필요하므로, 칩 면적의 낭비가 초래되며, 결과적으로, 고집적화 측면에서 바람직하지 못하다.

또한, 종래의 MIM 캐패시터 구조에서는 전극 측면에 프린지(fringe) 용량이 존재하기 때문에, 이러한 프린지 용량으로 인해 캐패시터 특성이 저하되는 문제점도 있다.

대한민국 공개특허 제 2002-82549호에 하부 전극의 일측 측면이 감싸도록 상부 전극을 형성하는 방법에 대하여 기재되어 있으나 상기의 기술은 일측 측면만 저장 용량이 증가하였고, 소자의 소형화에는 문제가 있다. 또한 미합중국 특허 US6,271,084호에는 집적도를 높이기 위하여 대머신 방식을 이용하여 캐퍼시터를 형성하는 기술이 기재되어 있으나, 상기 기술은 상부 전극 형성시 전극물질이 유전체막의 측벽에 재증착되어 쇼트를 유발시키는 현상이 발생하는 문제가 있다.

따라서, 본 발명은 상기와 같은 종래 기술의 문제점을 해결하기 위한 것으로, 상부 전극이 하부 전극의 양쪽 측면을 감싸도록 캐패시터를 형성하여 하부 전극의 두께에 해당하는 만큼의 용량을 증대하고, 상부전극 형성시 유전체막의 측벽에 재증착되어 쇼트를 유발시키는 현상을 억제할 수 있고, 프린지 용량에 기인하는 캐패시터 특성 저하를 방지할 수 있는 캐패시터의 제조방법을 제공함에 본 발명의 목적이 있다.

본 발명의 상기 목적은 기판의 상부에 하부 전극물질을 증착하고 제 1 포토 레지스트를 증착한 후 패터닝하여 하부 전극을 형성하는 단계, 상기 하부 전극을 포함한 기판의 전면에 절연막을 형성하고 제 2 포토레지스트를 증착한 후 상기 패터닝된 하부 전극의 측면이 드러나도록 상기 절연막을 패터닝하는 단계, 상기 절연막을 포함한 기판의 상부에 유전체막과 상부 전극물질을 형성하는 단계 및 상기 상부 전극물질과 유전체막을 평탄화하여 상부전극을 형성하는 단계를 포함하는 것을 특징으로 하는 캐패시터 제조방법에 의해 달성된다.

본 발명의 상기 목적과 기술적 구성 및 그에 따른 작용효과에 관한 자세한 사항은 본 발명의 바람직한 실시예를 도시하고 있는 도면을 참조한 이하 상세한 설명에 의해 보다 명확하게 이해될 것이다.

먼저, 도 2a는 하부 전극을 형성하는 도면이다. 소정의 구조물이 형성된 기판(20)의 상부에 하부 전극물질(21)을 형성하고, 상기 하부 전극물질의 상부에 반사방지막(ARC : Anti Reflective Coating)(22)을 형성하고, 제 1 포토레지스트를 증착한 후, 노광 및 현상공정을 이용하여 상기 제 1포토레지스트를 패터닝한다. 이어 상기 제 1포토레지스트를 식각마스크로 하여 상기 하부 전극물질과 반사방지막을 식각하여 하부 전극을 형성하고 상기 제 1포토레지스트를 제거한다. 상기 하부 전극물질은 Ti, W, TiN 등이 바람직하다. 상기 반사방지막은 후 공정에서 형성될 유전체막과의 계면 특성을 향상시킬 수 있다.

다음, 도 2b에 도시된 바와 같이, 절연막(23)을 형성하고, 상기 절연막의 상부에 제 2포토레지스트(24)를 패터닝한다. 하부 전극이 형성된 기판의 상부 전면에 층간 절연막을 형성하고, 상기 층간 절연막의 상부에 제 2포토레지스트를 증착한 후, 노광 및 현상공정을 이용하여 상기 제 2포토레지스트를 패터닝한다. 상기 제 2포토레지스트를 패터닝시 상기 하부 전극의 양측면에 상부 전극이 채워질 수 있을 정도로 하부 전극의 폭보다 넓게 패터닝한다. 상기 절연막은 USG(Undoped Silicate Glass), PSG(Phospho Silicate Glass), BPSG(Boro Phospho Silicate Glass) 또는 TEOS(Tetra Ethyl Ortho Silicate) 등이 바람직하다.

다음, 도 2c에 도시된 바와 같이, 절연막을 식각하고, 제 2포토레지스트를 제거한다. 상기 제 2포토레지스트를 식각마스크로 하여 상기 층간 절연막을 식각한다. 상기 층간 절연막의 식각시 상기 층간 절연막의 하부에 존재하는 반사방지막과 하부 전극은 식각되지 않는다. 이어, 상기 제 2포토레지스트를 제거한다.

다음, 도 2d에 도시된 바와 같이, 유전체막(25)과 상부 전극물질(26)을 형성한다. 상기 구조물이 형성된 기판의 상부 전면에 유전체막을 형성하고, 상기 유전체막의 상부 전면에 상부 전극물질을 증착한다. 상기 유전체 막은 TaO₂, Al₂O ₃, SiN이 바람직하고, 상기 상부 전극물질은 Ru, Pt, TiN 등이 바람직하다.

다음, 도 2e에 도시된 바와 같이, 상부 전극물질과 유전체막을 평탄화하여 상부전극을 형성한다. 상기 절연층이 드러날 때까지 상기 상부 전극물질과 유전체막을 CMP(Chemical Mechanical Polishing)로 평탄화하여 상부 전극을 형성한다.

상세히 설명된 본 발명에 의하여 본 발명의 특징부를 포함하는 변화들 및 변형들이 당해 기술 분야에서 숙련된 보통의 사람들에게 명백히 쉬워질 것임이 자명하다. 본 발명의 그러한 변형들의 범위는 본 발명의 특징부를 포함하는 당해 기술 분야에 숙련된 통상의 지식을 가진 자들의 범위 내에 있으며, 그러한 변형들은 본 발명의 청구항의 범위 내에 있는 것으로 간주된다.

따라서, 본 발명의 캐패시터의 제조방법은 상부 전극이 하부 전극의 양쪽 측면을 감싸도록 캐패시터를 형성함으로써 하부 전극의 두께에 해당하는만큼의 용량을 증대시키는 효과가 있고, 상부전극 형성시 유전체막의 측벽에 재증착되어 쇼트를 유발시키는 현상을 억제하여 공정마진을 향상시키는 효과가 있고, 프린지 용량에 기인하는 캐패시터의 특성 저하를 방지할 수 있는 효과가 있다.

Claims (6)

1. 반도체 소자의 캐패시터 제조방법에 있어서,

   기판의 상부에 하부 전극물질을 증착하고 제 1 포토레지스트를 증착한 후 패터닝하여 하부 전극을 형성하는 단계;

   상기 하부 전극을 포함한 기판의 전면에 절연막을 형성하고 상기 패터닝된 하부 전극의 상부에 제 2 포토레지스트를 증착한 후 상기 패터닝된 하부 전극의 폭보다 넓게 패터닝하는 단계;

   상기 패터닝된 제 2 포토레지스트 패턴을 마스크로 상기 패터닝된 하부 전극의 측면이 드러나도록 상기 절연막을 패터닝하는 단계;

   상기 패터닝된 절연막을 포함한 기판의 상부에 유전체막과 상부 전극물질을 순차적으로 형성하는 단계; 및

   상기 상부 전극물질과 유전체막을 상기 절연막이 드러날 때까지 평탄화하여 상부전극을 형성하는 단계

   를 포함하는 것을 특징으로 하는 캐패시터 제조방법.
2. 제 1항에 있어서,

   상기 하부 전극 형성시 반사방지막을 더 증착한 후 패터닝 하는 것을 특징으로 하는 캐패시터 제조방법.
3. 제 1항에 있어서,

   상기 하부 전극물질은 Ti, W 및 TiN 중 어느 하나임을 특징으로 하는 캐패시터 제조방법.
4. 제 1항에 있어서,

   상기 절연막은 USG, PSG, BPSG 및 TEOS 중 어느 하나임을 특징으로 하는 캐패시터 제조방법.
5. 제 1항에 있어서,

   상기 유전체막은 TaO₂, Al₂O₃ 및 SiN 중 어느 하나임을 특징으로 하는 캐패시터 제조방법.
6. 제 1항에 있어서,

   상기 상부 전극물질은 Ru, Pt 및 TiN 중 어느 하나임을 특징으로 하는 캐패시터 제조방법.

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