KR100586953B1 - 반도체 소자의 비아 형성방법 및 이에 따라 형성된 비아 - Google Patents

Abstract

본 발명은 적층형 반도체 소자의 시트에 비아를 형성하는 방법에 관한 것으로, 적층되는 시트에 형성된 전극패턴을 전기적으로 연결하는 비아의 형상을 상,하부 직경이 다른 형태로 형성하여 상기 비아와 인접패턴과의 단락문제 발생을 최소화하도록 개선된 반도체 소자의 비아 형성방법 및 이에 따라 형성된 비아에 관한 것이다.

본 발명은, 도전성의 전극패턴이 형성된 시트를 마련하는 단계; 상기 시트에 관통의 비아홀을 형성하는 단계; 상기 시트에 상기 비아홀과 동심을 이루며 상기 비아홀보다 큰 직경을 가진 주입구를 형성하는 단계; 상기 시트를 적층,압착하는 단계; 및 상기 주입구에 도전성의 페이스트를 주입하는 단계;를 포함하는 반도체 소자의 비아 형성방법을 제공한다.

따라서, 이와 같은 본 발명에 따르면, 하부 직경이 상부 직경보다 작도록 이중직경을 갖는 형태의 비아홀을 형성함으로써 시트 정렬 정밀도에 대한 여유를 확보함과 동시에 주입되는 도전성 페이스트의 누출로 인해 발생하는 단락발생을 억제하는 효과를 얻을 수 있다.

비아, 비아홀, 시트, 전극패턴, LTCC

Description

반도체 소자의 비아 형성방법 및 이에 따라 형성된 비아{Method for forming via in semiconductor device and via prepared thereby}

도 1a 내지 도 1c은 종래기술에 따른 비아형성과정을 도시한 단면도와 평면도이다.

도 2a와 도 2b는 종래기술의 문제점을 도시한 단면도이다.

도 3a 내지 도 3e는 본 발명에 따른 반도체 소자의 비아 형성방법을 도시한 단면도이다.

도 4는 본 발명에 따른 다른 실시예의 단면도이다.

* 도면의 주요부분에 대한 부호의 설명 *

12,12'.....시트 12a..... 비아홀

12b..... 주입구 14,14'..... 전극패턴

16..... 비아 102,102'..... 제 1,2시트

104,104'.....패턴

본 발명은 적층형 반도체 소자의 시트에 비아를 형성하는 방법에 관한 것으로, 보다 상세하게는 적층되는 시트에 형성된 전극패턴을 전기적으로 연결하는 비아의 형상을 상,하부 직경이 다른 형태로 형성하여 상기 비아와 인접패턴과의 단락문제 발생을 최소화하도록 개선된 반도체 소자의 비아 형성방법 및 이에 따라 형성된 비아에 관한 것이다.

일반적으로 적층형 반도체 소자는 도전성의 전극패턴이 형성된 여러층의 시트가 적층,압착되는 구조로 이루어져 있다. 이때, 상기 각각의 시트에 형성된 도전성의 전극패턴은 그 형상이 서로 상이할 뿐만 아니라 비아에 의해 각각 선택적으로 통전되도록 연결된다.

한편, 상기와 같이, 비아에 의해 이루어지는 전기적인 연결은 상기 반도체 소자에 각기 다른 전기적 특성을 부여하며, 이로인해 반도체 소자의 소형화, 복합화가 가능하게 되었다.

상술한 바와 같이, 적층형 반도체 소자를 형성하는 시트에 각각 형성된 도전성 전극패턴은 다음과 같이 형성되는 비아에 의해 전기적으로 연결된다.

도 1a에 도시된 바와 같이, 적층형 반도체 소자를 형성하기 위해서는 상면에 도전성의 패턴(104)이 형성된 제 1시트(102)를 마련한 후, 상기 제 1시트(102)에 상기 제 1시트(102)를 관통하는 비아홀(102a)을 형성한다.

이후에, 도 1b에 도시된 바와 같이, 비아홀(102a)이 형성된 상기 제 1시트(102)는 제 2시트(102')상에 적층되어 압착되는데, 상기 비아홀(102a)은 상기 제 1시트(102)상에 형성된 도전성의 패턴(104)과 상기 제 2시트(102')상에 형성된 도전성의 패턴(104')을 연결시킬 수 있도록 형성된다.

이때, 상기 비아홀(102a)은 펀칭기(미도시)등에 의한 기계적인 방법으로 형성된다.

이후에, 도 1c에 도시된 바와 같이, 상기 비아홀(102a)에 도전성의 페이스트(paste)를 주입시켜 응고시킴으로써 비아(106)를 형성하게 되며, 상기와 같이 형성되는 비아(106)에 의해 상기 제 1,2시트(102,102')상에 형성된 도전성의 패턴(104,104')은 전기적으로 연결된다.

즉, 적층형 반도체 소자는 상기와 같은 방법으로 적층되는 다수개의 시트에 비아를 각각 형성하여 각 시트상의 도전성 전극패턴을 전기적으로 연결함으로써 제조된다.

그러나, 반도체 소자가 적용되는 전자제품등이 소형,경량화되는 현재의 추세에 따라 반도체 소자의 소형화, 복합화가 불가피하였다. 따라서, 적층되는 시트상 에 인쇄되는 도전성의 전극패턴이 미세화되어 전극패턴 간의 간격이 협소해지는데, 이러한 경우 시트를 적층하여 반도체 소자를 제조하는 데에는 다음과 같은 문제점이 발생하였다.

즉, 도 2a에 도시된 바와 같이, 제 2시트(102')의 상면에 상기 제 1시트(102)를 적층,압착하고 제 1시트(102)에 형성된 비아홀(102a)에 도전성의 페이스트를 주입한 후 이를 응고시켜 비아(106)를 형성시키는 경우, 상기 도전성의 페이스트가 상기 비아홀(102a)로부터 누출되어 상기 제 2시트(102')상에 형성된 인접 전극패턴과 전기적으로 접속되도록 비아(106)가 형성됨으로써 전기적인 단락이 발생한다는 문제점이 있었다.

따라서, 종래의 비아를 형성시키는 방법에 의해서는 적층되는 각각의 시트(102,102')상에 미세하게 인쇄되는 도전성의 패턴(104,104')들을 전기적으로 정확하게 연결시키는 것이 곤란하였다.

또한, 도 2b에 도시된 바와 같이, 상기 제 2시트(102')상에 상기 제 1시트(102)를 적층시키는 경우, 제 1시트(102)의 정렬 정밀도가 좋지 않으면 상기 비아홀(102a)이 상기 제 2시트(102')에 형성된 전극패턴과 정확하게 연결되지 못하는데, 이로인해 인접한 전극패턴과 전기적으로 연결됨으로써 비아(106)형성 후 전기적인 단락이 발생하였다.

따라서, 상기 비아홀(102a)에 주입되는 도전성의 페이스트에 의해 형성되는 비아(106)가 정확한 위치에 형성되도록 하기 위해서는 적층되는 시트들 사이의 정렬정밀도를 향상시킬 필요가 있었다.

상기와 같은 종래의 문제점을 해결하기 위해 상기 제 2시트(102')상에 적층되는 상기 제 1시트(102)의 정렬 정밀도를 향상시키는 방안들이 강구되었으나 이는 상기 제 2시트(102')상에 상기 제 1시트(102)가 바람직하게 정렬되었다 하더라도 압착되는 과정에서 그 정렬상태가 틀어지게 되므로 적층시의 적층 정밀도를 향상시키는 것만으로는 상술한 문제점을 근본적으로 해소할 수 없었다.

본 발명은 상기와 같은 종래의 문제점을 해소하기 위한 것으로서, 적층되는 시트에 형성된 전극패턴을 전기적으로 연결하는 비아의 형상을 상,하부 직경이 다른 형태로 형성하여 상기 비아와 인접패턴과의 단락문제 발생을 최소화하도록 개선된 반도체 소자의 비아 형성방법 및 이에 따라 형성된 비아를 제공함에 그 목적이 있다.

상기 목적을 달성하기 위하여 본 발명은, 도전성의 전극패턴이 형성된 시트를 마련하는 단계;

상기 시트에 관통의 비아홀을 형성하는 단계;

상기 시트에 상기 비아홀과 동심을 이루며 상기 비아홀보다 큰 직경을 가진 주입구를 형성하는 단계;

상기 시트를 적층,압착하는 단계; 및

상기 주입구에 도전성의 페이스트를 주입하는 단계;를 포함하는 반도체 소자의 비아 형성방법을 제공한다.

또한, 본 발명은, 다층으로 적층된 저온동시소성세라믹스 시트로 이루어진 반도체 소자에서 상기 시트에 형성된 전극패턴을 전기적으로 연결하는 비아에 있어서,

상기 비아는 그 하부 직경이 상부 직경보다 작음을 특징으로 하는 반도체 소자의 비아를 제공한다.

이하, 첨부된 도면에 의거하여 본 발명의 바람직한 실시예를 보다 상세하게 설명하면 다음과 같다.

도 3a 내지 도 3e는 본 발명에 따른 반도체 소자의 비아 형성방법을 도시한 단면도와 평면도이고, 도 4는 본 발명에 따른 다른 실시예를 도시한 단면도이다.

도 3a 내지 도 3e를 통해 본 발명에 따른 반도체 소자의 비아 형성방법에 대해 설명하면 다음과 같다.

본 발명에 따른 다층시트의 비아 형성방법은 우선 도 3a에 도시된 바와 같이 도전성의 전극패턴(14)이 일면에 형성된 시트(12)를 제공한다. 상기 시트(12)는 평평한 판상이며 제조되는 반도체 소자의 종류에 따라 그 두께 및 재질은 다양하게 변화될 수 있다.

본 발명의 실시예에서 상기 시트(12)는 800∼1000℃ 정도의 저온에서 세라믹과 금속을 동시에 소성하는 방법을 이용한 저온동시소성세라믹스(LTCC, low temperature co-fired ceramics)일 수 있어서, 캐패시터(capacitor), 저항(resistor), 인덕터(inductor)등의 수동소자를 상기 시트(12)내부에 형성하여 반도체 소자의 고집적화 및 소형,경량화를 이룰 수 있다.

이후에, 도 3b에 도시된 바와 같이, 상기 시트(12)에 관통의 비아홀(12a)을 형성시킨다. 상기 비아홀(12a)은 종래기술에 의해 형성되는 비아홀에 비해 작은 직경을 가지도록 형성되어 있으며, 이를 위해 레이저를 이용하여 상기 시트(12)를 천공시키는 레이저 펀칭기법등이 적용될 수 있다.

한편, 상기 시트(12)상에 전극패턴(14)이 미세하게 형성되어 기계적인 펀칭기법에 의해 비아홀을 형성시키기 곤란한 경우에도 상기 레이저 펀칭기법을 이용함으로써 용이하게 비아홀(12a)을 형성시킬 수 있다.

그리고, 상기와 같이 비아홀(12a)이 형성된 시트(12)에는 상기 비아홀(12a)과 동심을 이루는 주입구(12b)가 형성되는데, 상기 주입구(12b)는 상기 시트(12)의 상면으로부터 상기 시트(12)를 관통하지 않도록 형성된다.

즉, 도 3c에 도시된 바와 같이, 상기 시트(12)에는 상기 시트(12)의 상면으로부터 형성된 주입구(12b)와 상기 주입구(12b)보다 작은 직경을 가지며 상기 주입구(12b)와 동심을 갖는 비아홀(12a)이 상기 주입구(12b)의 하부에 형성되어 있다.

도 3a 내지 도 3e에서 상기 시트(12)에 상기 주입구(12b)와 비아홀(12a)이 하나만 형성되는 것으로 도시되었으나 필요에 따라 다수개 형성될 수도 있다.

도 3d에 도시된 바와 같이, 전극패턴(14), 비아홀(12a), 주입구(12b)등이 형성된 상기 시트(12)는 그 일면에 전극패턴(14')이 형성되어 있는 다른 시트(12')상에 적층되어 압착된다.

즉, 상기 시트들(12,12')은 다른 시트(12')의 일면에 형성된 전극패턴(14')과 상기 시트(12)에 형성된 전극패턴(14)이 상기 주입구(12b)와 비아홀(12a)에 의해 서로 연통되도록 적층,압착된다.

상기와 같이 시트들(12,12')의 적층,압착이 완료되면, 도 3e에 도시된 바와 같이, 상기 주입구(12b)에 도전성의 페이스트를 주입한 후 응고시킴으로써 상기 시트들(12,12')에 형성된 전극패턴(14,14')을 전기적으로 연결시키는 비아(16)가 형성된다.

이때, 상기 비아홀(12a)은 그 직경이 작으므로 상기 시트(12)의 정렬 정밀도 가 좋지 않은 경우나 압착시 시트들(12,12')간의 정렬상태가 불량해지는 경우에도 인접한 다른 전극패턴과의 단락이 발생하지 않도록 비아(16)를 형성할 수 있다.

즉, 상기 비아홀(12a)이 작아진 만큼, 상기 비아홀(12a)과 하부에 배치되는 시트(12')상에 형성된 전극패턴(14')의 정렬상태가 틀어지더라도 이후에 형성되는 비아(16)에 의해 단락이 발생하지 않도록 하는 정렬 정밀도에 대한 여유를 확보할 수 있게 된다.

또한, 도전성의 페이스트가 주입구(12b)에 주입되어 상기 비아홀(12a)내로 주입되어 하부에 배치되는 시트(12')상에 형성된 전극패턴(14')과 전기적으로 연결되는 경우, 상기 비아홀(12a)의 직경이 작기 때문에 과도한 양의 도전성 페이스트의 주입이 방지되고 그 누출량도 또한 감소하여 도전성 페이스트의 누출로 인해 바람직하지 못하게 형성되는 비아와 인접한 전극패턴(14')과의 단락을 방지할 수 있다.

이때, 상기 주입구(12b)의 직경은 상기 비아홀(12a)의 직경보다 크게 형성되어 있는데, 이는 비아(16)를 형성하기 위해 도전성 페이스트의 주입할 때 그 주입작업을 용이하게 하기 위함이다.

본 실시예에서는 레이저 펀칭기법에 의해 시트에 형성되는 비아홀(12a) 및 주입구(12b)에 의해 이중직경을 갖는 2단 원주(圓柱)형태로 형성되는 비아에 대해 설명하였으나, 그 이외에도 비아는 그 하부 직경이 상부 직경보다 작도록 이중직경을 갖는 형태일 수 있다.

따라서, 상기 비아의 형상은 이중직경을 갖는 2단 원주(圓柱)형태외에 원추형상등의 다른 실시예도 가능하다.

한편, 도 4에는 본 발명에 따른 다른 실시예가 도시되어 있는데, 상기 원추형상의 비아(16")는 상부에 배치되는 시트(12)에 하부 직경이 상부 직경보다 작은 원추형상의 비아홀을 형성하고, 상기와 같이 형성된 비아홀에 도전성의 페이스트를 주입하여 응고시킴으로써 형성할 수 있다.

상기 다른 실시예도 상술한 실시예와 마찬가지로 시트 정렬정밀도에 대한 여유를 확보하고, 비아의 형성을 위해 주입하는 도전성 페이스트의 누출로 인해 형성되는 비아와 전극패턴의 단락문제를 해소하며, 도전성 페이스트가 용이하게 주입되도록 하는 효과를 얻을 수 있다.

본 발명은 특정한 실시예와 관련하여 도시되고 설명되었지만, 이하의 특허청구범위에 의해 마련되는 본 발명의 정신이나 분야를 벗어나지 않는 한도내에서 본 발명이 다양하게 개조 및 변화될 수 있다는 것을 당업계에서 통상의 지식을 가진자는 용이하게 알 수 있음을 밝혀두고자 한다.

상기에서와 같이 본 발명에 의하면, 하부 직경이 상부 직경보다 작도록 이중직경을 갖는 형태의 비아홀을 형성함으로써 시트 정렬 정밀도에 대한 여유를 확보함과 동시에 주입되는 도전성 페이스트의 누출로 인해 발생하는 단락발생을 억제하는 효과를 얻을 수 있다.

그리고, 비아홀의 상부직경을 크게 형성함으로써 도전성 페이스트의 주입을 용이하게 하는 효과를 얻을 수 있다.

Claims (2)

1. 도전성의 전극패턴이 형성된 시트를 마련하는 단계;

   상기 시트에 관통의 비아홀을 형성하는 단계;

   상기 시트에 상기 비아홀과 동심을 이루며 상기 비아홀보다 큰 직경을 가진 주입구를 형성하는 단계;

   상기 시트를 적층,압착하는 단계; 및

   상기 주입구에 도전성의 페이스트를 주입하는 단계;를 포함하는 반도체 소자의 비아 형성방법.
2. 다층으로 적층된 저온동시소성세라믹스 시트로 이루어진 반도체 소자에서 상기 시트에 형성된 전극패턴을 전기적으로 연결하는 비아에 있어서,

   상기 비아는 그 하부 직경이 상부 직경보다 작음을 특징으로 하는 반도체 소자의 비아.

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