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KR100573175B1 - 이중인레이드구조를갖는반도체장치형성방법 - Google Patents

이중인레이드구조를갖는반도체장치형성방법 Download PDF

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KR100573175B1
KR100573175B1 KR1019980031661A KR19980031661A KR100573175B1 KR 100573175 B1 KR100573175 B1 KR 100573175B1 KR 1019980031661 A KR1019980031661 A KR 1019980031661A KR 19980031661 A KR19980031661 A KR 19980031661A KR 100573175 B1 KR100573175 B1 KR 100573175B1
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KR
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trench
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제프리 티. 웨트젤
존 제이. 스탠쿠스
Original Assignee
프리스케일 세미컨덕터, 인크.
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Publication date
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Abstract

금속 상호접속부(12)를 갖는 기판(10)을 제공하는 단계, 기판(10)과 금속 상 호접속부(12) 위에 비어 레벨간 유전체(ILD)층(20)을 침적하는 단계, 금속 상호접속부(12) 위에 비어(30)를 형성하도록 비어 ILD 층(20)을 에칭하는 단계, 비어 ILD층(12) 및 비어(30) 위에 트렌치 ILD 층(32)을 침적하는 단계, 비어(30)와 인접하는 트렌치(40)를 형성하도록 트렌치 ILD 층(32)을 에칭하는 단계, 및 비어(30) 및 트렌치(40)를 충전하여 금속 상호접속부(12)와 전기적 접속을 제공하도록 금속(44)을 침적하는 단계를 포함하는 반도체 장치(1)를 형성하는 방법이 개시된다.

Description

중 인레이드 구조를 갖는 반도체 장치 형성 방법{Method of forming a semiconductor devkce having dual inlaid structure}
본 발명은 일반적으로 반도체 장치들을 형성하는 방법에 관한 것이며, 특히 반도체 장치들 내에 다중 레벨 금속(MLM) 상호접속들을 형성하는 방법에 관한 것이다.
본 발명은 마이크로프로세서들, DSP들, 마이크로컨트롤러들, FSRAMS 등을 포함하는 반도체 장치들에서 이중 인레이드 상호접속 구조(dual inlaid interconnect structure)를 형성하는 방법에 관한 것이다. 이중 인레이드 상호접속 기술들은 일반적으로 당 분야에 널리 공지되어 있으며, 상호접속된 금속-충전 트렌치들 및 비어들의 동시 형성을 가능하게 함으로써 유익한 것으로 밝혀져 왔다. 하지만, 현재의 이중 인레이드 기술에는 다수의 문제들이 존재하며, 특히, 소위 낮은 k 유전체(low-k dielectrics), 즉 유전상수 3.5 이하, 더욱 바람직하게는 3.0 이하를 갖는 물질을 상기한 기술에 사용하는데 대한 문제점들이 존재한다. 이중 인레이드 구조들을 형성하는 종래 기술들과 관련하여 도 9를 참조하여 설명한다.
도 9는 비어 개구(400a)가 트렌치 레벨간 유전체(ILD)층(320)에 형성되는 단계에서 이중 인레이드 구조를 형성하는 방법의 스테이지를 나타낸다. 특히, 도 9는 낮은 k 물질 또는 종래의 산화 물질로 형성된 기판(100)을 갖는 구조를 나타내며, 기판 내에 금속 상호접속부들(120)이 형성된다. 종래에 공지된 바와 같이, 금속 상호접속부들은 구리, 알루미늄, 금, 은 등으로 형성될 수 있다. 금속 상호접속부들(120)은 반도체 기판의 활성 영역(도시되지 않음)을 따라 형성된 활성 장치들에 대한 저 레벨의 전기적 접속을 위해 제공된다. 금속 상호접속부(120)를 포함하는 기판(100) 위에 에칭 정지층(160)이 침적된다. 에칭 정지층(160)은 일반적으로 질화 규소, 옥시질화 규소(silicon oxynitride), 또는 그 혼합물과 같은 질화 물질로 형성된다. 통상적으로, 에칭 정지층은 플라즈마 강화 화학 기상 증착법(plasma enhanced chemical vapor deposition process)에 의해 형성된다. 다음으로, 비어 ILD 층(200)이 에칭 정지층(160)상에 침적된다. 비어 ILD 층(200)은 일반적으로 PECVD 로 형성된 이산화 규소와 같은 산화물로 형성된다. 또한, 애칭 정 지층(220)은 기판(100)상에 형성된 에칭 정지층(160)과 유사한 방식으로 비어 레벨 유전체(200)상에 형성된다. 이어서, 트렌치 레벨 유전체(320)가 비어 ILD 층(200)과 유사한 방식으로 에칭 정지층(220)상에 형성된다.
유전체층들(200 및 320)을 포함하는 이중 유전체층 구조를 완성한 후에, 하부 비어(400)와 트렌치(500)를 형성하도록 에칭이 실행되며, 이들 모두에는 전도성 물질이 충전된다. 특히, 하드 마스크(340)는 트렌치 레벨 유전체(320)상에 형성된다. 하드 마스크(340)는 에칭 정지층들(160 및 220)과 유사한 방식으로 형성된다. 이어서, 포토레지스트(360)가 하드 마스크(340)상에 형성된다. 포토레지스트(360)의 물질들은 특히 I-라인 또는 DUV(deep ultra-violet)와 같은 노출용으로 이용되는 특정 파장에 따라서 선택된다. 그러한 포토레지스트 물질들은 일반적으로 스핀-온(spin-on)되며, 상업적으로 이용하기 용이하다.
도 9는 특히, 종래의 선 비어 후 트렌치(VFTL) 처리로서 당해 기술분야에서 공지된 것을 형성하는 제 1 단계를 도시하며, 여기에서 비어(400)는 트렌치(500)가 트렌치 ILD 층(320)내에 형성되기 전에 비어 ILD 층(200)에 형성된다. 여기에서, 포토레지스트(360)의 노출 및 현상 후, 하드 마스크(340)가 에칭되고, 다음에 트렌치 ILD 층(320)에 비어 개구(400a)의 후속 에칭이 이어진다. 이후, 추가적인 에칭 단계들이 비어(400) 및 트렌치(500)를 형성하도록 실행된다. 비어(400) 및 트렌치(500)는 여러 가지 종래 기술들 중 어느 하나에 의해 형성된다. 실례로, 에칭 정지층(220)이 에칭된 다음, 레벨(400b)에 대한 것과 같이 부분적으로 에칭함으로써 에칭 정지층(160) 위에 유전체 물질을 남겨둔다. 이때, 포토레지스트(360)가 에칭처리에 의해 제거되고, 새로운 포토레지스트 층(도시되지 않음)이 형성되어 트렌치(500)를 규정한다. 트렌치(500)를 규정하기 위한 에칭 동안, 레벨(400b) 이하의 유전체 물질의 남아있는 부분이 동시에 제거된다.
최종 에칭 단계가 실행되어 금속 상호접속부(120)상에 중첩되어 있는 에칭 정지층(160)의 일부분을 제거한 다음, 비어(400) 및 트렌치(500)를 충전하고, 금속 상호접속부(120)에 전기적 접속을 제공하도록 금속 충전이 이어진다. 도 9의 평면에는 도시하지 않았지만, 금속 충전후, 트렌치(500)는 트렌치들 및 비어들의 다른 부분에 전기적 접촉을 제공하도록 평면 내외로 확장하는 라인을 형성한다. 한편,비어들은 단지 그 구조를 통하여 접촉부(120)에 수직으로 전기적 접속을 제공할 뿐이다. 따라서, 비어들은 일반적으로 도 9의 평면과 관련하여 단지 짧은 거리만 수직으로 확장한다. 실례로, 비어(400)는 원형 또는 사각형이될 수 있으며, 도 9에 도시된 비어(400)의 폭은 직경 또는 측면 각각을 규정한다.
도 9와 관련하여 상술된 처리, 특히 산화 유전체 물질로 형성되는 비어 및 트렌치 ILD 층들과 관련된 처리는 당해 기술 분야에 공지되어 있다. 하지만, 본 발명자는 비어 및 트렌치 ILD 층들에 대하여 낮은 k 유전체들에 적용할 때 이러한 처리가 갖는 몇가지 문제점들을 인식하고 있었다. 특히, 포토레지스트(360)를 형성하는데 이용되는 물질들과 그러한 물질들에 대한 현상제(developer)는 영역(320a)을 따라 비어 개구(400a)내의 노출된 외부벽들과 상호작용한다는 것이 관찰되었다. 특히, 낮은 k 유전체 물질은 트렌치(500)를 형성하는데 이용되는 포토레지스트 및/또는 현상제와 관련하여 이용되는 용제(solvent)의 흡수에 기인하여 융기되는 경향이 있다. 부가적으로, 원하지 않는 화학적 반응들이 영역(320a)을 따른 낮은 k 유전체 물질과, 포토레지스트, 포토레지스트에 이용되는 용제, 및/또는 포토레지스트를 현상하는데 이용되는 현상제 사이에서 발생할 수 있다. 명백하게, 비어 개구(400a)를 따라 낮은 k 유전체 물질의 융기(swelling)는 유해하며, 임계 치수들(critical dimensions: CD) 및 ILD 스택 집적(stack integrity)의 제어 문제를 야기하여, 실례로 하드 마스크(340)의 크랙을 유발한다. 또한, 원치 않는 화학적 반응들이 트렌치(500)를 형성하기 위한 포토레지스트 층의 광-활성(photo-active) 특성들 또는 영역(320a)에 따른 유전체 특성들에 유해한 영향을 미칠 수 있다.
또한, 다중레벨 금속(MLM) 상호접속들이 단일 인레이드 처리를 활용하는 것과 같은 다른 기술들로 이루어질 수 있다. 이러한 공지된 처리에 있어서, 금속 트레이스의 단일 인레이드는 트렌치 ILD 층의 형성 이전에 비어 ILD 층에 침적된다. 따라서, 비어에 침적되는 금속은 적절한 에칭 정지층 및 트렌치 ILD 층을 포함하는 후속하는 층들을 형성하기 전에 CMP(화학 기계적 폴리싱)를 필요로 한다. 이러한 처리는 비어 및 트렌치를 충전하도록 금속을 침적하는 다수의 단계들이 필요할 뿐만 아니라, 이후 조정 및 클린-업(clean-up)하기에 어려운 다수의 CMP 단계들을 필요로 한다.
낮은 k 유전체 물질들에 대한 이중 인레이드 처리의 적용이 갖는 상술한 문제점들 및 단일 인레이드가 갖는 단점과 관련하여, 본 발명이 개발되었다.
이후, 본 발명은 첨부된 도면을 참조하여 실례로서 설명되지만, 그에 제한되지는 않으며, 동일한 참조 부호는 유사한 소자를 나타낸다.
당업자는 도면들에 도시된 요소들이 간략함과 명확함을 위해 도시되었으며, 이들이 반드시 비례하여 그려질 필요가 없다는 것을 인정할 것이다. 실레로, 도면에 도시된 요소들의 일부 치수는 본 발명의 실시예의 이해를 돕고자 다른 성분들에 비해 확대되었다.
본 발명은 도 1 내지 도 8을 참조하여 설명된다. 도 1은 반도체 장치(1)의 금속 상호접속부들(12)을 갖는 기판(10)을 제공하는 단계를 도시한다. 기판(10) 및 금속 상호접속부들(12)은 종래의 물질들로 형성될 수 있다. 실례로, 기판(10)은 SiO2와 같은 산화물로 형성될 수 있다. 하지만, 바람직하게는 기판(10)은 낮은 k 유전체 폴리머 물질로 형성된다. 금속 상호접속부들(12)은 바람직하게는 구리로 형성되지만, 실례로 알루미늄, 금, 및 은으로 형성될 수도 있다. 기판(10)이 낮은 k의 유전체 물질인 경우에 있어서, 바람직하게는 폴리싱 정지층(polish stop layer)(14)이 포함되며, 이는 금속 충전 단계후 금속 상호접속부들(12)의 폴리싱을 정지하기 위한 표식을 제공한다. 폴리싱 정지층은 폴리싱 동안에 소모되거나 그렇지 않을 수도 있다. 폴리싱 정지층은 산화물 기판 특히, SiO2 인 경우에 구조체에 포함될 필요가 없다. 또한, 패시베이션 층(16)이 금속 상호접속부들(12)을 포함하는 기판(10)을 덮도록 제공된다. 패시베이션 층(16)은 이후의 처리 단계 동안 금속 상호접속부들(12)이 손상되는 것을 방지하는 기능을 하며, 또한 이후의 처리 단계동안 에칭 정지 기능을 제공한다. 패시베이션 층(16)은 질화 규소, 옥시질화 규소, 또는 그 혼합물로 형성될 수 있다. 하지만, 패시베이션 층은 알루미늄과 같은 특정 물질이 금속 상호접속부들로 이용될 때에는 포함될 필요가 없다는 것에 유의해야 한다. 특히, 알루미늄은 산화 알루미늄으로 형성된 자기-패시베이션 층(self-passivating layer)을 형성한다. 대조적으로, 구리는 효과적인 패시베이션 층을 형성할 수 없다.
기판은 5,000 내지 12,000 옹스트롬 정도의 두께가 되며, 패시베이션 층은 일반적으로 300 내지 1,100 옹스트롬 정도의 두께가 된다. 하지만, 바람직하게는,패시베이션 층은 라인내(intra-line) 커패시턴스를 최소화하도록 가능한 얇게 형성되며, 10 옹스트롬 정도로 얇게 될 수 있다. 기판 및 패시베이션 층은 당해 분야에 널리 공지된 바와 같은 종래의 기술로 형성될 수 있다. 실례로, 패시베이션 층은 화확 기상 증착 또는 플라즈마-강화 화학 기상 증착에 의해 형성될 수 있다.
도 2는 비어 ILD 층(20)을 형성하는 다음의 단계를 설명한다. 비어 ILD 층(20)은 3.5 보다 낮은, 바람직하게는 3.0 보다 낮은 유전상수를 갖는 열가소성 또는 열경화성 플라스틱과 같은 낮은 k 유기 물질로 형성된다. 열가소성 물질의 예는 폴리이미드(polyimides), 폴리아릴에테르(polyarylethers), PTFEs, 폴리퀴논린(polyquinolines), 폴리페닐퀴노살린(polyphenylquinoxalines), 파릴렌(parylenes), 및 폴리나프탈렌(polynaphthalenes)을 포함한다. 열경화성 플라스틱의 예는 벤조사이클로부텐(benzocyclobutenes), 불소화 무정형 탄소(fluorinated amorphous carbons), 및 폴리이미드(polyimides)을 포함한다. 여기에 비어 ILD 층(20)에 대한 특정 물질이 설명되었지만, 다른 낮은 k 물질들이 이용될 수 있다. 비어 ILD 층(20)은 바람직하게는 1,000 내지 20,000 옴스트롬 정도의 두께가 되며, 더욱 바람직하게는 5,000 내지 12,000 옹스트롬 정도의 두께가 된다.
이후, 도 3에서는, 제 1 하드 마스크(22)가 제 1 포토레지스트 층(24)과 함께 형성된다. 제 1 하드 마스크(22)는, 패시베이션 층(16)과 유사하게, 질화 규소, 옥시질화 규소, 이산화 규소, 인-도핑된 이산화 규소, 또는 그 복합물과 같은 다양한 물질로 구성된 무기물 층에 의해 형성된다. 도면에는 제 1 하드 마스크(22)의 형성을 설명하였으나, 이러한 마스크(22)는 무기물 유전체 물질에 대하여 반드시 포함될 필요는 없다. 하지만, 비어 ILD 층(20)에 적절히 이용되는 것과 같은 유기물의 낮은 k의 유전체의 경우에, 하드 마스크는 포함되는 것이 바람직하다.
도 4는 포토레지스트 층(24)의 노출 및 현상후 제 1 하드 마스크(22) 및 비어 ILD 층(20)의 에칭으로 비어(30)를 형성한 구조를 나타낸다. 포토레지스트는 에칭 동안에 소모되므로, 도 4에는 포토레지스트 층(24)이 도시되지 않았다. 단일의 인레이드 처리와는 다르게, 이 단계에서는 금속 충전이 실행되지 않고, 오히려 처리 단계들이 실행된다. 특히, 도 5를 참조하면, 제 2 유전체층인 트렌치 ILD 층(32)이 에칭 후의 비어 ILD 층(20)상에 침적된다. 도 5에 도시된 바와 같이, 비어(30)는 트렌치 레벨간 유전체(ILD) 층(32)의 부분적 충전 부분(32a)만큼 부분적으로 충전된다. 부분적 충전 부분(32a)이 도 5에 도시되었으나, 그러한 부분의 범위는 이후 단계 동안에 물질 제거를 간단히 하도록 최소화되는 것이 바람직하다. 비어 ILD 층(20)과 동일하게, 트렌치 ILD 층(32)은 바람직하게는 1,000 내지 20,000 옹스트롬 정도의 두께가 되고, 더욱 바람직하게는 5,000 내지 12,000 옹스트롬 정도의 두께가 되며, 유사한 물질로 형성된다.
도 6에서, 제 2 하드 마스크(34) 및 제 2 포토레지스트 층(36)은 제 1 하드 마스크(22) 및 제 1 포토레지스트 층(24)과 유사한 방식으로 트렌치 ILD 층(32)상에 침적된다. 이후, 포토레지스트 층(36)이 노출 및 현상되고, 트렌치(40)를 형성하도록 에칭 단계들이 실행된다. 특히, 제 2 포토레지스트 층(36)의 노출 및 현상후, 제 2 하드 마스크(34)의 원하는 부분을 제거하도록 제 1 에칭 단계가 실행되고, 이어서 부분적 충전 부분(32a)을 포함하는 트렌치 ILD 층(32)의 원하는 부분을 제거하도록 제 2 에칭 단계가 실행된다. 다음에, 패시베이션 층(16)의 부분이 금속 상호접속부(12)를 노출하도록 에칭된다. 여기에 세 개의 개별 에칭 단계들이 기술되는데, 에칭 단계들은 적절한 에칭제 가스 사이의 전환에 의해 단일 처리로 결합될 수 있다는 것은 당해 기술 분야에서 널리 인지되어 있다.
최종적으로, 금속 충전물이 트렌치(40)와 비어(30)에 동시에 침적되어, 금속 상호접속부(12)와 전기적 접속을 이루게 한다. 당 기술 분야에서 공지된 바와 같이, 화학적 기계적 폴리싱(CMP)은 트렌치(40)의 금속 충전물을 평탄화하고, 선택적으로 제 2 하드 마스크(34)의 남아있는 부분들을 제거하기 위해 실행된다.
바람직하게는, 금속 충전물(44)은 구리로 형성되며, 전기 도금 기술로 침적된다. 하지만, 알루미늄, 금, 은, 및 그 합금(구리 함유하는 합금 포함)과 같은 다른 물질들이 이용될 수 있다. 구리의 경우에 있어서, 바람직하게는 비교적 얇은 장벽 및 금속 시드층들이 구조체의 지형(topography)을 따라 침적된다. 특히, TaN, TiSiN, TaSiN, 또는 다른 적절한 물질들로 형성된 얇은 장벽층은 IMP 또는 CVD 기술에 의해 침적되며, 이어서 금속 시드층이 구리로 형성되는데, 이는 IMP, CVD, 또는 무전해 도금 기술에 의해 형성될 수 있다. 장벽층은 구리가 비어 ILD 층(20) 및/또는 트렌치 ILD 층(32)으로 확산되는 것을 방지한다. 시드층은 구리 충전 물질의 후속 전기도금에 대해 양호한 전기적 전도성을 제공한다.
상술한 설명과 도면을 참고하여 이해할 수 있는 바와 같이, 이중 인레이드 구조체를 형성하기 위한 새로운 처리는 종래 기술과 관련된 어려움을 극복할 수 있게 한다. 본 발명에 따라, 포토레지스트 및/또는 현상제와 반응하는 낮은 k의 유전체와 같은 물질은 포토레지스트의 침적 또는 현상제의 적용 동안에 노출되지 않는다. 따라서, 본 발명은 종래 이중 인레이드 기술과 관련하여 설명된 낮은 k 유전체 물질과 포토레지스트 및/또는 현상제 사이의 상호작용과 관련된 단점을 극복한다.
또한, 본 발명은 상술된 단일의 인레이드 기술이 갖는 단점을 극복한다. 특히, 본 발명은 다중 레벨 금속 상호접속을 형성하도록 비어 및 트렌치내에 개별적으로 침적할 필요성을 제거할 뿐만 아니라, 금속 충전물(44)을 침적한 후 단지 하나의 CMP 처리 단계만을 필요로함으로 중간 CMP 처리 단계를 제거할 수 있다. 따라서, 처리량 및 생산량이 증가하고, 사이클 시간이 감소한다.
상술한 설명에서, 본 발명은 특정 실시예와 관련하여 기술된 것이다. 하지만, 당해 기술 분야의 숙련자는 하기 청구범위에 기술된 본 발명의 범위로부터 벗어나지 않고서 다양한 변경들 및 수정들이 이루어질 수 있다는 것을 인정할 것이다. 따라서, 본 설명 및 도면은 제한적이기보다는 실례로서 간주되어야 하며, 모든 그러한 변경들은 본 발명의 범위내에 포함되는 것이다. 청구범위에 있어서, 수단-기능의 절은 어떤 경우에 있어 인용된 기능을 수행하는 여기에 기술된 구조체들을 포괄한다. 수단-기능의 절은 또한 인용된 기능을 실행하는 동등한 구조체들 및 구조적 등가물들을 포괄한다.
도 1은 내부에 금속 상호접속부를 갖는 기판을 제공하는 단계를 도시한 도면.
도 2는 기판 상에 비어 레벨간 유전체(ILD)층을 형성하는 단계를 도시하는 도면.
도 3은 비어 ILD 층 상에, 하드 마스크 및 포토레지스트를 포함하는 마스크의 형성을 도시하는 도면.
도 4는 비어들을 형성하도록 비어 ILD 층을 에칭한 후의 구조를 도시하는 도면.
도 5는 비어 ILD 층 위에 트렌치 ILD 층을 형성하는 단계를 도시한 도면.
도 6은 트렌치 ILD 층 상에, 제 2 하드 마스크 및 제 2 포토레지스트 층을 포함하는 제 2 마스크를 형성하는 단계를 도시한 도면.
도 7은 비어와 인접하는 트렌치들을 트렌치 레벨 ILD에서 에칭하는 단계를 도시한 도면.
도 8은 다중레벨 금속(MLM) 상호접속 구조를 형성하도록 금속을 충전하는 단계를 도시한 도면.
도 9는 이중 인레이드 다중레벨 금속 상호접속 구조를 형성하는 종래 기술의 방법을 도시한 도면.
@ 도면의 주요 부분에 대한 부호의 설명 @
1 : 반도체 장치 10 : 기판
12 : 금속 상호접속부 14 : 폴리싱 정지층
16 : 패시베이션 층 20 : 바이어 ILD 층
24 : 제 1 포토레지스트 층 22 : 제 1 하드 마스크
32 : 트렌치 ILD 층 34 : 제 2 하드 마스크
36 : 제 2 포토레지스트 층 44 : 금속 충전물

Claims (5)

  1. 반도체 장치를 형성하는 방법에 있어서:
    금속 상호접속부(metal interconnect: 12)를 갖는 기판(10)을 제공하는 단계;
    상기 기판 및 상기 금속 상호접속부 위에 비어 레벨간 유전체층(via interlevel dielectric layer)(20)을 침적(deposit)하는 단계;
    상기 금속 상호접속부 위에 비어(30)를 형성하도록 상기 비어 레벨간 유전체 층(20)을 에칭하는 단계;
    상기 비어 레벨간 유전체층 및 상기 비어 위에 트렌치 레벨간 유전체층(trench interlevel dielectric layer)(32)을 침적하는 단계;
    상기 비어와 인접하는 트렌치(40)를 형성하도록 상기 트렌치 레벨간 유전체 층을 에칭하는 단계; 및
    상기 비어 및 상기 트렌치를 충전하고, 상기 금속 상호접속부와의 전기적 접속을 제공하도록 금속(44)을 침적하는 단계를 구비하는, 반도체 장치 형성 방법.
  2. 제 1 항에 있어서, 상기 비어 레벨간 유전체층 및 상기 트렌치 레벨간 유전체층은 3.5 이하의 유전상수를 갖는 유전체 물질을 포함하는, 반도체장치 형성 방법.
  3. 제 2 항에 있어서, 상기 유전체 물질은 열가소성 물질 및 열경화성 플라스틱들로 구성된 그룹으로부터 선택되는, 반도체 장치 형성 방법.
  4. 제 3 항에 있어서, 유전체 물질은 폴리이미드(polyimides), 폴리아릴에테르(polyarylethers), PTFEs, 폴리퀴논린(polyquinolines), 폴리페닐퀴노살린(polyphenylquinoxalines), 파릴렌(parylenes), 및 폴리나프탈렌(polynaphthalenes)으로 이루어지는 그룹으로부터 선택된 열가소성 물질인, 반도체 장치 형성 방법.
  5. 반도체 장치를 형성하는 방법에 있어서,
    금속 상호접속부(12)를 갖는 기판(10)을 제공하는 단계;
    상기 기판 및 상기 금속 상호접속부 위에, 3.5 이하의 유전상수를 갖는 유전체 물질을 포함하는 비어 레벨간 유전체층(20)을 침적하는 단계;
    상기 비어 레벨간 유전체층 위에 제 1 무기물층(22)을 침적하는 단계;
    상기 제 1 무기물층 위에 제 1 포토레지스트 층(24)을 침적하는 단계;
    상기 제 1 포토레지스트 층을 패터닝하는 단계;
    상기 금속 상호접속부 위에 비어(30)를 형성하도록, 상기 제 1 포토레지스트 층을 사용하여 상기 제 1 무기물층 및 상기 비어 레벨간 유전체층을 에칭하는 단계;
    상기 비어 레벨간 유전체층 및 상기 비어 위에, 3.5 이하의 유전상수를 갖는 유전체 물질을 포함하는 트렌치 레벨간 유전체층(32)을 침적하는 단계;
    상기 트렌치 레벨간 유전체층 위에 제 2 무기물 층(34)을 침적하는 단계;
    상기 제 2 무기물층 위에 제 2 포토레지스트 층(36)을 침적하는 단계;
    상기 제 2 포토레지스트 층을 패터닝하는 단계;
    상기 비어와 인접하는 트렌치를 형성하도록, 상기 제 2 포토레지스트 층을 사용하여 상기 제 2 무기물층(34) 및 상기 트렌치 레벨간 유전체층(32)을 에칭하는 단계 ; 및
    상기 비어 및 상기 트렌치를 충전하고, 상기 금속 상호접속부와의 전기적 접속을 제공하도록 금속(44)을 침적하는 단계를 구비하는, 반도체 장치 형성 방법.
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