[go: up one dir, main page]
More Web Proxy on the site http://driver.im/

KR100576825B1 - 캐패시터 콘택 플러그들 사이의 층간절연막 내에 분리패턴을 구비하는 반도체 소자 및 그 제조 방법들 - Google Patents

캐패시터 콘택 플러그들 사이의 층간절연막 내에 분리패턴을 구비하는 반도체 소자 및 그 제조 방법들 Download PDF

Info

Publication number
KR100576825B1
KR100576825B1 KR1020030086965A KR20030086965A KR100576825B1 KR 100576825 B1 KR100576825 B1 KR 100576825B1 KR 1020030086965 A KR1020030086965 A KR 1020030086965A KR 20030086965 A KR20030086965 A KR 20030086965A KR 100576825 B1 KR100576825 B1 KR 100576825B1
Authority
KR
South Korea
Prior art keywords
interlayer insulating
insulating film
forming
pattern
insulating layer
Prior art date
Application number
KR1020030086965A
Other languages
English (en)
Other versions
KR20050053286A (ko
Inventor
홍상우
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020030086965A priority Critical patent/KR100576825B1/ko
Priority to US11/001,596 priority patent/US7157764B2/en
Publication of KR20050053286A publication Critical patent/KR20050053286A/ko
Application granted granted Critical
Publication of KR100576825B1 publication Critical patent/KR100576825B1/ko
Priority to US11/562,881 priority patent/US7528431B2/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H01L28/91—
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03—Making the capacitor or connections thereto
    • H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03—Making the capacitor or connections thereto
    • H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
    • H10B12/0335—Making a connection between the transistor and the capacitor, e.g. plug
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
    • H10B12/315—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor with the capacitor higher than a bit line
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
    • H10B12/318—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor the storage electrode having multiple segments

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Memories (AREA)

Abstract

캐패시터 콘택 플러그들 사이의 층간절연막 내에 분리 패턴을 구비하는 반도체 소자를 제공한다. 이 반도체 소자는, 반도체 기판을 덮는 층간절연막 및 상기 층간절연막을 통과하여 상기 반도체 기판에 연결되는 적어도 두개의 콘택 플러그들을 포함한다. 상기 층간절연막 보다 식각률이 낮은 물질로 이루어지는 절연막 패턴이 이웃하는 상기 콘택 플러그들 사이의 상기 층간절연막을 덮는다. 상기 층간절연막 보다 식각률이 낮은 물질로 이루어지는 분리 패턴이 상기 절연막 패턴으로부터 연장되며 이웃하는 상기 콘택 플러그들 사이의 상기 층간절연막 내에 위치한다. 전하저장전극이 상기 콘택 플러그에 접한다.
캐패시터, 콘택 플러그, 언더컷, 식각정지, 절연막

Description

캐패시터 콘택 플러그들 사이의 층간절연막 내에 분리 패턴을 구비하는 반도체 소자 및 그 제조 방법들{Semiconductor device having an isolation pattern in an interlayer insulating layer between capacitor contact plugs and methods of fabricating the same}
도 1a 및 도 1b는 종래 기술에 따른 반도체 소자의 제조 방법을 보이는 단면도들이다.
도 2는 본 발명의 일실시예에 따른 반도체 소자를 보이는 단면도이다.
도 3은 본 발명의 다른 실시예에 따른 반도체 소자를 보이는 단면도이다.
도 4a 내지 도 4h는 본 발명의 일실시예에 따른 반도체 소자의 제조 방법을 보이는 단면도들이다.
도 5는 본 발명의 일실시예에 따른 반도체 소자의 제조 방법을 보이는 평면도이다.
도 6a 내지 도 6b는 본 발명의 실시예들에 따른 식각마스크 패턴 형성 방법을 보이는 단면도들이다.
도 7a 내지 도 7e는 본 발명의 다른 실시예에 따른 반도체 소자의 제조 방법을 보이는 단면도들이다.
* 도면의 주요 부분에 대한 도면 부호의 설명 *
100: 반도체 기판 110, 111, 113: 층간절연막
120, 121, 123: 캐패시터 콘택 플러그 130: 절연막
131: 절연막 패턴 133, 135: 분리 패턴
140: 전도막 141: 전하저장전극
150: 유전막 160: 플레이트 전극
311: 주형 패턴 340: 희생막
본 발명은 반도체 소자 제조 분야에 관한 것으로, 보다 상세하게는 캐패시터 콘택 플러그들 사이의 층간절연막 내에 분리 패턴을 구비하는 반도체 소자 및 그 제조 방법들에 관한 것이다.
반도체 소자의 디자인 룰(design rule)이 감소됨에 따라 집적에서 가장 문제가 되는 공정 중의 하나가 캐패시터 형성 공정이다. 주어진 작은 면적에서 원하는 정전용량을 얻을 수 있는 캐패시터를 구현하기 위해 많은 노력이 이루어지고 있다.
캐패시터의 정전용량은 캐패시터의 면적과 유전막의 유전률에 의해 결정된다. 캐패시터의 면적은 스토리지 전극(storage electrode)과 플레이트 전극(plate electrode) 사이의 유전막의 유효면적을 의미한다. 캐패시터의 정전용량의 크기는 유전막의 유효면적에 비례한다. 한편, 종래 캐패시터의 유전막으로 이용되는 NO(nitride-oxide) 유전막을 대체하여 Ta2O5, Al2O3, BST((Ba, Sr)TiO3)와 같은 고유전막이 개발된 바 있다. 그러나, 이러한 고유전막의 이용에는 금속 전극의 채용이 수반되는데, 금속전극을 이용하는데는 여러 어려움이 따르고 있다.
이에 따라 전하저장전극의 구조 변형을 통해 유전막의 유효 면적을 증가시키는 방법에 대한 지속적인 연구가 진행되고 있다.
"다층 부분 희생 적층막을 이용한 컵 형상의 디램 캐패시터 제조 공정(Process for fabricating a cup-shaped DRAM capacitor using a multi-layer partly-sacrificial stack)"이라는 제목의 미국 특허공보 US 5,597,756호에서 Fazan 등은 3차원 구조의 전극 구조를 게시한 바 있다.
이하 도 1a 및 도 1b을 참조하여 3차원 전극을 갖는 반도체 소자의 제조 방법을 설명한다.
도 1a를 참조하면, 캐패시터 콘택 플러그들(15)을 포함하는 하부구조가 형성된 반도체 기판(10)을 층간절연막(16)으로 덮고, 상기 층간절연막(15) 상에 식각정지 패턴(17) 및 주형 패턴(molding pattern)을 형성하여 상기 캐패시터 콘택 플러그(15) 및 그 주변의 상기 층간절연막(16)을 노출시킨다. 상기 식각정지 패턴(17)은 상기 주형 패턴(18)을 제거하기 위한 식각 과정에서 상기 층간절연막(16)이 손상되는 것을 방지하기 위하여 형성한다.
한편, 상기 하부구조는 랜딩 플러그들(landing plugs), 게이트 전극들(11) 및 마스크 절연막들(12)을 포함한다. 상기 캐패시터 콘택 플러그들(15)은 상기 랜 딩 플러그들(14)을 통하여 상기 반도체 기판(10)에 연결된다. 상기 랜딩 플러그들(14)은 게이트 전극(11) 및 마스크 절연막(12)의 측벽을 덮는 스페이서 절연막들(13) 사이에 노출된 상기 반도체 기판(10)에 연결된다.
이와 같은 하부구조를 갖는 반도체 기판(10)을 덮는 상기 층간절연막(16)은 평탄화를 위하여 플로우(flow) 특성이 양호한 물질로 형성한다. 플로우 특성이 양호한 층간절연막(16)은 통상 높은 습식식각률을 갖는다. 예로서, 상기 층간절연막(16)을 이루는 물질의 식각률은 상기 주형 패턴(18)을 이루는 물질의 식각률 보다 높다. 그에 따라, 상기 주형 패턴(18) 형성 후 실시되는 세정 공정에서 상기 캐패시터 콘택 플러그(15) 주변에 노출된 상기 층간절연막(16)의 습식식각이 상대적으로 빨리 일어나 식각정지 패턴(17) 아래에 언더컷(U)이 형성된다. 이웃하는 캐패시터 콘택 플러그들(15) 사이의 층간절연막(16) 내에 과도하게 언더컷(U)이 형성될 경우 이웃하는 전하저장전극이 연결되는 문제점이 발생한다.
즉, 도 1b에 보이는 바와 같이 실린더형 전하저장전극들(19)은 상기 주형 패턴(18)의 내벽 및 상기 캐패시터 콘택 플러그(15)를 덮는 전도막 패턴을 형성하고 상기 주형 패턴(18)을 제거함으로써 얻어진다. 전술한 바와 같이 언더컷(U)이 형성될 경우, 상기 전하저장전극들(19)을 형성하기 위한 전도막 증착 과정에서 상기 언더컷(U)의 내벽도 전도막으로 덮여진다. 이에 따라, 도 1b에 보이는 바와 같이 이웃하는 전하저장전극들(19)의 연결(A)이 발생하게 되어, 소자의 신뢰성이 저하된다.
본 발명이 이루고자 하는 기술적 과제는, 캐패시터 콘택 플러그들 사이의 층간절연막 내에 분리 패턴을 구비하는 반도체 소자를 제공하는데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는, 캐패시터 콘택 플러그들 사이의 층간절연막 내에 분리 패턴을 구비하는 반도체 소자의 제조 방법들을 제공하는데 있다.
본 발명의 실시예들은 반도체 소자를 제공한다. 이 반도체 소자는, 반도체 기판을 덮는 층간절연막 및 상기 층간절연막을 통과하여 상기 반도체 기판에 연결되는 적어도 두개의 콘택 플러그들을 포함한다. 상기 층간절연막 보다 식각률이 낮은 물질로 이루어지는 절연막 패턴이 이웃하는 상기 콘택 플러그들 사이의 상기 층간절연막을 덮는다. 상기 층간절연막 보다 식각률이 낮은 물질로 이루어지는 분리 패턴이 상기 절연막 패턴으로부터 연장되며 이웃하는 상기 콘택 플러그들 사이의 상기 층간절연막 내에 위치한다. 전하저장전극이 상기 콘택 플러그에 접한다.
본 발명의 실시예들은 반도체 소자의 제조 방법을 제공한다. 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법은, 반도체 기판 상에 층간절연막을 형성하는 것을 포함한다. 상기 층간절연막을 통과하는 적어도 두 개의 콘택 플러그들을 형성한다. 이웃하는 상기 콘택 플러그들 사이의 상기 층간절연막 내에 트렌치를 형성한다. 상기 층간절연막 보다 식각률이 낮은 물질로, 상기 층간절연막 및 상기 콘택 플러그를 덮으며 상기 트렌치를 채우는 절연막을 형성한다. 상기 절연막 상에 주형막을 형성한다. 상기 절연막을 식각정지막으로 상기 주형막을 선택적으로 식각 하여, 그 저면에 상기 절연막을 노출시키는 제1 개구부를 갖는 주형 패턴을 형성한다. 상기 제1 개구부 저면에 노출된 상기 절연막을 선택적으로 식각하여 상기 콘택 플러그를 노출시키는 제2 개구부를 형성하면서, 상기 주형 패턴 하부 및 상기 트렌치 내에 각각 잔류하는 상기 절연막으로 이루어지는 절연막 패턴 및 분리 패턴을 얻는다. 상기 제1 개구부 및 상기 제2 개구부의 내벽을 덮으며 상기 콘택 플러그와 접하는 전하저장전극을 형성한다. 이어서, 상기 주형 패턴을 제거한다.
본 발명의 다른 실시예에 따른 반도체 소자의 제조 방법은, 반도체 기판 상에 제1 콘택 플러그를 형성하는 것을 포함한다. 상기 제1 콘택 플러그를 갖는 상기 반도체 기판 상에 제1 층간절연막을 형성한다. 상기 제1 층간절연막 상에 분리 패턴을 형성한다. 상기 분리 패턴 보다 식각률이 높은 물질로, 상기 제1 층간절연막 상에 상기 분리 패턴과 같은 높이를 갖는 제2 층간절연막을 형성한다. 이웃하는 상기 분리 패턴 사이의 상기 제2 층간절연막 및 상기 제1 층간절연막을 통과하여 상기 제1 콘택 플러그와 연결되는 제2 콘택 플러그를 형성한다. 상기 제2 층간절연막, 상기 제2 콘택 플러그 및 상기 분리 패턴 상에 절연막을 형성한다. 상기 절연막 상에 주형막을 형성한다. 상기 절연막을 식각정지막으로 상기 주형막을 선택적으로 식각하여, 그 저면에 상기 절연막을 노출시키는 제1 개구부를 갖는 주형 패턴을 형성한다. 상기 제1 개구부 저면에 노출된 상기 절연막을 선택적으로 식각하여 상기 콘택 플러그를 노출시키는 제2 개구부를 형성하면서, 상기 주형 패턴 하부에 잔류하는 상기 절연막으로 이루어지는 절연막 패턴을 형성한다. 상기 제1 개구부 및 상기 제2 개구부의 내벽을 덮으며 상기 콘택 플러그와 접하는 전하저장전극을 형성한다. 그리고, 상기 주형 패턴을 제거한다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명한다. 다음에 소개되는 실시예들은 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 예로서 제공되어지는 것이다. 따라서, 본 발명은 이하 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 그리고, 도면들에 있어서, 층 및 영역의 길이, 두께 등은 편의를 위하여 과장되어 표현될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다.
도 2를 참조하여 본 발명의 일실시예에 따른 반도체 소자를 설명한다. 상기 반도체 소자는 반도체 기판(100)을 덮는 층간절연막(110) 및 상기 층간절연막(110)을 관통하여 상기 반도체 기판(100)에 연결되는 적어도 두개의 캐패시터 콘택 플러그들(120)을 포함한다. 상기 층간절연막(110) 보다 식각률이 낮은 물질로 이루어지는 절연막 패턴(131)은 이웃하는 상기 캐패시터 콘택 플러그(120) 사이의 상기 층간절연막(110)을 덮는다. 전하저장전극(141)은 상기 캐패시터 콘택 플러그(120)에 접한다. 상기 층간절연막 보다 식각률이 낮은 물질로 이루어지는 분리 패턴(133)은 상기 절연막 패턴(131)으로부터 연장되며 상기 캐패시터 콘택 플러그들(120) 측벽사이의 상기 층간절연막(110) 내에 위치하여 이웃하는 캐패시터의 전하저장전극들(141) 간의 연결을 방지하는 역할을 한다. 상기 층간절연막(110)은 그 내부에 트렌치(t)를 갖고, 상기 분리 패턴(133)은 상기 트렌치(t)를 채우는 절연막으로 이루어질 수 있다.
도 3을 참조하여 본 발명의 다른 실시예에 따른 반도체 소자를 설명한다. 상 기 반도체 소자는, 반도체 기판(100)을 덮는 제1 층간절연막(111) 및 제2 층간절연막(113) 그리고 상기 제1 및 제2 층간절연막(111, 113)을 관통하여 상기 반도체 기판(100)에 연결되는 적어도 두개의 캐패시터 콘택 플러그들(123)을 포함한다. 상기 캐패시터 콘택 플러그들(123)은 랜딩 플러그들(121)을 통하여 상기 반도체 기판(100)에 연결된다. 상기 랜딩 플러그들(121)은 게이트 전극(101) 및 마스크 절연막(102)의 측벽을 덮는 스페이서 절연막들(103) 사이에 노출된 상기 반도체 기판(100)에 연결된다. 상기 제2 층간절연막(113) 보다 식각률이 낮은 물질로 이루어지는 절연막 패턴(131)은 이웃하는 상기 캐패시터 콘택 플러그들(123) 사이의 상기 제2 층간절연막(113)을 덮는다. 상기 제2 층간절연막(113) 보다 식각률이 낮은 물질로 이루어지는 분리 패턴(135)은 상기 캐패시터 콘택 플러그들(123)의 측벽 사이의 상기 제2 층간절연막(113) 내에 위치하여 이웃하는 캐패시터의 전하저장전극들이 서로 연결되는 것을 방지하는 역할을 한다.
전술한 본 발명의 일실시예 및 다른 실시예에 따른 반도체 소자의 상기 전하저장전극(141)은 실린더 형상을 가질 수 있다. 상기 전하저장전극(141)은 상기 캐패시터 콘택 플러그(120)의 상부면 및 측면을 덮을 수 있다.
도 4a 내지 도 4h, 도 5 그리고 도 6a 및 도 6b를 참조하여 본 발명의 실시예에 따른 반도체 소자의 제조 방법을 설명한다.
도 4a를 참조하면, 반도체 기판(100)을 덮는 층간절연막(110)을 형성하고, 상기 층간절연막(110)을 통과하여 상기 반도체 기판(100)과 연결되는 적어도 두 개의 캐패시터 콘택 플러그들(120)을 형성한다. 상기 층간절연막(110)은 평탄화 특성 이 우수한 BPSG(borophosphosilicate glass), PSG(phosphosilicate glass) 또는 USG(undoped silicate glass)로 형성할 수 있다.
이어서, 상기 캐패시터 콘택 플러그들(120) 사이의 상기 층간절연막(110) 상에 식각마스크 패턴(200)을 형성한다. 상기 식각마스크 패턴(200)의 형성에 따라 노출되는 층간절연막(110)의 폭은 'W1'이 된다.
도 4b를 참조하면, 상기 식각마스크 패턴(200) 형성 후 노출된 상기 층간절연막(120)을 선택적으로 식각하여 이웃하는 상기 캐패시터 콘택 플러그들(120) 사이의 상기 층간절연막(120) 내에 트렌치(t)를 형성한다. 이어서, 상기 식각마스크 패턴(200)을 제거한다.
상기 트렌치(t)는 상기 캐패시터 콘택 플러그(120)의 상부영역을 둘러싼다. 상기 트렌치(t)의 깊이는 이후 실시되는 세정공정에서 상기 층간절연막(110)의 식각정도를 고려하여 결정할 수 있다.
도 4c를 참조하면, 상기 층간절연막(110) 및 상기 캐패시터 콘택 플러그(120)를 덮으며 상기 트렌치(t)를 채우는 절연막(130)을 형성한다. 이어서, 상기 절연막(130) 상에 주형 패턴(311)을 형성한다.
상기 절연막(130)은 SiN으로 형성할 수 있다. 상기 주형 패턴(311)은 그 저면에 상기 절연막(130)을 노출시키는 제1 개구부(312)를 갖는다. 상기 개구부(312)는 상기 캐패시터 콘택 플러그(120)와 중첩되며 상기 콘택 플러그(120) 보다 큰 폭을 갖는다. 상기 주형 패턴(311)은 상기 절연막(130)에 대해 식각률이 높고 상기 층간절연막(110)에 대해 식각률이 낮은 물질로 형성하는 것이 바람직하다. 상기 주 형 패턴(311)은 플라즈마 화학기상증착(plasma enhanced chemical vapor deposition)방법으로 형성된 산화막으로 이루어질 수 있다.
도 4d를 참조하면, 상기 제1 개구부(312) 저면의 상기 절연막(130)을 제거하여 상기 캐패시터 콘택 플러그(120) 및 그 주변의 상기 층간절연막(120)을 노출시키는 제2 개구부(313)를 형성한다. 이때 과도식각을 실시하여 상기 캐패시터 콘택 플러그(120)의 상부 측면을 노출시킬 수도 있다.
상기 제2 개구부(313)의 형성에 따라 상기 주형 패턴(311) 아래에 잔류하는 상기 절연막(130)은 절연막 패턴(131)을 이룬다. 상기 트렌치(t) 내에 잔류하는 상기 절연막(130)은 분리 패턴(133)을 이루어 상기 캐패시터 콘택 플러그(120)를 둘러싼다. 상기 절연막 패턴(131) 및 상기 분리 패턴(133)은 서로 연결되어 'T' 자형 패턴을 이룰 수 있다.
도 5는 상기 절연막 패턴(131) 및 상기 캐패시터 콘택 플러그(120)의 배치를 보이는 평면도이다. 도 4d의 하부구조(B)는 도 5의 I선을 따른 단면 구조에 대응된다.
도 4e를 참조하면, 세정공정을 실시한다. 상기 세정 공정은 HF를 포함하는 식각제를 이용하여 실시할 수 있다.
이러한 세정공정 과정에서 절연막 패턴(131) 아래의 층간절연막(110)이 제거되어 언더컷(U)이 형성될 수 있다. 상기 세정공정에서 상기 분리 패턴(133)은 식각정지막으로서 역할한다. 따라서, 세정공정에서 언더컷(U)이 과도하게 형성되더라도 상기 분리 패턴(133)에 의해 이웃하는 캐패시터 사이의 연결은 방지된다.
도 4f를 참조하면, 상기 주형 패턴(311) 및 상기 절연막 패턴(131)을 갖는 상기 반도체 기판(100) 상에 캐패시터의 전하저장전극을 이룰 전도막(140)을 형성한다.
상기 전도막(140)은 상기 주형 패턴(311), 상기 절연막 패턴(131), 상기 캐패시터 콘택 플러그(120) 및 상기 캐패시터 콘택 플러그(120) 주변의 상기 층간절연막(110)의 토포로지를 갖는 두께로 형성할 수 있다. 상기 전도막(140)은 폴리실리콘막으로 형성할 수 있다.
도 4g를 참조하면, 상기 제1 개구부(312) 및 상기 제2 개구부(313) 내의 상기 전도막(140)을 덮는 희생막(340)을 형성한다. 상기 희생막(340)은 BPSG막 또는 포토레지스트로 형성할 수 있다. 이어서, 상기 주형 패턴(11)의 표면이 노출될 때까지 상기 전도막(140)을 제거하여 서로 분리된 다수의 전하저장전극들(141)을 형성한다.
도 4h를 참조하면, 상기 희생막(340) 및 상기 주형 패턴(311)을 제거하여 상기 전하저장전극들(141)을 노출시킨다.
이후, 상기 전하저장전극들(141) 상에 유전막(150) 및 플레이트 전극(160)을 적층하여 도 2와 같은 구조의 반도체 소자를 얻을 수 있다.
한편, 고집적 소자의 경우 이웃하는 상기 캐패시터 콘택 플러그들(120) 사이의 간격이 좁다. 따라서, 도 4a에 보이는 바와 같이, 상기 식각마스크 패턴들(200) 사이에 노출되는 층간절연막(110)의 폭(W1)은 상기 캐패시터 콘택 플러그들(120) 사이의 간격을 고려하여 좁아져야 한다. 상기 층간절연막(110)의 노출 폭(W1)은 상 기 식각마스크 패턴들(200)의 형성 방법에 따라 달라질 수 있다.
도 6a 및 도 6b를 참조하여 본 발명의 실시예에 따른 마스크 패턴 형성 방법들을 설명한다.
도 6a를 참조하면, 캐패시터 콘택 플러그(120) 사이의 상기 층간절연막(110)을 노출시키는 제1 식각마스크 패턴들(210)을 형성한다. 상기 제1 식각마스크 패턴들(210) 사이에 노출되는 층간절연막(110)의 폭(W2)은 포토리소그래피 공정의 한계에 의해 결정될 수 있다. 이어서, 상기 제1 식각마스크 패턴들(210)의 측벽들 상에 스페이서 형상의 제2 식각마스크 패턴들(211)을 형성한다. 상기 제2 식각마스크 패턴들(211)은 상기 제1 식각마스크 패턴들(210)과 함께 식각마스크 패턴(200)을 이룬다. 본 발명의 실시예에 따라, 상기 제1 식각마스크 패턴들(210) 및 상기 제2 식각마스크 패턴들(211)은 상기 캐패시터 콘택 플러그(120) 및 상기 층간절연막(110)에 대해 식각률을 갖는 물질로 형성하는 것이 바람직하다.
상기 제2 식각마스크 패턴들(211)의 형성 후 노출되는 층간절연막(110)의 폭(W1)은 상기 제1 식각마스크 패턴들(210)의 형성 후 노출되는 층간절연막(110)의 폭(W2) 보다 감소된다. 따라서, 포토리소그래피 공정 한계로 얻을 수 있는 폭(W2) 보다 감소된 폭(W1)으로 층간절연막(110)을 노출시킬 수 있다.
식각마스크 패턴들은 포토레지스트 패턴의 유동을 이용하여 형성할 수도 있다.
즉 도 6b를 참조하면, 캐패시터 콘택 플러그(120)를 덮는 층간절연막(110) 상에 포토레지스트를 도포, 노광 및 현상하여 상기 캐패시터 콘택 플러그(120) 사 이의 상기 층간절연막(110)을 노출시키는 포토레지스트 패턴들(220)을 형성한다. 상기 포토레지스트 패턴들(220) 사이에 노출되는 층간절연막(110)의 폭(W3)은 포토리소그래피 공정의 한계에 의해 결정될 수 있다. 이어서, 상기 포토레지스트 패턴(220)에 열을 가하여 탈보호화 반응 및 유동을 일으킨다. 상기 유동에 따라 포토레지스트 패턴들(220)로부터 높이가 감소하고 폭이 증가된 식각마스크 패턴들(200)이 얻어진다. 상기 식각마스크 패턴들(200)의 형성 후 노출되는 층간절연막(110)의 폭(W1)은 상기 포토레지스트 패턴들(220)의 형성 후 노출되는 층간절연막(110)의 폭(W3) 보다 감소된다. 따라서, 포토리소그래피 공정 한계로 얻을 수 있는 폭(W3) 보다 감소된 폭(W1)으로 층간절연막(110)을 노출시킬 수 있다.
전술한 본 발명의 일실시예에 따른 반도체 소자 제조 방법은 이웃하는 캐패시터 콘택 플러그들 사이의 층간절연막 내에 트렌치를 형성하여 식각정지 및 전하저장전극들 간의 연결을 방지하기 위한 분리 패턴을 형성하는 방법을 설명하였다. 다음에 보이는 본 발명의 다른 실시예는 트렌치를 이용하지 않고 분리 패턴을 형성하는 방법을 설명한다.
이하, 도 7a 내지 도 7e를 참조하여 본 발명의 다른 실시예에 따른 반도체 소자 제조 방법을 설명한다.
도 7a를 참조하면, 반도체 기판(100) 상에 적층된 게이트 전극(101) 및 마스크 절연막(102)의 측벽들을 덮는 절연막 스페이서들(103)을 형성한다. 이어서, 상기 절연막 스페이서(103)들 사이에 노출된 반도체 기판(100)과 연결되는 랜딩 플러그들(landing plugs, 121)을 형성한다. 상기 랜딩 플러그들(121)은 캐패시터 및 비 트라인을 상기 반도체 기판(100)에 연결하기 위하여 형성한다. 이어서, 제1 층간절연막(111)을 형성하여 상기 랜딩 플러그들(121)이 형성된 상기 반도체 기판(100)을 덮는다.
도 7b를 참조하면, 상기 제1 층간절연막(111)을 평탄화시키고, 평탄화된 상기 제1 층간절연막(111) 상에 식각정지를 위한 분리 패턴(135)을 형성한다. 상기 분리 패턴(135)은 이웃하는 캐패시터의 전하저장전극들의 연결을 방지하는 역할을 할 수 있다.
도 7c를 참조하면, 상기 분리 패턴(135)이 형성된 상기 반도체 기판(100) 상에 제2 층간절연막(113)을 형성한다. 다음으로, 상기 분리 패턴들(135) 사이의 상기 제2 층간절연막(113) 및 상기 제1 층간절연막(111)을 선택적으로 식각하여 캐패시터 콘택 플러그와 연결되는 랜딩 플러그들(121)을 노출시킨다. 이어서, 상기 제2 층간절연막(113) 및 상기 제1 층간절연막(111)을 통과하여 상기 랜딩 플러그(121)와 연결되는 캐패시터 콘택 플러그(123)를 형성한다. 상기 캐패시터 콘택 플러그(123)의 상부영역은 상기 분리 패턴(135)으로 둘러싸이게 된다.
도 7d를 참조하면, 상기 제2 층간절연막(113) 및 상기 캐패시터 콘택 플러그(123)를 덮는 절연막(130)을 형성한다. 이어서, 상기 절연막(130) 상에 주형막(310)을 형성한다.
도 7e를 참조하면, 상기 주형막(310) 및 상기 절연막(130)을 패터닝하여 그 저면에 상기 캐패시터 콘택 플러그(123) 및 그 주변의 상기 제2 층간절연막(113)을 노출시키는 주형 패턴(311)을 형성한다. 이때, 상기 주형 패턴(311) 하부에 잔류하 는 상기 절연막(130)은 절연막 패턴(131)을 이룬다.
이후, 전술한 본 발명의 도 4e 내지 도 4h에 보이는 공정들을 진행하여 반도체 소자를 제조한다.
전술한 바와 같이 이루어지는 본 발명은, 이웃하는 캐패시터 콘택 플러그 사이의 층간절연막 내에 식각정지를 위한 분리 패턴을 구비함으로써, 주형 패턴 형성 후 실시되는 세정 공정에서 층간절연막 내에 언더컷이 형성되더라도 이웃하는 캐패시터의 전하전극들이 서로 연결되는 것을 효과적으로 방지할 수 있다. 즉, 상기 분리 패턴은 이웃하는 캐패시터의 전하저장전극들이 연결되는 것을 방지하는 분리 패턴으로서 역할함에 따라 소자의 신뢰성 저하를 방지할 수 있다.

Claims (20)

  1. 반도체 기판을 덮는 층간절연막;
    상기 층간절연막을 통과하여 상기 반도체 기판에 연결되는 적어도 두개의 콘택 플러그들;
    이웃하는 상기 콘택 플러그들 사이의 상기 층간절연막을 덮으며 상기 층간절연막 보다 식각률이 낮은 물질로 이루어지는 절연막 패턴;
    상기 절연막 패턴으로부터 연장되며 이웃하는 상기 콘택 플러그들 사이의 상기 층간절연막 내에 위치하되, 상기 층간절연막 보다 식각률이 낮은 물질로 이루어지는 분리 패턴; 및
    상기 콘택 플러그에 접하는 전하저장전극을 포함하는 반도체 소자.
  2. 제 1 항에 있어서,
    상기 층간절연막은 그 내부에 형성된 트렌치를 갖고,
    상기 분리 패턴은 상기 트렌치 내에 위치하는 것을 특징으로 하는 반도체 소자.
  3. 제 1 항에 있어서,
    상기 층간절연막은 상기 반도체 기판 상에 적층된 제1 층간절연막 및 제2 층간절연막을 포함하고,
    상기 분리 패턴은 상기 제2 층간절연막 내에 위치하는 것을 특징으로 하는 반도체 소자.
  4. 제 1 항에 있어서,
    상기 절연막 패턴 및 상기 분리 패턴은 동일 물질로 이루어지는 것을 특징으로 하는 반도체 소자.
  5. 제 1 항에 있어서,
    상기 분리 패턴은, 이웃하는 상기 콘택 플러그들의 상부 측벽들 사이의 상기 층간절연막 내에 위치하는 것을 특징으로 하는 반도체 소자.
  6. 제 1 항에 있어서,
    상기 전하저장전극은 실린더 형상을 갖는 것을 특징으로 하는 반도체 소자.
  7. 제 1 항에 있어서,
    상기 전하저장전극은 상기 콘택 플러그의 상부면 및 측면의 일부를 덮는 것을 특징으로 하는 반도체 소자.
  8. 반도체 기판 상에 층간절연막을 형성하는 단계;
    상기 층간절연막을 통과하는 적어도 두 개의 콘택 플러그들을 형성하는 단 계;
    이웃하는 상기 콘택 플러그들 사이의 상기 층간절연막 내에 트렌치를 형성하는 단계;
    상기 층간절연막 보다 식각률이 낮은 물질로, 상기 층간절연막 및 상기 콘택 플러그를 덮으며 상기 트렌치를 채우는 절연막을 형성하는 단계;
    상기 절연막 상에 주형막을 형성하는 단계;
    상기 절연막을 식각정지막으로 상기 주형막을 선택적으로 식각하여, 그 저면에 상기 절연막을 노출시키는 제1 개구부를 갖는 주형 패턴을 형성하는 단계;
    상기 제1 개구부 저면에 노출된 상기 절연막을 선택적으로 식각하여 상기 콘택 플러그를 노출시키는 제2 개구부를 형성하면서, 상기 주형 패턴 하부 및 상기 트렌치 내에 각각 잔류하는 상기 절연막으로 이루어지는 절연막 패턴 및 분리 패턴을 얻는 단계;
    상기 제1 개구부 및 상기 제2 개구부의 내벽을 덮으며 상기 콘택 플러그와 접하는 전하저장전극을 형성하는 단계; 및
    상기 주형 패턴을 제거하는 단계를 포함하는 반도체 소자 제조 방법.
  9. 제 8 항에 있어서,
    상기 트렌치를 형성하는 단계는,
    상기 층간절연막 상에 식각마스크를 형성하는 단계; 및
    상기 식각마스크 형성 후 노출된 상기 층간절연막의 일부를 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 소자 제조 방법.
  10. 제 8 항에 있어서,
    상기 트렌치를 형성하는 단계는,
    상기 이웃하는 콘택 플러그들 사이의 상기 층간절연막을 노출시키는 제1 식각마스크를 형성하는 단계;
    상기 제1 식각마스크 측벽에 스페이서를 형성하는 단계; 및
    상기 스페이서 형성 후 노출된 상기 층간절연막의 일부를 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 소자 제조 방법.
  11. 제 8 항에 있어서,
    상기 트렌치를 형성하는 단계는,
    상기 이웃하는 콘택 플러그들 사이의 상기 층간절연막을 노출시키는 제1 포토레지스트 패턴을 형성하는 단계;
    열처리를 실시하여 상기 제1 포토레지스트 패턴으로부터 측면 확장된 제2 포토레지스트 패턴을 형성하여, 상기 제1 포토레지스트 패턴에 의해 노출된 상기 층간절연막의 폭을 감소시키는 단계;
    상기 제2 포토레지스트 패턴 형성후 노출된 상기 층간절연막의 일부를 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 소자 제조 방법.
  12. 제 8 항에 있어서,
    상기 제2 개구부를 형성하는 단계 후, 세정 공정을 실시하는 단계를 더 포함하는 반도체 소자 제조 방법.
  13. 제 8 항에 있어서,
    상기 제2 개구부를 형성하는 단계 후,
    과도식각을 실시하여 상기 콘택 플러그의 측면 일부를 노출시키는 단계를 더 포함하는 반도체 소자 제조 방법.
  14. 제 8 항에 있어서,
    상기 전하저장전극을 형성하는 단계는,
    상기 제1 개구부 및 상기 제2 개구부를 갖는 상기 반도체 기판 상에 전도막을 형성하는 단계;
    상기 제1 개구부 및 상기 제2 개구부 내의 전도막을 덮는 희생막을 형성하는 단계;
    상기 주형 패턴이 노출될 때까지 상기 전도막을 제거하여 실린더 형상의 전하저장전극을 형성하는 단계; 및
    상기 희생막을 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 소자 제조 방법.
  15. 제 8 항에 있어서,
    상기 층간절연막은 BPSG막으로 형성하고,
    상기 절연막은 실리콘 질화막으로 형성하는 것을 특징으로 하는 반도체 소자 제조 방법.
  16. 반도체 기판 상에 제1 콘택 플러그를 형성하는 단계;
    상기 제1 콘택 플러그를 갖는 상기 반도체 기판 상에 제1 층간절연막을 형성하는 단계;
    상기 제1 층간절연막 상에 분리 패턴을 형성하는 단계;
    상기 분리 패턴 보다 식각률이 높은 물질로, 상기 제1 층간절연막 상에 상기 분리 패턴과 같은 높이를 갖는 제2 층간절연막을 형성하는 단계;
    이웃하는 상기 분리 패턴 사이의 상기 제2 층간절연막 및 상기 제1 층간절연막을 통과하여 상기 제1 콘택 플러그와 연결되는 제2 콘택 플러그를 형성하는 단계;
    상기 제2 층간절연막, 상기 제2 콘택 플러그 및 상기 분리 패턴 상에 절연막을 형성하는 단계;
    상기 절연막 상에 주형막을 형성하는 단계;
    상기 절연막을 식각정지막으로 상기 주형막을 선택적으로 식각하여, 그 저면에 상기 절연막을 노출시키는 제1 개구부를 갖는 주형 패턴을 형성하는 단계;
    상기 제1 개구부 저면에 노출된 상기 절연막을 선택적으로 식각하여 상기 콘 택 플러그를 노출시키는 제2 개구부를 형성하면서, 상기 주형 패턴 하부에 잔류하는 상기 절연막으로 이루어지는 절연막 패턴을 형성하는 단계;
    상기 제1 개구부 및 상기 제2 개구부의 내벽을 덮으며 상기 콘택 플러그와 접하는 전하저장전극을 형성하는 단계; 및
    상기 주형 패턴을 제거하는 단계를 포함하는 반도체 소자 제조 방법.
  17. 제 16 항에 있어서,
    상기 제2 개구부를 형성하는 단계 후, 세정 공정을 실시하는 단계를 더 포함하는 반도체 소자 제조 방법.
  18. 제 16 항에 있어서,
    상기 제2 개구부를 형성하는 단계 후,
    과도식각을 실시하여 상기 제2 콘택 플러그의 측면 일부를 노출시키는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자 제조 방법.
  19. 제 16 항에 있어서,
    상기 전하저장전극을 형성하는 단계는,
    상기 제1 개구부 및 상기 제2 개구부를 갖는 상기 반도체 기판 상에 전도막을 형성하는 단계;
    상기 제1 개구부 및 상기 제2 개구부 내의 상기 전도막을 덮는 희생막을 형 성하는 단계;
    상기 주형 패턴이 노출될 때까지 상기 전도막을 제거하여 실린더 형상의 전하저장전극을 형성하는 단계; 및
    상기 희생막을 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 소자 제조 방법.
  20. 제 16 항에 있어서,
    상기 제1 층간절연막 및 상기 제2 층간절연막은 BPSG막으로 형성하고,
    상기 절연막은 실리콘 질화막으로 형성하는 것을 특징으로 하는 반도체 소자 제조 방법.
KR1020030086965A 2003-12-02 2003-12-02 캐패시터 콘택 플러그들 사이의 층간절연막 내에 분리패턴을 구비하는 반도체 소자 및 그 제조 방법들 KR100576825B1 (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020030086965A KR100576825B1 (ko) 2003-12-02 2003-12-02 캐패시터 콘택 플러그들 사이의 층간절연막 내에 분리패턴을 구비하는 반도체 소자 및 그 제조 방법들
US11/001,596 US7157764B2 (en) 2003-12-02 2004-11-30 Semiconductor device having isolation pattern in interlayer insulating layer between capacitor contact plugs and methods of fabricating the same
US11/562,881 US7528431B2 (en) 2003-12-02 2006-11-22 Semiconductor device having isolation pattern in interlayer insulating layer between capacitor contact plugs and methods of fabricating the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020030086965A KR100576825B1 (ko) 2003-12-02 2003-12-02 캐패시터 콘택 플러그들 사이의 층간절연막 내에 분리패턴을 구비하는 반도체 소자 및 그 제조 방법들

Publications (2)

Publication Number Publication Date
KR20050053286A KR20050053286A (ko) 2005-06-08
KR100576825B1 true KR100576825B1 (ko) 2006-05-10

Family

ID=34617435

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020030086965A KR100576825B1 (ko) 2003-12-02 2003-12-02 캐패시터 콘택 플러그들 사이의 층간절연막 내에 분리패턴을 구비하는 반도체 소자 및 그 제조 방법들

Country Status (2)

Country Link
US (2) US7157764B2 (ko)
KR (1) KR100576825B1 (ko)

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008021809A (ja) * 2006-07-12 2008-01-31 Elpida Memory Inc 半導体装置およびその製造方法
KR101416317B1 (ko) * 2008-03-05 2014-07-08 삼성전자주식회사 반도체 소자의 배선층 형성 방법
KR20110108216A (ko) * 2010-03-26 2011-10-05 삼성전자주식회사 3차원 반도체 장치
CN114267677B (zh) * 2020-09-16 2024-08-06 长鑫存储技术有限公司 电容器阵列结构及其制造方法和动态随机存储器
CN114267676B (zh) * 2020-09-16 2024-09-24 长鑫存储技术有限公司 动态随机存储器及其制造方法
US20220238638A1 (en) * 2021-01-28 2022-07-28 Changxin Memory Technologies, Inc. Method for processing capacitive structure and semiconductor structure

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20000027633A (ko) * 1998-10-28 2000-05-15 김영환 반도체소자의 캐패시터 형성방법
JP2000269452A (ja) * 1999-03-17 2000-09-29 Nec Corp 半導体装置及びその製造方法、並びに半導体記憶装置
KR20010111864A (ko) * 2000-06-14 2001-12-20 윤종용 다이나믹 랜덤 억세스 메모리 장치의 캐패시터 및 그제조방법
KR20030052760A (ko) * 2001-12-21 2003-06-27 주식회사 하이닉스반도체 전하저장전극 형성 방법
KR20030059387A (ko) * 2001-12-29 2003-07-10 주식회사 하이닉스반도체 반도체 메모리 소자의 캐패시터 제조방법

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5597756A (en) 1995-06-21 1997-01-28 Micron Technology, Inc. Process for fabricating a cup-shaped DRAM capacitor using a multi-layer partly-sacrificial stack
US5955756A (en) * 1997-05-29 1999-09-21 International Business Machines Corporation Trench separator for self-defining discontinuous film
JP4406945B2 (ja) 1998-11-24 2010-02-03 ソニー株式会社 半導体記憶装置の製造方法
KR100376865B1 (ko) 2000-09-28 2003-03-19 주식회사 하이닉스반도체 반도체장치의 캐패시터 및 그 제조방법

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20000027633A (ko) * 1998-10-28 2000-05-15 김영환 반도체소자의 캐패시터 형성방법
JP2000269452A (ja) * 1999-03-17 2000-09-29 Nec Corp 半導体装置及びその製造方法、並びに半導体記憶装置
KR20010111864A (ko) * 2000-06-14 2001-12-20 윤종용 다이나믹 랜덤 억세스 메모리 장치의 캐패시터 및 그제조방법
KR20030052760A (ko) * 2001-12-21 2003-06-27 주식회사 하이닉스반도체 전하저장전극 형성 방법
KR20030059387A (ko) * 2001-12-29 2003-07-10 주식회사 하이닉스반도체 반도체 메모리 소자의 캐패시터 제조방법

Also Published As

Publication number Publication date
US20050116274A1 (en) 2005-06-02
US7528431B2 (en) 2009-05-05
US7157764B2 (en) 2007-01-02
US20070087558A1 (en) 2007-04-19
KR20050053286A (ko) 2005-06-08

Similar Documents

Publication Publication Date Title
US7605035B2 (en) Method of fabricating semiconductor device by exposing upper sidewalls of contact plug to form charge storage electrode
KR20100057203A (ko) 반도체 장치의 배선 구조물 및 이의 형성방법
KR100382732B1 (ko) 반도체 소자의 실린더형 커패시터 제조 방법
US7528431B2 (en) Semiconductor device having isolation pattern in interlayer insulating layer between capacitor contact plugs and methods of fabricating the same
KR100555533B1 (ko) 실린더형 스토리지 전극을 포함하는 반도체 메모리 소자및 그 제조방법
KR100317042B1 (ko) 반구형 알갱이 실리콘을 가지는 실린더형 커패시터 및 그 제조방법
KR100334577B1 (ko) 사진공정의 해상도를 능가하는 트렌치를 절연막내에 형성하는방법
KR101168606B1 (ko) 반도체 장치의 배선 구조물 및 이의 형성 방법
KR100919674B1 (ko) 반도체 소자의 제조 방법
US7244649B2 (en) Method of manufacturing a capacitor having improved capacitance and method of manufacturing a semiconductor device including the capacitor
KR100685677B1 (ko) 반도체 소자 제조 방법
KR101557871B1 (ko) 반도체 소자 및 그 제조 방법
KR100366634B1 (ko) 반도체 소자의 제조 방법
KR100667653B1 (ko) 반도체 장치 및 그 제조 방법
JP3987239B2 (ja) 半導体装置の製造方法
KR100557998B1 (ko) 실린더형 스토리지 전극을 갖는 반도체 소자 및 그 제조방법
KR101076884B1 (ko) 실린더형 스토리지 전극을 구비하는 캐패시터 형성방법 및 이에 사용되는 마스크
KR100701422B1 (ko) 케미컬 어택을 방지할 수 있는 반도체소자 및 그 제조 방법
KR0150674B1 (ko) 캐패시터 제조방법
KR20070038225A (ko) 반도체 장치의 제조 방법
KR100248814B1 (ko) 반도체 장치의 캐패시터 형성 방법
KR0175052B1 (ko) 비트 라인 전극을 갖춘 반도체 메모리 장치 및 그 제조 방법
KR100480903B1 (ko) 반도체장치의캐패시터제조방법
KR100265564B1 (ko) 콘택홀 형성방법
KR20070007491A (ko) 반도체 장치 및 그 제조 방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20120402

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20130329

Year of fee payment: 8

LAPS Lapse due to unpaid annual fee