KR100576445B1 - Method for estimating the thickness of field oxide layer and chamical mechanical polishing in a process of manufacturing shallow trench isolation structures - Google Patents
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Abstract
본 발명은 반도체 기판 상부에 패드 산화막(pad oxide layer)을 형성하는 단계와, 상기 패드 산화막과 상기 반도체 기판의 일부를 에칭하여 얼라인 키(align key)를 형성하는 단계와, 상기 패드 산화막과 상기 얼라인 키 상에 질화막을 증착하는 단계와, 상기 질화막, 상기 패드 산화막 및 상기 반도체 기판을 에칭하여 셸로우 트렌치(shallow trench)를 형성하는 단계와, 상기 셸로우 트렌치가 매립되도록 필드 산화막(field oxide layer)을 증착하는 단계와, 상기 필드 산화막을 화학적 기계적 연마(CMP : Chemical Mechanical Polishing)로 평탄화하는 단계를 포함하는 반도체 소자의 트렌치 소자 분리막 제조 공정에서 필드 산화막의 두께 및 평탄화 두께를 추정하는 방법에 있어서, 상기 얼라인 키 상에 잔여 질화물이 있는 경우에는 상기 필드 산화막의 두께가 두껍고, 상기 평탄화 두께가 얇은 영역으로 추정하고, 상기 얼라인 키 상에 잔여 질화물이 없는 경우에는 상기 필드 산화막의 두께가 얇고, 상기 평탄화 두께가 두꺼운 영역으로 추정한다. 본 발명에 의하면 필드 산화막의 두께 및 평탄화 두께를 간단히 추정함으로써, 시간을 절약하고 장비 의존성을 감소시킬 수 있다.The present invention provides a method of forming a pad oxide layer on a semiconductor substrate, etching a portion of the pad oxide layer and the semiconductor substrate to form an alignment key, and forming the pad oxide layer and the pad oxide layer. Depositing a nitride film on an alignment key, etching the nitride film, the pad oxide film, and the semiconductor substrate to form a shallow trench, and field oxide to fill the shallow trench layer), and planarizing the field oxide layer by chemical mechanical polishing (CMP). In the case where there is residual nitride on the alignment key, the thickness of the field oxide film is thick, and the planarization is performed. If the estimate of a thin area to, not on the alignment key, the remaining nitride is thin and the thickness of the field oxide film, and estimates the thickness of the planarization of a thick area. According to the present invention, by simply estimating the thickness and planarization thickness of the field oxide film, it is possible to save time and reduce equipment dependency.
정렬, 얼라인, STIAlign, align, STI
Description
도 1a 내지 도 1f는 반도체 소자의 트렌치 소자분리막 제조 공정을 순차적으로 나타낸 공정 단면도,1A to 1F are cross-sectional views sequentially illustrating a process of manufacturing a trench isolation layer in a semiconductor device;
도 2a 및 도 2b는 충분하지 않게 화학적 기계적 연마(CMP : Chemical Mechanical Polishing)로 평탄화된 반도체 소자의 트렌치 소자분리막 제조 공정을 순차적으로 나타낸 공정 단면도,2A and 2B are cross-sectional views sequentially illustrating a process of manufacturing a trench isolation layer of a semiconductor device that is not sufficiently planarized by chemical mechanical polishing (CMP);
도 2c는 도 2b에서 제조된 반도체 소자의 트렌치 소자분리막의 평면도,FIG. 2C is a plan view of a trench isolation layer of the semiconductor device manufactured in FIG. 2B;
도 3a 및 도 3b는 충분하게 화학적 기계적 연마로 평탄화된 반도체 소자의 트렌치 소자분리막 제조 공정을 순차적으로 나타낸 공정 단면도,3A and 3B are cross-sectional views sequentially illustrating a process of fabricating a trench isolation layer of a semiconductor device that is sufficiently flattened by chemical mechanical polishing;
도 3c는 도 3b에서 제조된 반도체 소자의 트렌치 소자분리막의 평면도.3C is a plan view of a trench isolation layer of the semiconductor device manufactured in FIG. 3B.
본 발명은 반도체 소자의 셸로우 트렌치 소자분리막(STI: Shallow Trench Isolation) 제조 방법에 관한 것으로, 특히 얼라인 키(align key)를 조사하여 필드 산화막의 두께 및 평탄화 두께를 추정하는 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of manufacturing a shallow trench isolation layer (STI) of a semiconductor device, and more particularly, to a method of estimating the thickness and planarization thickness of a field oxide film by irradiating an alignment key.
도 1a 내지 도 1f는 반도체 소자의 셸로우 트렌치 소자 분리막의 제조 공정을 나타낸 공정 단면도이다. 이들 도면들을 참조로 셸로우 트렌치 소자 분리막 제조 공정을 설명하기로 한다.1A to 1F are cross-sectional views illustrating a process of manufacturing a shallow trench isolation layer of a semiconductor device. With reference to these drawings will be described a shallow trench element separator manufacturing process.
도 1a에 도시된 바와 같이, 반도체 기판인 실리콘 기판(10)상에 패드 산화막( pad oxide layer)(12)을 형성한다.As shown in FIG. 1A, a
그리고 도 1b에 도시된 바와 같이, 포토레지스트를 도포하고 이를 노광 및 현상하는 방법으로 패트 산화막(12) 및 반도체 기판(10)의 일부를 에칭하여 제로 패턴(zero pattern)을 형성한다. 제로 패턴에서 에칭되어 주변보다 낮은 부분은 후에 얼라인 키(14)로서 사용되며, 예를 들어 십자가 형상을 가진다. 에칭된 부분, 즉 얼라인 키(14)는 이후 공정, 예를 들어 웰 임플란트 패턴(well implant pattern)을 형성하는 공정에서 정렬을 맞추기 위해 사용된다. As shown in FIG. 1B, a portion of the
그 다음 도 1c에 도시된 바와 같이, 패드 산화막(12)와 얼라인 키(14) 상에 질화막(16)을 증착한다.Next, as shown in FIG. 1C, a
그런 다음 도 1d에 도시된 바와 같이, 질화막(16) 상에 모트 패턴(moat pattern)(18)을 형성한다. 이때 모트 패턴(18)은 포토레지스트(photo resist)를 도포하고 셸로우 트렌치 소자분리막(STI)의 마스크 패턴을 이용하여 포토레지스트를 노광 및 현상하여 제조한다.Then, as shown in FIG. 1D, a
그리고 도 1e에 도시된 바와 같이, 모트 패턴(18)을 이용하여 예를 들어, 건 식 식각(dry etch)공정으로 적층된 질화막(16)과 패드 산화막(12)을 패터닝한다. 그런 다음, 질화막(16) 및 패드 산화막(12)의 패턴에 의해 드러난 반도체 기판(10)을 소정 깊이로 식각하여 이후 셸로우 트렌치 소자분리막이 제조될 셸로우 트렌치(20)를 형성한 후에 모트 패턴(18)을 제거한다.As illustrated in FIG. 1E, the
그런 다음 도 1f에 도시된 바와 같이, 셸로우 트렌치가 매립되도록 갭필(gap-fill) 절연막으로서의 필드 산화막(field oxide layer)(22)을 증착한다. Then, as shown in FIG. 1F, a
그리고 질화막(16)이 드러날 때까지 필드 산화막(22)을 화학적 기계적 연마(CMP : Chemical Mechanical Polishing)로 그 표면을 평탄화한다. 이 때, 도 2a에 도시된 바와 같이, 얼라인 키(14) 상의 필드 산화막(22')을 포함한 필드 산화막(22)이 충분히 제거되지 못하고 질화막(16) 상에 남게 되는 경우가 생긴다. 이런 경우에, 질화막(16) 및 패드 산화막(12)을 제거하여 셸로우 트렌치 소자분리막을 형성하면, 도 2b에 도시된 바와 같이, 잔여 필드 산화막(22)으로 인해 그 하부에 잔여 질화막(16)이 남게되는 문제점이 생긴다. 얼라인 키(14) 위에 잔여 질화물(16)이 남아있는 경우에는, 검사 장비가 얼라인 타겟(align target)으로 가지고 있는 참조 이미지와 실제 이미지가 일치하지 않게 되어 자동으로 정렬을 맞출 수 없게 된다. 따라서, 잔여 질화막(16)의 발생을 알아내거나, 잔여 질화막(16)의 발생을 막기 위해서 필드 산화막(22)의 두께 및 CMP로 평탄화된 두께를 알 필요가 있었는데, 종래에는 이를 위해 검사 장비를 사용해야만 해서, 시간 낭비가 많고 장비 의존도가 높은 문제점이 있었다.The
본 발명은 이러한 종래 기술의 문제를 해결하기 위해 구현된 것으로, 화학적 기계적 연마(CMP : Chemical Mechanical Polishing) 후 스크라이브 라인(scribe line) 내의 얼라인 키(align key)를 조사하여, 필드 산화막의 두께 및 평탄화 두께를 추정하는 방법을 제공하는데 그 목적이 있다. The present invention has been implemented to solve this problem of the prior art, by irradiating the alignment key in the scribe line after chemical mechanical polishing (CMP), the thickness of the field oxide film and Its purpose is to provide a method for estimating planarization thickness.
이러한 목적을 달성하기 위한 본 발명의 바람직한 실시예에 따르면, 반도체 기판 상부에 패드 산화막(pad oxide layer)을 형성하는 단계와, 상기 패드 산화막과 상기 반도체 기판의 일부를 에칭하여 얼라인 키(align key)를 형성하는 단계와, 상기 패드 산화막과 상기 얼라인 키 상에 질화막을 증착하는 단계와, 상기 질화막, 상기 패드 산화막 및 상기 반도체 기판을 에칭하여 셸로우 트렌치(shallow trench)를 형성하는 단계와, 상기 셸로우 트렌치가 매립되도록 필드 산화막(field oxide layer)을 증착하는 단계와, 상기 필드 산화막을 화학적 기계적 연마로 평탄화하는 단계를 포함하는 반도체 소자의 트렌치 소자 분리막 제조 공정에서 필드 산화막의 두께 및 평탄화 두께를 추정하는 방법에 있어서, 상기 얼라인 키 상에 잔여 질화물이 있는 경우에는 상기 필드 산화막의 두께가 두껍고, 상기 평탄화 두께가 얇은 영역으로 추정하고, 상기 얼라인 키 상에 잔여 질화물이 없는 경우에는 상기 필드 산화막의 두께가 얇고, 상기 평탄화 두께가 두꺼운 영역으로 추정하는 필드 산화막의 두께 및 평탄화 두께를 추정하는 방법을 제공한다.According to a preferred embodiment of the present invention for achieving the above object, forming a pad oxide layer on the semiconductor substrate, and etching the portion of the pad oxide layer and the semiconductor substrate to align the key (align key) Forming a shallow trench by etching a nitride film on the pad oxide film and the alignment key, etching the nitride film, the pad oxide film, and the semiconductor substrate; Deposition of a field oxide layer so as to fill the shallow trench, and planarizing the field oxide layer by chemical mechanical polishing, the thickness and planarization thickness of the field oxide layer in the trench device isolation layer manufacturing process of the semiconductor device In the method of estimating, the field oxide film when there is residual nitride on the alignment key In the case where the thickness is thin and the planarization thickness is thin, and there is no residual nitride on the alignment key, the thickness and the planarization thickness of the field oxide film are assumed to be thin, and the planarization thickness is thick. It provides a method of estimating.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예에 대해 상세하게 설명하고자 한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.
셸로우 트렌치 소자분리막의 제조 공정에서 증착된 필드 산화막(field oxide layer)을 화학적 기계적 연마(CMP : Chemical Mechanical Polishing)를 사용하여 평탄화하는 과정까지는 종래 기술과 동일하므로 생략하기로 하고, 이하에서는 그 이후의 공정을 설명하기로 한다.The process of planarizing the field oxide layer deposited in the manufacturing process of the shallow trench device isolation layer using chemical mechanical polishing (CMP) is the same as in the prior art and will be omitted. The process of will be described.
도 2a 및 도 2b는 충분하지 않게 화학적 기계적 연마로 평탄화된 반도체 소자의 트렌치 소자분리막 제조 공정을 순차적으로 나타낸 공정 단면도이다. 2A and 2B are cross-sectional views sequentially illustrating a process of fabricating a trench isolation layer of a semiconductor device that is not sufficiently planarized by chemical mechanical polishing.
도 2a에 도시된 바와 같이, 증착된 필드 산화막(22)의 두께가 두꺼웠거나, 충분히 평탄화되지 않은 경우에는, 얼라인 키(14) 상의 필드 산화막(22')을 포함한 필드 산화막(22)이 충분히 제거되지 못하고 질화막(16) 상에 남게 된다. 그 원인은 도 1f에서 증착된 필드 산화막(22)의 두께가 두꺼웠거나, 도 1g에서 충분히 평탄화되지 못했기 때문이다. 이런 경우에, 질화막(16) 및 패드 산화막(12)을 제거하여 셸로우 트렌치 소자분리막을 형성하면, 도 2b에 도시된 바와 같이, 잔여 필드 산화막(22)으로 인해 그 하부에 잔여 질화막(16)이 제거되지 못하고 남게되는 문제점이 생긴다.As shown in FIG. 2A, when the thickness of the deposited
도 2c는 도 2b에서 제조된 반도체 소자의 트렌치 소자분리막의 평면도이며, 얼라인 키(align key)(14)가 예를 들어, 십자가 형상으로 도시되어 있다. 도 2c에 도시된 바와 같이, 스크라이브 라인(30)내의 얼라인 키(14)를 조사하여 보면, 얼라인 키 상(14)에서 잔여 질화물(16)이 관찰된다. 이는 그 지역이 충분하게 평탄화되지 않았음을 의미하거나, 그 지역의 필드 산화막(22)의 두께가 두꺼웠음을 의미한다. 즉, 적층된 필드 산화막(22)의 두께 및 평탄화 정도를 스크라이브 라인(30) 내 얼라인 키(14)를 간단히 살펴보는 것만으로, 검사 장비를 통하지 않고 추정할 수 있게 된다.FIG. 2C is a plan view of the trench isolation layer of the semiconductor device manufactured in FIG. 2B, and an
평탄화 정도가 미약할수록 스크라이브 라인(30) 내 얼라인 키(14) 위의 잔여 질화물(16)이 많이 남아 있게 되므로, 잔여 질화물(16)이 많이 남아 있는 영역은 필드 산화막(22)의 두께가 두꺼웠음을 의미하고, 이 부근에 잔여 질화물(16)이 남아있을 확률이 크다는 것을 의미한다. As the degree of planarization is weaker, more
얼라인 키(14) 위에 잔여 질화물(16)이 남아있는 경우에는, 검사 장비가 얼라인 타겟(align target)으로 가지고 있는 참조 이미지와 실제 이미지가 일치하지 않게 되어 오류가 발생한다. 즉, 검사 장비가 얼라인 포인트(align point)로서 기억하고 있는 얼라인 키(14), 즉 십자키의 픽셀 분포와 실제의 픽셀 분포가 일치하지 않게 됨에 따라, 자동으로 정렬을 맞출 수 없게 되고 사용자가 수동으로 정렬을 맞춰야 한다.If the
도 3a 및 도 3b는 충분하게 화학적 기계적 연마로 평탄화된 반도체 소자의 트렌치 소자분리막 제조 공정을 순차적으로 나타낸 공정 단면도이고, 도 3c는 도 3b에서 제조된 반도체 소자의 트렌치 소자분리막의 평면도이다.3A and 3B are cross-sectional views sequentially illustrating a process of fabricating a trench device isolation film of a semiconductor device sufficiently flattened by chemical mechanical polishing, and FIG. 3C is a plan view of the trench device isolation film of the semiconductor device fabricated in FIG. 3B.
도 3a에 도시된 바와 같이, 증착된 필드 산화막(22)의 두께가 두껍지 않았거나 충분히 평탄화된 경우에는, 얼라인 키(14) 상의 필드 산화막(22)까지 모두 제거 된다. 이런 경우에, 질화막(16) 및 패드 산화막(12)을 제거하여 셸로우 트렌치 소자분리막을 형성하면, 도 3b에 도시된 바와 같이, 얼라인 키(14) 상의 질화막(16)이 남겨지지 않고 제거된다.As shown in FIG. 3A, when the thickness of the deposited
도 3c에 도시된 바와 같이, 스크라이브 라인(30)내의 얼라인 키(align key)(14)를 조사하여 보면, 얼라인 키 상(14)에서 잔여 질화물(16)이 관찰되지 않고 선명한 이미지를 가진다. 이는 그 지역이 충분하게 평탄화되었음을 의미하거나, 그 지역의 필드 산화막(22)의 두께가 두껍지 않았음을 의미한다. 즉, 검사 장비를 통하지 않고 스크라이브 라인(30) 내 얼라인 키(14)를 간단히 살펴보는 것만으로, 이 부근에 잔여 질화물(16)이 없이 충분히 평탄화되었음을 추정할 수 있게 된다.As shown in FIG. 3C, by examining the
얼라인 키(14) 위에 잔여 질화물(16)이 없는 경우에는, 검사 장비가 얼라인 타겟(align target)으로 가지고 있는 참조 이미지와 실제 이미지가 일치하게 되어 오류가 감소하게 된다. 즉, 검사 장비가 얼라인 포인트(align point)로서 기억하고 있는 얼라인 키, 즉 십자키(14)의 픽셀 분포와 실제의 픽셀 분포가 일치하게 됨에 따라, 자동으로 정렬을 맞출 수 있게 되고 사용자가 수동으로 정렬을 맞추지 않아도 된다.If there is no
본 발명에 의하면, 화학적 기계적 연마(CMP) 후 스크라이브 라인 내의 얼라인 키를 조사하여, 필드 산화막의 두께 및 평탄화 정도를 추정하는 방법을 제공할 수 있다.According to the present invention, it is possible to provide a method for estimating the thickness and leveling degree of a field oxide film by irradiating an alignment key in a scribe line after chemical mechanical polishing (CMP).
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